JPH10199271A - フラッシュメモリセルの消去方法及びその装置 - Google Patents
フラッシュメモリセルの消去方法及びその装置Info
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- JPH10199271A JPH10199271A JP37026097A JP37026097A JPH10199271A JP H10199271 A JPH10199271 A JP H10199271A JP 37026097 A JP37026097 A JP 37026097A JP 37026097 A JP37026097 A JP 37026097A JP H10199271 A JPH10199271 A JP H10199271A
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- Japan
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- sector
- erasing
- bias voltage
- flash memory
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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Abstract
(57)【要約】
【課題】フラッシュメモリの消去動作時間とピーク電流
（Ｐｅａｋ ｃｕｒｒｅｎｔ）を減少する。 【解決手段】フラッシュメモリの第１セクタに消去のた
めの第１ドレインバイアス電圧を印加したあと第１セク
タが完全に消去される前に第２セクタに消去のための第
２ドレインバイアス電圧を印加する。
（Ｐｅａｋ ｃｕｒｒｅｎｔ）を減少する。 【解決手段】フラッシュメモリの第１セクタに消去のた
めの第１ドレインバイアス電圧を印加したあと第１セク
タが完全に消去される前に第２セクタに消去のための第
２ドレインバイアス電圧を印加する。
Description
【０００１】
【従来の技術】本発明はフラッシュメモリに関し、特に
フラッシュイイピロム（ＦｌａｓｈＥＥＰＲＯＭ）の第
１セクタ（ｓｅｃｔｏｒ）に消去のための第１ドレイン
バイアス電圧を印加した後第１セクタが完全に消去され
る前に第２セクタに消去のための第２ドレインバイアス
（Ｄｒａｉｎ Ｂｉａｓ）電圧を印加することにより消
去動作時間とピーク電流（Ｐｅａｋ Ｃｕｒｒｅｎｔ）
を減少することができるフラッシュメモリセルの消去方
法及びその装置に関する。
フラッシュイイピロム（ＦｌａｓｈＥＥＰＲＯＭ）の第
１セクタ（ｓｅｃｔｏｒ）に消去のための第１ドレイン
バイアス電圧を印加した後第１セクタが完全に消去され
る前に第２セクタに消去のための第２ドレインバイアス
（Ｄｒａｉｎ Ｂｉａｓ）電圧を印加することにより消
去動作時間とピーク電流（Ｐｅａｋ Ｃｕｒｒｅｎｔ）
を減少することができるフラッシュメモリセルの消去方
法及びその装置に関する。
【０００２】従来のチップ消去（Ｃｈｉｐ Ｅｒａｓ
ｅ）方式はｎ個のセクタから構成されたセルアレイをセ
クタと関係なく全体のセルアレイ（Ｃｅｌｌ Ａｒｒａ
ｙ）を同時に選択して、各々のセルに消去動作条件のバ
イアス電圧を印加する。このような従来の消去方式は初
期消去動作電流が大きいという短所がある。特に集積度
が大きくなるほどセルにおけるバンド間のトンネリング
（ｂａｎｄ ｔｏ ｂａｎｄ ｔｕｎｎｅｌｉｎｇ）現
象によってドレイン（Ｖｄ）電流がより大きくなりドレ
インに電圧降下が起きて初期動作に影響を与える。この
現象が雑音発生の原因となって金属ラインの信頼性に問
題を発生する。
ｅ）方式はｎ個のセクタから構成されたセルアレイをセ
クタと関係なく全体のセルアレイ（Ｃｅｌｌ Ａｒｒａ
ｙ）を同時に選択して、各々のセルに消去動作条件のバ
イアス電圧を印加する。このような従来の消去方式は初
期消去動作電流が大きいという短所がある。特に集積度
が大きくなるほどセルにおけるバンド間のトンネリング
（ｂａｎｄ ｔｏ ｂａｎｄ ｔｕｎｎｅｌｉｎｇ）現
象によってドレイン（Ｖｄ）電流がより大きくなりドレ
インに電圧降下が起きて初期動作に影響を与える。この
現象が雑音発生の原因となって金属ラインの信頼性に問
題を発生する。
【０００３】更に別の方法ではセクタを各々順次に消去
する方法であり、あるセクタの消去動作が完全に終了し
た後次のセクタを選択して消去動作を再び遂行する。こ
の場合には初期ピーク電流を減少することができるが消
去動作をセクタが変わる度に遂行することによって消去
動作時間が長くかかる短所がある。
する方法であり、あるセクタの消去動作が完全に終了し
た後次のセクタを選択して消去動作を再び遂行する。こ
の場合には初期ピーク電流を減少することができるが消
去動作をセクタが変わる度に遂行することによって消去
動作時間が長くかかる短所がある。
【０００４】図３の電流（Ｉｄ）値はゲートにネガテイ
ブ電圧を印加し、ドレイン電圧（Ｖｄ）を変化させると
き初期に発生するバンド間トンネリング電流特性であ
る。トンネリング電流を減少するためドレインを作る方
法としてドーズ量（ｄｏｓｅ）を制御したが微少のバン
ド間トンネリング電流が消去特性に直接的な影響を及ぼ
すことになる。
ブ電圧を印加し、ドレイン電圧（Ｖｄ）を変化させると
き初期に発生するバンド間トンネリング電流特性であ
る。トンネリング電流を減少するためドレインを作る方
法としてドーズ量（ｄｏｓｅ）を制御したが微少のバン
ド間トンネリング電流が消去特性に直接的な影響を及ぼ
すことになる。
【０００５】したがって、本発明はフラッシュメモリの
第１セクタに消去のための第１ドレインバイアス電圧を
印加したあと第１セクタが完全に消去される前に第２セ
クタに消去のための第２ドレインバイアス電圧を印加す
ることにより消去動作時間とピーク電流（Ｐｅａｋ Ｃ
ｕｒｒｅｎｔ）を減少することができるフラッシュメモ
リの消去方法及びその装置を提供することにその目的が
ある。
第１セクタに消去のための第１ドレインバイアス電圧を
印加したあと第１セクタが完全に消去される前に第２セ
クタに消去のための第２ドレインバイアス電圧を印加す
ることにより消去動作時間とピーク電流（Ｐｅａｋ Ｃ
ｕｒｒｅｎｔ）を減少することができるフラッシュメモ
リの消去方法及びその装置を提供することにその目的が
ある。
【０００６】本発明の他の目的はフラッシュメモリの第
１セクタに消去のための第１コントロールゲート（Ｃｏ
ｎｔｒｏｌ Ｇａｔｅ）用バイアス電圧を印加したあと
第１セクタが完全に消去される前に第２セクタに消去の
ための第２コントロールゲート用バイアス電圧を印加す
ることにより消去動作時間とピーク電流（Ｐｅａｋｃｕ
ｒｒｅｎｔ）を減少することができるフラッシュメモリ
セルの消去方法及びその装置を提供することにある。
１セクタに消去のための第１コントロールゲート（Ｃｏ
ｎｔｒｏｌ Ｇａｔｅ）用バイアス電圧を印加したあと
第１セクタが完全に消去される前に第２セクタに消去の
ための第２コントロールゲート用バイアス電圧を印加す
ることにより消去動作時間とピーク電流（Ｐｅａｋｃｕ
ｒｒｅｎｔ）を減少することができるフラッシュメモリ
セルの消去方法及びその装置を提供することにある。
【０００７】上述した目的を達成するための本発明によ
るフラッシュメモリセルの消去方法はフラッシュメモリ
セルアレイをｎ個のセクタに分けてセクタ別に順次に消
去するが、ある一つのセクタに消去のためのドレインバ
イアス電圧を印加し、一定時間後、次のセクタに消去の
ためのドレインバイアス電圧を互いに重畳するように印
加して消去するようにすることを特徴とする。
るフラッシュメモリセルの消去方法はフラッシュメモリ
セルアレイをｎ個のセクタに分けてセクタ別に順次に消
去するが、ある一つのセクタに消去のためのドレインバ
イアス電圧を印加し、一定時間後、次のセクタに消去の
ためのドレインバイアス電圧を互いに重畳するように印
加して消去するようにすることを特徴とする。
【０００８】本発明を添付した図面を参照して詳細に説
明すると次のとおりである。
明すると次のとおりである。
【０００９】図１は本発明の第１実施例によるフラッシ
ュメモリセルの消去方法を説明するため図示したハード
ウエアの構成図である。
ュメモリセルの消去方法を説明するため図示したハード
ウエアの構成図である。
【００１０】図１に図示されたようにセル−アレイ
（１）は多数のセクタからなる。各セクタは多数のセル
からなる。各セルはソース（Ｓｏｕｒｃｅ）、ドレイ
ン、フローテイングゲート（Ｆｌｏａｔｉｎｇ Ｇａｔ
ｅ），コントロールゲート及びセレクトゲート（Ｓｅｌ
ｅｃｔ Ｇａｔｅ）からなる。消去動作の間セクタ内の
各セルのコントロールゲートにはチャージポンプ（Ｃｈ
ａｒｇｅ Ｐｕｍｐ；２）からのネガテイブバイアス電
圧がＺ−デコーデイング（Ｄｅｃｏｄｉｎｇ）手段
（３）を通して印加される。各ドレインにはドレインバ
イアス電圧発生器（４）から供給される電圧がドレイン
スイッチング（Ｄｒａｉｎ Ｓｗｉｔｃｈｉｎｇ）手段
（６）を通して供給される。Ｚ−デコーデイング手段
（３）は多数のＺ−デコーダ（Ｄｅｃｏｄｅｒ）からな
り、ドレインスイッチング手段（６）は多数のドレイン
スイッチング回路からなる。多数のセクタはＸ−デコー
ダ（８）によって順次に選択でき多数のドレインスイッ
チング回路はデコーダ（５）の出力信号によって順次に
選択することができる。デコーダ（５）はセクタドレス
カウンタ（７）の出力によって制御される。
（１）は多数のセクタからなる。各セクタは多数のセル
からなる。各セルはソース（Ｓｏｕｒｃｅ）、ドレイ
ン、フローテイングゲート（Ｆｌｏａｔｉｎｇ Ｇａｔ
ｅ），コントロールゲート及びセレクトゲート（Ｓｅｌ
ｅｃｔ Ｇａｔｅ）からなる。消去動作の間セクタ内の
各セルのコントロールゲートにはチャージポンプ（Ｃｈ
ａｒｇｅ Ｐｕｍｐ；２）からのネガテイブバイアス電
圧がＺ−デコーデイング（Ｄｅｃｏｄｉｎｇ）手段
（３）を通して印加される。各ドレインにはドレインバ
イアス電圧発生器（４）から供給される電圧がドレイン
スイッチング（Ｄｒａｉｎ Ｓｗｉｔｃｈｉｎｇ）手段
（６）を通して供給される。Ｚ−デコーデイング手段
（３）は多数のＺ−デコーダ（Ｄｅｃｏｄｅｒ）からな
り、ドレインスイッチング手段（６）は多数のドレイン
スイッチング回路からなる。多数のセクタはＸ−デコー
ダ（８）によって順次に選択でき多数のドレインスイッ
チング回路はデコーダ（５）の出力信号によって順次に
選択することができる。デコーダ（５）はセクタドレス
カウンタ（７）の出力によって制御される。
【００１１】図２に図示されたように各セクタには時差
をおいてドレインバイアス電圧が供給される。第１セク
タにドレインバイアス電圧が供給された後一定の遅延時
間（ｔ１）が過ぎた後に第２セクタドレインバイアス電
圧が供給される。第１セクタ乃至第ｎセクタへのドレイ
ンバイアス電圧の供給時点は異なるが第１乃至第ｎセク
タの消去動作は一定時間の間互いに重畳する。すなわ
ち、第１セクタの消去動作が完了する前に第２セクタが
消去動作を始め第２セクタが消去動作を完了する前に第
３セクタが消去動作を始める。
をおいてドレインバイアス電圧が供給される。第１セク
タにドレインバイアス電圧が供給された後一定の遅延時
間（ｔ１）が過ぎた後に第２セクタドレインバイアス電
圧が供給される。第１セクタ乃至第ｎセクタへのドレイ
ンバイアス電圧の供給時点は異なるが第１乃至第ｎセク
タの消去動作は一定時間の間互いに重畳する。すなわ
ち、第１セクタの消去動作が完了する前に第２セクタが
消去動作を始め第２セクタが消去動作を完了する前に第
３セクタが消去動作を始める。
【００１２】図４は本発明の第２実施例によるフラッシ
ュメモリセルの消去方法を説明するため図示したハード
ウエアの構成図である。
ュメモリセルの消去方法を説明するため図示したハード
ウエアの構成図である。
【００１３】図４に図示されたようにセルアレイ（１）
は多数のセクタからなる。各セクタは多数のセルからな
る。各セルはソース、ドレイン、フローテイングゲー
ト、コントロールゲート及びセレクトゲートからなる。
消去動作の間セクタ内の各セルのコントロールゲートに
はネガテイブチャージポンプ（１２）からのネガテイブ
バイアス電圧がコントロールゲートスイッチング手段
（１７）を通して印加される。コントロールゲートスイ
ッチング手段（１７）は多数のコントロールゲートスイ
ッチからなる。多数のセクタはＸ−デコーダ（１８）及
びＹデコデイング手段（１４）によって順次に選択でき
る。多数のコントロールゲートスイッチはデコーダ（１
６）によって順次に選択することができる。デコーダ
（１６）はセクタドレスカウンタ（１５）の出力信号に
よって制御される。
は多数のセクタからなる。各セクタは多数のセルからな
る。各セルはソース、ドレイン、フローテイングゲー
ト、コントロールゲート及びセレクトゲートからなる。
消去動作の間セクタ内の各セルのコントロールゲートに
はネガテイブチャージポンプ（１２）からのネガテイブ
バイアス電圧がコントロールゲートスイッチング手段
（１７）を通して印加される。コントロールゲートスイ
ッチング手段（１７）は多数のコントロールゲートスイ
ッチからなる。多数のセクタはＸ−デコーダ（１８）及
びＹデコデイング手段（１４）によって順次に選択でき
る。多数のコントロールゲートスイッチはデコーダ（１
６）によって順次に選択することができる。デコーダ
（１６）はセクタドレスカウンタ（１５）の出力信号に
よって制御される。
【００１４】図５に図示されるように各セクタには時差
をおいてコントロールゲートバイアス電圧が供給され
る。第１セクタにコントロールゲートバイアス電圧が供
給された後一定の遅延時間（ｔ１）が過ぎた後に第２セ
クタにコントロールゲートバイアス電圧が供給される。
第１セクタ乃至第ｎセクタへのコントロールゲートバイ
アス電圧の供給時点は異なるが第１乃至第ｎセクタの消
去動作は一定時間の間互いに重畳する。即ち、第１セク
タの消去動作が完了する前に第２セクタが消去動作を始
め第２セクタが消去動作を完了する前に第３セクタが消
去動作を始める。
をおいてコントロールゲートバイアス電圧が供給され
る。第１セクタにコントロールゲートバイアス電圧が供
給された後一定の遅延時間（ｔ１）が過ぎた後に第２セ
クタにコントロールゲートバイアス電圧が供給される。
第１セクタ乃至第ｎセクタへのコントロールゲートバイ
アス電圧の供給時点は異なるが第１乃至第ｎセクタの消
去動作は一定時間の間互いに重畳する。即ち、第１セク
タの消去動作が完了する前に第２セクタが消去動作を始
め第２セクタが消去動作を完了する前に第３セクタが消
去動作を始める。
【００１５】図６は図１及び図４において用いられたセ
クタアドレスカウンタ及びデコーダの回路図である。
クタアドレスカウンタ及びデコーダの回路図である。
【００１６】セクタドレスカウンタ（Ｓｅｃｔｏｒ Ａ
ｄｄｒｅｓｓ Ｃｏｕｎｔｅｒ；７又は１５）は図２及
び図５に図示されたようにＥＲＡＳＥ信号及びパルス信
号にしたがって各々のセクタがバイアス時間（Ｔｔ）を
もって一定遅延時間（ｔ１）の間隔で順次にバイアシン
グされるように制御するクロック（Ｃｌｏｃｋ）信号を
発生する
ｄｄｒｅｓｓ Ｃｏｕｎｔｅｒ；７又は１５）は図２及
び図５に図示されたようにＥＲＡＳＥ信号及びパルス信
号にしたがって各々のセクタがバイアス時間（Ｔｔ）を
もって一定遅延時間（ｔ１）の間隔で順次にバイアシン
グされるように制御するクロック（Ｃｌｏｃｋ）信号を
発生する
【００１７】セクタドレスカウンタ（７又は１５）の出
力信号（ＣＬＫＯ乃至ＣＬＫｎ）がデコーダ（５又は１
６）を制御することにより、各セクタのドレインスイッ
チ回路を通したドレインバイアス電圧が順次にセルのド
レインに印加される。更に、セクタドレスカウンタ（７
又は１５）の出力信号（ＣＬＫ０乃至ＣＬＫｎ）がデコ
ーダ（５又は１６）を制御することにより各セクタのコ
ントロールゲートスイッチを通してネガテイブ電圧が順
次にセルのコントロールゲートに印加される。この時チ
ップの消去にかかる時間はバイアシングされる時間（Ｔ
ｔ）とセクタ数（ｎ）と遅延時間（ｔ１）によって決定
される。
力信号（ＣＬＫＯ乃至ＣＬＫｎ）がデコーダ（５又は１
６）を制御することにより、各セクタのドレインスイッ
チ回路を通したドレインバイアス電圧が順次にセルのド
レインに印加される。更に、セクタドレスカウンタ（７
又は１５）の出力信号（ＣＬＫ０乃至ＣＬＫｎ）がデコ
ーダ（５又は１６）を制御することにより各セクタのコ
ントロールゲートスイッチを通してネガテイブ電圧が順
次にセルのコントロールゲートに印加される。この時チ
ップの消去にかかる時間はバイアシングされる時間（Ｔ
ｔ）とセクタ数（ｎ）と遅延時間（ｔ１）によって決定
される。
【００１８】上記セクタドレスカウンタ（７又は１５）
は多数のフリップフロップ（Ｆｌｉｐ Ｆｌｏｐ）から
構成されたタイマー（２３）と遅延時間（ｔ１）後一定
周期（Ｔｔ）を有する信号のクロック信号（ＣＬＫ０乃
至ＣＬＫｎ）を発生するデコーデイング回路（２４）か
ら構成される。
は多数のフリップフロップ（Ｆｌｉｐ Ｆｌｏｐ）から
構成されたタイマー（２３）と遅延時間（ｔ１）後一定
周期（Ｔｔ）を有する信号のクロック信号（ＣＬＫ０乃
至ＣＬＫｎ）を発生するデコーデイング回路（２４）か
ら構成される。
【００１９】上述したように本発明によればセクタ別に
順次に消去するが、ある一つのセクタに消去のためバイ
アス電圧を印加し、一定時間後その次のセクタに消去の
ためのバイアス電圧を互いに重畳（Ｏｖｅｒｌａｐ）す
るように印加することにより、消去動作時間と初期ピー
ク電流を減少することができるためセルのドレイン端電
圧降下を防止して消去動作を短縮することができる効果
がある。
順次に消去するが、ある一つのセクタに消去のためバイ
アス電圧を印加し、一定時間後その次のセクタに消去の
ためのバイアス電圧を互いに重畳（Ｏｖｅｒｌａｐ）す
るように印加することにより、消去動作時間と初期ピー
ク電流を減少することができるためセルのドレイン端電
圧降下を防止して消去動作を短縮することができる効果
がある。
【図１】本発明の第１実施例によるフラッシュメモリセ
ルの消去方法を説明するため図示したハードウエアの構
成図。
ルの消去方法を説明するため図示したハードウエアの構
成図。
【図２】図１を説明するため図示したタイミングチャー
ト。
ト。
【図３】フラッシュメモリセルの消去方法を説明するた
め図示した時間による電流特性図。
め図示した時間による電流特性図。
【図４】本発明の第２実施例によるフラッシュメモリセ
ルの消去方法を説明するため図示したハードウエアの構
成図。
ルの消去方法を説明するため図示したハードウエアの構
成図。
【図５】図４を説明するため図示したタイミングチャー
ト図。
ト図。
【図６】本発明において用いられたセクタドレスカウン
タ及びデコーダの回路図。
タ及びデコーダの回路図。
１：セルアレイ ２：チャージポ
ンプ ３：Ｚ−デコーダ ４：ドレインバ
イアス電圧発生器 ５：デコーダ ６：ドレインス
イッチング手段 ７：セクタドレスカウンタ ８：Ｘ−デコー
ダ
ンプ ３：Ｚ−デコーダ ４：ドレインバ
イアス電圧発生器 ５：デコーダ ６：ドレインス
イッチング手段 ７：セクタドレスカウンタ ８：Ｘ−デコー
ダ
Claims (5)
- 【請求項１】読み出し、書き込み及び消去が可能なフラ
ッシュメモリセルの消去方法において、フラッシュメモ
リセルアレイを多数のセクタに分けてセクタ別に順次に
消去するが、第１セクタに消去のためのドレインバイア
ス電圧を印加する段階と、上記第１セクタが完全に消去
される前に第２セクタに消去のためのドレインバイアス
電圧を印加する段階と、上記第２セクタが完全に消去さ
れる前に第３セクタに消去のためのドレインバイアス電
圧を印加する段階と、上記第３セクタが完全に消去され
る前に次のセクタに消去のためのドレインバイアス電圧
を印加する段階とでなることを特徴とするフラッシュメ
モリセルの消去方法。 - 【請求項２】読み出し、書き込み及び消去が可能なフラ
ッシュメモリセルの消去方法において、フラッシュメモ
リセルアレイを多数のセクタに分けてセクタ別に順次に
消去するが、ある一つのセクタに消去のためのドレイン
バイアス電圧を印加する段階と、上記何れか一つのセク
タが完全に消去される前に次のセクタに消去のためのド
レインバイアス電圧を印加する段階とでなることを特徴
とするフラッシュメモリセルの消去方法。 - 【請求項３】読み出し、書き込み及び消去が可能なフラ
ッシュメモリセルの消去装置において、セルアレイの各
セクタにＺ−デコーダを通してネガテイブバイアス電圧
を印加するためのチャージポンプと、ドレインバイアス
電圧を生成するためのドレインバイアス電圧発生器と、
ドレインバイアス電圧を各セクタに順次に供給するが、
ある一つのセクタに消去のためのドレインバイアス電圧
を供給した後上記セクタが完全に消去される前に次のセ
クタに消去のためのドレインバイアス電圧を供給するた
めの手段とにより構成されることを特徴とするフラッシ
ュメモリセルの消去装置。 - 【請求項４】読み出し、書き込み及び消去が可能なフラ
ッシュメモリセルの消去方法において、フラッシュメモ
リセルアレイを多数のセクタに分けてセクタ別に順次に
消去するが、ある一つのセクタに消去のためのネガテイ
ブバイアス電圧を印加する段階と、上記セクタが完全に
消去される前に次のセクタに消去のためのネガテイブバ
イアス電圧を印加する段階とでなることを特徴とするフ
ラッシュメモリセルの消去方法。 - 【請求項５】読み出し、書き込み及び消去が可能なフラ
ッシュメモリセルの消去装置において、セルアレイの各
セクタに消去のためのネガテイブバイアス電圧を印加す
るためのネガテイブチャージポンプと、ネガテイブバイ
アス電圧を各セクタに順次に供給するが、ある一つのセ
クタに消去のためのネガテイブバイアス電圧を供給した
後上記セクタが完全に消去される前に次のセクタに消去
のためのネガテイブバイアス電圧を供給するための手段
とにより構成されることを特徴とするフラッシュメモリ
セルの消去装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960074989A KR100283115B1 (ko) | 1996-12-28 | 1996-12-28 | 플래쉬메모리셀의소거방법및그장치 |
| KR1019960074994A KR100237008B1 (ko) | 1996-12-28 | 1996-12-28 | 플래쉬 메모리셀의 소거 방법 및 그 장치 |
| KR96-74989 | 1996-12-28 | ||
| KR96-74994 | 1996-12-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10199271A true JPH10199271A (ja) | 1998-07-31 |
Family
ID=26632409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37026097A Pending JPH10199271A (ja) | 1996-12-28 | 1997-12-26 | フラッシュメモリセルの消去方法及びその装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5963479A (ja) |
| JP (1) | JPH10199271A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7110295B2 (en) | 2003-12-09 | 2006-09-19 | Renesas Technology Corp. | Semiconductor data processing device |
| JP2009104716A (ja) * | 2007-10-24 | 2009-05-14 | Toshiba Corp | 抵抗変化メモリ装置とそのデータ消去方法 |
| JP2012504840A (ja) * | 2008-10-06 | 2012-02-23 | サンディスク スリーディー，エルエルシー | 不揮発性メモリの連続的なプログラミング |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW354682U (en) * | 1998-01-12 | 1999-03-11 | Worldwide Semiconductor Mfg | Fast flash and erasable RAM |
| US7366020B2 (en) * | 1999-07-28 | 2008-04-29 | Samsung Electronics Co., Ltd. | Flash memory device capable of preventing an overerase of flash memory cells and erase method thereof |
| KR100308192B1 (ko) | 1999-07-28 | 2001-11-01 | 윤종용 | 플래시 메모리 셀들의 과소거를 방지할 수 있는 플래시 메모리장치 및 그것의 소거 방법 |
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