KR0172282B1 - 플래쉬 메모리 장치 - Google Patents

플래쉬 메모리 장치 Download PDF

Info

Publication number
KR0172282B1
KR0172282B1 KR1019950024666A KR19950024666A KR0172282B1 KR 0172282 B1 KR0172282 B1 KR 0172282B1 KR 1019950024666 A KR1019950024666 A KR 1019950024666A KR 19950024666 A KR19950024666 A KR 19950024666A KR 0172282 B1 KR0172282 B1 KR 0172282B1
Authority
KR
South Korea
Prior art keywords
sector
input
gates
circuit
sector address
Prior art date
Application number
KR1019950024666A
Other languages
English (en)
Other versions
KR970012771A (ko
Inventor
김대현
권규완
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019950024666A priority Critical patent/KR0172282B1/ko
Priority to GB9616709A priority patent/GB2304216B/en
Priority to US08/695,402 priority patent/US5734611A/en
Publication of KR970012771A publication Critical patent/KR970012771A/ko
Application granted granted Critical
Publication of KR0172282B1 publication Critical patent/KR0172282B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3477—Circuits or methods to prevent overerasing of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate erasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing

Abstract

본 발명은 플래쉬 메모리 장치에 관한 것으로, 멀티섹터의 소거동작시 정상(Pass)으로 확인된 섹터의 어드레스를 기억시켜, 불량(Fail)섹터의 발생으로 인한 재소거 동작시 정상(Pass)으로 확인된 섹터가 재소거 되는 것을 방지하므로써, 셀의 과잉소거 및 스트레스가 방지되어 제품의 신뢰성 및 셀의 수명을 향상시킬 수 있도록 한 플래쉬 메모리장치에 관한 것이다.

Description

플래쉬 메모리 장치
제1도는 본 발명에 따른 플래쉬 메모리 장치의 블록도.
제2a 내지 제2e도는 제1도의 상세회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 검출회로 2 : 섹터 어드레스 카운터
3 : 섹터 어드레스 발생회로 4 : 섹터 어드레스 디코더
5 : 먹스회로 6 : 펄스발생기
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 멀티섹터(Multi sector)의 소거(erase)동작시 정상(Pass)으로 확인된 섹터의 어드레스를 기억시켜, 불량(Fail)섹터의 발생으로 인한 재소거 동작시 정상(Pass)으로 확인된 섹터가 재소거 되는 것을 방지하므로써, 과잉소거(Over erase) 및 스트레스(Stress)를 방지하도록 한 플래쉬 메모리장치에 관한 것이다.
일반적으로 스텍 메모리셀(stack memory cell)을 이용하는 플래쉬 메모리(Flash memory)소자에 있어서 멀티섹터 소거시행 알고리즘을 사용하는 모든 소자에 적용된다.
종래의 멀티섹터 소거시행 알고리즘 회로에서는 섹터내에 있는 모든 셀을 소거한 후 소거확인을 통해 그 결과를 검증한다. 이때 임의의 선택된 섹터내의 셀이 어느 하나라도 불량(Fail)상태로 되면 모든 섹터를 다시 소거(Erase)하게 된다. 이때 패스(Pass)된 섹터내의 셀들은 불량(Fail)이 발생된 세터에 의해 불필요한 소거동작을 시행하게 된다. 이로인해 과잉소거(Over erase) 및 셀의 스트레스가 발생되어 제품의 신뢰성 저하 및 셀의 수명을 단축시키게 되는 단점이 있다.
따라서 본 발명은 섹터소거 후 섹터별로 소거확인시, 정상(Pass)으로 확인된 섹터의 어드레스를 기억(Latch)시켜 정상(Pass)으로 확인된 섹터에 대해서는 먹스(MUX)회로에서 소거전압을 차단하므로써 상술한 단점을 해결할 수 있는 플래쉬 메모리장치를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 섹터의 소거확인시 정상 및 불량임을 확인 하기위한 검출회로와, 섹터를 선택 하기위한 섹터 어드레스 카운터와, 상기 검출회로 및 섹터 어드레스 카운터의 출력신호를 각각 입력으로하는 섹터 어드레스 발생회로와, 상기 섹터 어드레스 발생회로의 출력신호를 입력으로 하는 섹터 어드레스 디코더와, 상기 섹터 어드레스 디코더의 출력신호를 입력으로하는 먹스회로로 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제1도는 본 발명에 따른 플래쉬 메모리 장치의 블록도로서, 섹터의 소거확인시 정상(Pass) 및 불량(Fail)임을 확인 하기위한 검출(PFDET; Pass/Fail detector)회로(1)와, 섹터를 선택 하기 위한 섹터 어드레스 카운터(SACNT; Sector address counter;2)와, 상기 검출회로(1) 및 섹터 어드레스 카운터(2)의 출력신호를 각각 입력으로하는 섹터 어드레스 발생(sector address generator; SAGEN)회로(3)와, 상기 섹터 어드레스 발생 회로(3)의 출력신호를 입력으로하는 섹터 어드레스 디코더(sector address decoder; SADEC;4)와, 상기 섹터 어드레스 디코더(4)의 출력신호를 입력으로하는 먹스(MUX)회로(5)로 구성된다. 섹터의 소거확인시 정상으로 확인될 경우 상기 검출회로(1)의 출력은 고전위로 출력된다. 상기 섹터 어드레스 카운터(2)에서는 소거확인을 시행하는 섹터 어드레스를 순차적으로 출력시키게 된다. 상기 섹터 어드레스 발생회로(3)는 상기 검출회로(1) 및 섹터 어드레스 카운터(2)의 출력신호를 각각 입력으로하여 패스된 섹터 어드레스를 발생시키게 된다. 상기 섹터 어드레스 디코더(4)는 상기 섹터 어드레스 발생회로(3)에서 발생되는 어드레스를 상기 먹스회로(5)로 공급하게 된다. 상기 먹스회로(5)에서는 불량(Fail) 섹트의 발생으로 인해 섹터가 재소거 될 때, 상기 섹터 어드레스 발생회로(3)에서 입력된 패스된 섹터는 재소거 되지 않도록 디스에이블(Disable) 시키게 된다.
제2a도는 멀티섹터 소거확인시(본 발명에서는 8개의 섹터를 가지고 있는 소자를 기준으로 함) 섹터의 정상 및 불량임을 확인하기 위한 검출회로도로서, 2입력을 갖는 낸드게이트(N1)와, 상기 낸드게이트(N1)의 출력을 입력으로 하는 반전게이트(I1)로 구성된다. 모든 섹터(1 내지 8)가 정상으로 출력될 경우, 상기 낸드게이트(N1)의 한 입력단자(A)에는 첫 번째 섹터에서 마지막 섹터가 입력될때 하이(High)신호가 입력된다. 또다른 입력단자(B)에는 상기 섹터(1 내지 8)가 입력될때 각 섹터의 데이타를 모두 확인하여 정상(Pass)으로 확인될때 하이(High)신호가 입력된다. 이때 상기 낸드게이트(N1)의 출력은 로우(Low)상태로 된다. 상기 낸드게이트(N1)의 출력은 반전게이트(I1)를 통해 하이상태로 출력된다.
제2b도는 섹터 어드레스 카운터로서, 클럭신호(CK)를 입력으로 하는 다수의 플립-플롭(P1 내지 P3)과, 상기 플립-플롭(P1 내지 P3)의 출력신호를 각각 입력으로하는 다수의 3입력 낸드게이트(N11 내지 N18)와, 상기 3입력 낸드게이트(N11 내지 N18)의 출력신호를 각각 입력으로하는 다수의 반전게이트(I11 내지 I18)로 구성된다. 상기 3입력 낸드게이트(N11 내지 N18)의 입력은 클럭신호(CK)를 입력으로하는 제1 내지 제3플립-플롭(P1 내지 P3)의 출력신호 및 반전된 출력신호(Q 및 QB)에 따라 결정된다. 상기 3입력 낸드게이트(N11 내지 N18)의 출력신호를 각각 입력으로하는 다수의 반전게이트(I11 내지 I18)를 통해 섹터 어드레스(SA1 내지 SA8)를 순차적으로 출력시키게 된다.
제2c도는 섹터 어드레스 발생회로도로서, 2입력을 갖는 다수의 낸드게이트(N31 내지 N38)와, 다수의 반전게이트(I31 내지 I38)를 통해 상기 낸드게이트(N31 내지 N38)의 출력을 각각 입력으로하는 다수의 플립-플롭(B1 내지 B8)과, 섹터를 소거하기 위한 인에이블신호(SE)를 입력으로 하며, 상기 다수의 플립-플롭(B1 내지 B8)을 구동하기 위한 펄스발생기(6)로 구성된다. 상기 각각의 낸드게이트(N31 내지 N38)의 한 입력단자에는 섹터 어드레스(SA1 내지 SA8)가 입력된다. 상기 낸드게이트(N31 내지 N38)의 다른 입력단자에는 정상(Pass)으로 확인된 신호(VPass)가 공통으로 입력된다. 상기 낸드게이트(N31 내지 N38)의 출력은 반전게이트(I31 내지 I38)를 통해 플립-플롭(B1 내지 B8)으로 입력된다. 또한 섹터를 소거하기 위한 인에이블신호(SE)를 입력으로하는 펄스발생기(6)로부터 펄스신호가 출력된다. 따라서 상기 플립-플롭(B1 내지 B8)은 상기 펄스발생기(6)로부터 출력되는 펄스신호에 따라 정상적으로 패스된 섹터 어드레스(PSA1 내지 PSA8)를 발생시키게 된다.
제2d도는 섹터 어드레스 디코더로서, 다수의 반전게이트(I41 내지 I48)을 통해 다수의 섹터 어드레스(SA1 내지 SA8)를 각각 어느한 입력으로 하며, 다수의 프로텍션된 섹터 어드레스(PSA1 내지 PSA8)를 각각 다른 한 입력으로하는 다수의 2입력 낸드게이트(N41 내지 N48)와, 상기 2입력 낸드게이트(N41 내지 N48)의 출력신호를 각각 입력으로 하는 다수의 반전게이트(I411 내지 I418)로 구성된다. 상기 다수의 섹터 어드레스(SA1 내지 SA8) 및 다수의 프로텍션된 섹터 어드레스(PSA1 내지 PSA8)의 입력신호에 따라 섹터 어드레스 디코더의 출력은 프로텍션된 섹터 어드레스신호(PTSA1 내지 PTSA8)를 발생시키게 된다. 상기 프로텍션된 섹터 어드레스신호(PTSA1 내지 PTSA8)는 로우(Low)일 때 인에이블 된다.
제2e도는 먹스회로도로서, 어드레스버퍼(도시안됨)로부터 출력되는 어드레스(A0 내지 A2)를 입력으로 하는 다수의 3입력 낸드게이트(N51 내지 N58)와, 다수의 반전게이트(I51 내지 I58)를 통해 상기 다수의 3입력 낸드게이트(N51 내지 N58)를 각각 어느한 입력으로 하며, 다수의 프로텍션된 섹터 어드레스(PTSA1 내지 PTSA8)를 각각 다른한 입력으로하는 다수의 2입력 낸드게이트(N511 내지 N518)와, 상기 2입력 낸드게이트(N511 내지 N518)의 출력신호를 각각 입력으로하는 다수의 반전게이트(I511 내지 I518)로 구성된다. 상기 다수의 3입력 낸드게이트(N51 내지 N58)는 어드레스(A0 내지 A2)의 디코더로서 1 내지 8을 디코딩(Decoding)하여 선택 하게 된다. 예를들어 제1섹터 어드레스가 선택되었다고 가정하면 입력되는 어드레스(A0 내지 A2)는 모두 로우(Low)상태로 된다. 그러므로 상기 3입력 낸드게이트(N51)의 출력은 로우상태로 된다. 이때 상기 프로텍션된 섹터 어드레스(PTSA1)가 로우 상태이면 먹스회로의 제1출력(MUXOUT 1)이 하이 상태가 되어 제1섹터를 소거되지않게 디스에이블 시키게 된다. 이와같은 방법으로 먹스회로의 제2 내지 제8출력(MUXOUT2 내지 MUXOUT8)을 콘트롤하여 제2 내지 제8섹터가 재소거 되는 것을 방지하게 된다.
상술한 바와 같이 본 발명에 의하면 멀티섹터의 소거동작시 정상(Pass)으로 확인된 섹터의 어드레스를 기억시켜, 불량(Fail)섹터의 발생으로인한 재소거 동작시 정상(Pass)으로 확인된 섹터가 재소거 되는 것을 방지하므로써, 셀의 과잉소거 및 스트레스가 방지되어 제품의 신뢰성 및 셀의 수명이 향상되게 한다.

Claims (6)

  1. 플래쉬 메모리 장치에 있어서, 섹터의 소거확인시 정상 및 불량임을 확인 하기위한 검출회로와, 섹터를 선택 하기위한 섹터 어드레스 카운터와, 상기 검출회로 및 섹터 어드레스 카운터회로의 출력신호를 각각 입력으로하는 섹터 어드레스 발생회로와, 상기 섹터 어드레스 발생회로의 출력신호를 입력으로 하는 섹터 어드레스 디코더회로와, 상기 패스된 섹터의 어드레스 디코더회로의 출력신호를 입력으로 하는 먹스회로로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 상기 제1항에 있어서, 상기 검출회로는 2입력을 갖는 낸드게이트와, 상기 낸드게이트의 출력을 입력으로 하는 반전게이트로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  3. 상기 제1항에 있어서, 상기 섹터 어드레스 카운터는 클럭신호를 입력으로 하는 다수의 플립-플롭과, 상기 플립-플롭의 출력신호를 각각 입력으로하는 다수의 3입력 낸드게이트와, 상기 3입력 낸드게이트의 출력신호를 각각 입력으로하는 다수의 반전게이트로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  4. 상기 제1항에 있어서, 상기 섹터 어드레스 발생회로는 2입력을 갖는 다수의 낸드게이트와, 다수의 반전게이트를 통해 상기 다수의 낸드게이트의 출력을 각각 입력으로하는 다수의 플립-플롭과, 섹터를 소거하기 위한 인에이블신호를 입력으로 하며, 상기 다수의 플립-플롭을 구동하기 위한 펄스발생기로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  5. 상기 제1항에 있어서, 상기 섹터 어드레스 디코더는 다수의 반전게이트를 통해 다수의 섹터 어드레스를 각각 어느한 입력으로 하며, 다수의 프로텍션된 섹터 어드레스를 각각 다른한 입력으로하는 다수의 2입력 낸드게이트와, 상기 2입력 낸드게이트의 출력신호를 각각 입력으로하는 다수의 반전게이트로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  6. 상기 제1항에 있어서, 상기 먹스회로는 다수의 어드레스를 입력으로 하는 다수의 3입력 낸드게이트와, 다수의 반전게이트를 통해 상기 다수의 3입력 낸드게이트를 각각 어느한 입력으로 하며, 다수의 프로텍션된 섹터 어드레스를 가각 다른한 입력으로하는 다수의 2입력 낸드게이트와, 상기 2입력 낸드게이트의 출력신호를 각각 입력으로하는 다수의 반전게이트로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
KR1019950024666A 1995-08-10 1995-08-10 플래쉬 메모리 장치 KR0172282B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019950024666A KR0172282B1 (ko) 1995-08-10 1995-08-10 플래쉬 메모리 장치
GB9616709A GB2304216B (en) 1995-08-10 1996-08-09 Flash memory device
US08/695,402 US5734611A (en) 1995-08-10 1996-08-12 Flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950024666A KR0172282B1 (ko) 1995-08-10 1995-08-10 플래쉬 메모리 장치

Publications (2)

Publication Number Publication Date
KR970012771A KR970012771A (ko) 1997-03-29
KR0172282B1 true KR0172282B1 (ko) 1999-03-30

Family

ID=19423239

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950024666A KR0172282B1 (ko) 1995-08-10 1995-08-10 플래쉬 메모리 장치

Country Status (3)

Country Link
US (1) US5734611A (ko)
KR (1) KR0172282B1 (ko)
GB (1) GB2304216B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5963479A (en) * 1996-12-28 1999-10-05 Hyundai Electronics Industries, Co., Ltd. Method of erasing a flash memory cell and device for erasing the same
US6449625B1 (en) * 1999-04-20 2002-09-10 Lucent Technologies Inc. Use of a two-way stack approach to optimize flash memory management for embedded database systems

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172338B1 (en) * 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US5270979A (en) * 1991-03-15 1993-12-14 Sundisk Corporation Method for optimum erasing of EEPROM
JPH0778484A (ja) * 1993-07-13 1995-03-20 Nkk Corp 記憶素子、不揮発性メモリ、不揮発性記憶装置及びそれを用いた情報記憶方法
FR2718867B1 (fr) * 1994-04-13 1996-05-24 Sgs Thomson Microelectronics Procédé d'effacement d'une mémoire et circuits de mise en Óoeuvre.

Also Published As

Publication number Publication date
GB9616709D0 (en) 1996-09-25
GB2304216B (en) 1999-09-29
KR970012771A (ko) 1997-03-29
GB2304216A (en) 1997-03-12
US5734611A (en) 1998-03-31

Similar Documents

Publication Publication Date Title
JP3420795B2 (ja) 不揮発性半導体メモリの短絡行をプレコンディショニングする方法及び回路
US6845041B2 (en) Non-volatile semiconductor memory device with accelerated column scanning scheme
US5950145A (en) Low voltage test mode operation enable scheme with hardware safeguard
US5224070A (en) Apparatus for determining the conditions of programming circuitry used with flash EEPROM memory
EP0753859B1 (en) Method for setting the threshold voltage of a reference memory cell
JP2780674B2 (ja) 不揮発性半導体記憶装置
US8964477B2 (en) Nonvolatile memory, electronic apparatus, and verification method
JPH06318398A (ja) 行冗長性を取入れた不揮発性半導体メモリを消去する回路
US5287317A (en) Non-volatile semiconductor memory device with over-erasing prevention
JP2005228475A (ja) 不揮発性半導体メモリセル配列、および半導体メモリにおいてメモリセル動作を行なうための方法
US6011720A (en) Nonvolatile memory with reduced write time/write verify time and semiconductor device thereof
US20130088930A1 (en) Nonvolatile memory device and method of operating the same
US6906952B2 (en) Nonvolatile semiconductor memory device and data writing method therefor
JP2007184073A (ja) 基準フェイルビットの確認回路及び不揮発性半導体メモリ装置
KR0172282B1 (ko) 플래쉬 메모리 장치
KR0182868B1 (ko) 플래쉬 메모리셀의 리페어 회로 및 리페어 방법
KR20080038924A (ko) 플래시 메모리 소자의 프로그램 동작 검출 회로
US6842371B2 (en) Permanent master block lock in a memory device
KR100255161B1 (ko) 플래쉬 메모리셀의 섹터 보호 회로
US6137717A (en) Nonvolatile memory and writing circuit for same
KR100227638B1 (ko) 플래쉬 메모리 소자의 소거회로
KR100227639B1 (ko) 플래쉬 메모리 소자의 소거회로
KR0167690B1 (ko) 어드레스 교란을 제거한 반도체 메모리 장치
US5483492A (en) Method and apparatus for checking post-erasure contents of an erasable permanent memory
JPH05210993A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20130925

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee