JPH10173527A - アナログ・ディジタル変換方法及びアナログ・ディジタル変換器 - Google Patents

Abstract

(57)【要約】 【課題】 単一の比較器を用いて多ビットのアナログ・
ディジタル変換を可能とする。 【解決手段】 入力信号は、サンプルホールド回路１に
より所定周期でサンプルホールドされ、その信号は、比
較器２において基準信号発生回路３からの基準信号と比
較される一方、基準信号発生回路３からは、基準信号の
レベルに応じたディジタル信号が、記憶回路５のアドレ
ス信号として出力され、このアドレス信号で指定された
アドレスのデータに、比較器２においてサンプルホール
ドされた信号が基準信号を越えたと判定された際に１が
加算されるようになっており、この動作がサンプリング
周期の間に複数回行われ、判定回路６により記憶回路５
のデータの中から、最大分布点におけるデータが抽出さ
れ、コード変換回路７により所定のコードに変換され、
ラッチ回路８を介してディジタル出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号をデ
ィジタル信号に変換するアナログ・ディジタル変換方法
及びその変換器に係り、特に、構成の簡素化を図れるア
ナログ・ディジタル変換方法及びその変換器に関する。

【０００２】

【従来の技術】従来、アナログ・ディジタル変換器に
は、種々の方式のものが提案されており、代表的なもの
としては、複数の比較器を並列に配置し、入力電圧を一
回の比較により変換できるようにしたいわゆる並列比較
型と称されるものや、入力電圧の積分を行い、その積分
値を基に変換を行うように構成されたいわゆる積分型と
称されるもの等が公知・周知となっている。

【０００３】

【発明が解決しようとする課題】前者は、高速変換が可
能であるが、ｎビット数の変換には（２ⁿ−１）個の比
較器を必要とするため、必要ビット数の増加に伴い回路
規模が大きくなってしまうと言う問題がある。また、後
者は、比較的簡素な構成で高分解能を有する変換器を実
現できる反面、高精度化のために積分用コンデンサを外
付けする必要が生ずることがあり、いわゆる使い勝手が
必ずしもよいとは限らないものである。

【０００４】本発明は上記実状に鑑みてなされたもの
で、単一の比較器を用い、回路規模を大きくすることな
く、多ビットのアナログ・ディジタル変換が可能なアナ
ログ・ディジタル変換器を提供するものである。本発明
の他の目的は、比較的単純な手順によりアナログ・ディ
ジタル変換が行えるアナログ・ディジタル変換方法を提
供することにある。

【０００５】

【課題を解決するための手段】請求項１記載の発明に係
るアナログ・ディジタル変換方法は、アナログ信号を所
定の周期でサンプルホールドする一方、前記周期内で基
準信号を複数回発生させ、この基準信号と前記サンプル
ホールドされた信号とを比較し、サンプルホールドされ
た信号が基準信号を越えた際に、前記基準信号のレベル
変化に応じた信号をメモリ番地としてデータを読み出し
可能とする記憶回路から前記メモリ番地のデータを読み
出して所定値を加算し、再び当該メモリ番地へ格納し、
前記サンプルホールドの周期内の所定のタイミングにお
いて、前記記憶回路に記憶されたデータの分布を判定
し、所定基準を満たすデータを抽出し、当該データを所
定のコードに変換し、これを所定時間の間、保持して出
力するようにしてなるものである。

【０００６】かかる方法は、サンプルホールドされた信
号と基準信号の比較によって、サンプルホールドされた
信号が基準信号を越える度毎に、基準信号のレベル変化
に対応したアドレスのデータに所定値を加えることを繰
り返すことにより、サンプルホールドされた信号のレベ
ルと、記憶回路のデータの分布との間に一定の相関関係
が生ずることに着目したもので、より具体的には、デー
タの分布が最も多い点のデータを抽出して、所定のコー
ドに変換することで、サンプルホールドされたアナログ
信号のレベルに対応したディジタル信号が得られること
となり、比較的単純な動作の繰り返しにより、アナログ
・ディジタル変換を簡易に行えることとなるものであ
る。

【０００７】請求項２記載の発明に係るアナログ・ディ
ジタル変換器は、入力されたアナログ信号を所定の周期
でサンプルホールドするサンプルホールド手段と、前記
サンプルホールド手段の出力信号と基準信号とを比較
し、前記出力信号が基準信号を越えたと判定された場合
に所定の信号を出力する比較手段と、前記比較手段にお
いて用いられる前記基準信号を発生すると共に、基準信
号のレベル変化に応じたディジタルコードを発生する基
準信号発生手段と、前記基準信号発生手段から出力され
たディジタルコードをメモリ番地として、当該メモリ番
地のデータを読み出し可能に記憶する記憶手段と、前記
比較手段により所定の信号が出力された際、前記基準信
号発生手段から出力されたディジタルコードによって指
定される前記憶手段のメモリ番地のデータに所定値を加
算し、再度当該メモリ番地へ記憶させる加算処理手段
と、前記記憶手段に記憶されたデータの分布状態を判定
し、所定の分布点におけるデータを前記アナログ信号に
対応するデータとして抽出する判定・抽出手段と、前記
判定・抽出手段により出力されたデータを所定のディジ
タルコードに変換し、所定の時間間隔でこれを保持する
変換・保持手段と、を具備してなるものでる。

【０００８】かかる構成において、基準信号発生手段
は、例えば、請求項３記載の発明に係るアナログ・ディ
ジタル変換器のように、所定のビット数のディジタルカ
ウンタ信号を出力するカウンタと、このカウンタのディ
ジタル出力をアナログ信号に変換するディジタル・アナ
ログ変換器とを具備してなり、前記カウンタから出力さ
れたディジタル信号は、記憶手段へも供給され、前記デ
ィジタル・アナログ変換器の出力信号が比較手段へ供給
される基準信号となるものが好適である。かかる構成に
いおては、サンプルホールドされた信号と基準信号の比
較によって、サンプルホールドされた信号が基準信号を
越える度毎に、基準信号のレベル変化に対応したアドレ
スのデータに所定値を加えることを繰り返すことによ
り、サンプルホールドされた信号のレベルと、記憶回路
のデータの分布との間に一定の相関関係が生ずることに
着目したもので、判定・抽出手段は、記憶手段に記憶さ
れたデータの内、例えば、最も分布が多いデータを抽出
し、これを所定のコードに変換し、所定時間の間、保持
出力するようになっており、これにより、サンプルホー
ルドされたアナログ信号のレベルに対応したディジタル
信号が得られることとなり、単一の比較手段を用いたア
ナログ・ディジタル変換器が提供されることとなるもの
である。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図１１を参照しつつ説明する。なお、以下
に説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、図１を参照しつつ本発明の実施の
形態におけるアナログ・ディジタル変換器（以下「本
器」と言う）の構成について説明する。本器は、サンプ
ルホールド回路（図１においては「Ｓ／Ｈ」と表記）１
と、比較器（図１においては「ＣＯＭＰ」と表記）２
と、基準信号発生回路（図１においては「ＲＥＦ」と表
記）３と、加算回路（図１においては「ＡＤＤ」と表
記）４と、記憶回路（図１においては「MEMORY」と表
記）５と、判定回路（図１においては「JUDGE」と表
記）６と、コード変換回路（図１においては「ＣＯＮ
Ｖ」と表記）７と、ラッチ回路（図１においては「LATC
H」と表記）８とを具備してなるものである。

【００１０】サンプルホールド回路１は、入力されたア
ナログ入力信号Ｖ_INを、サンプリングして、かつ、一定
期間保持するもので、外部から入力されるサンプリング
信号Ｖ_Sに同期してサンプリングが行われ、外部から入
力されるリセット信号Ｖ_Rに同期して出力リセットがな
されるようになっており、公知・周知の回路構成を有し
てなるものである。比較器２は、サンプルホールド回路
１からのサンプルホールド出力信号Ｖ_SOUTと、後述する
基準信号発生回路３からの基準信号Ｖ_REFとの比較を行
い、比較結果に応じた信号を出力する公知・周知の回路
構成を有するものである。具体的には、例えば、図２に
一例が示されたように非反転入力端子と反転入力端子と
を有するＩＣ化されたものを用いて実現されるものであ
る。この図２に示された比較器２においては、非反転入
力端子にサンプルホールド出力信号Ｖ_SOUTが、反転入力
端子に基準信号Ｖ_REFが、それぞれ印加され、サンプル
ホールド出力信号Ｖ_SOUTが基準信号Ｖ_REFを越えない状
態においては、論理値「０」に対応する信号が出力さ
れ、サンプルホールド出力信号Ｖ_SOUTが基準信号Ｖ_REF
を越えると論理値「１」に対応する信号が出力されるよ
うになっているものである。

【００１１】基準信号発生回路３は、先の比較器２にお
いて必要とされる基準信号Ｖ_REF及び後述する記憶回路
５において必要とされるアドレス信号Ｖ_Aを、外部入力
されるクロック信号Ｖ_C及びビット数設定信号Ｖ_Bに基づ
いて発生するものである。この基準信号発生回路３によ
って発生される基準信号Ｖ_REFとしては、例えば、時間
の経過と共にそのレベルが変化し、かつ、所定の周期で
同じ変化が繰り返されるような信号を用いることができ
る。具体的には、図６に示されたようないわゆる鋸波信
号、図７に示されたような指数関数波信号、図８に示さ
れたような対数関数波信号等を用いることができる。さ
らには、このような周期信号のみではなく、図９に示さ
れたような乱数波形信号を基準信号Ｖ_REFとしてもよ
い。

【００１２】このような基準信号発生回路３としては、
例えば、図３に示されたようなｎビットカウンタ９と、
ディジタル・アナログ変換器１０とから構成されるもの
を好適な回路構成例の一つとして挙げることができる。
この図３に示された回路構成例においては、ｎビットカ
ウンタ９は、外部入力されたクロック信号Ｖ_Cに同期し
てカウンタ動作を行い、カウンタ出力としてｎビットパ
ラレル信号を出力するようになっているものである。ｎ
ビットカウンタ９から出力されたｎビットのパラレル信
号は、記憶回路５へアドレス信号Ｖ_Aとして供給される
と共に、このｎビットのパラレル信号がディジタル・ア
ナログ変換器１０によりアナログ信号に変換されること
で、図６に示されたような鋸波信号を得ることができる
ようになっているものである。なお、ビット数設定信号
Ｖ_Bは、カウンタ動作開始のカウント値を設定するため
の信号として用いられるものである。

【００１３】また、図４には、基準信号発生回路３の回
路例として第２の回路構成例が示されている。この回路
例は、関数発生器１１とディジタル・アナログ変換器１
０とから構成されてなるものである。関数発生器１１
は、先に例示したように、鋸波（図６参照）、指数関数
（図７参照）、対数関数（図８参照）等予め選定され関
数信号を、外部入力されるクロック信号Ｖ_Cに同期して
ディジタル形式で出力するようになっているもので、そ
の出力信号は、上述した例と同様に、記憶回路５とディ
ジタル・アナログ変換器１０に、それぞれ入力されるよ
うになっている。そして、ディジタル・アナログ変換器
１０からは、所定の関数波形を有するアナログ信号が得
られることとなるものである。なお、ビット数設定信号
Ｖ_Bは、関数発生動作における初期値の設定に用いられ
るものである。

【００１４】さらに、図５には、基準信号発生回路３の
回路例として第３の回路構成例が示されている。この回
路例は、乱数発生器１２と、ディジタル・アナログ変換
器１０とから構成されてなるもので、特に、先の図９で
示されたような乱数波形信号を出力するに好適な例であ
る。乱数発生器１２は、外部入力されるクロック信号Ｖ
_Cに同期してディジタル形式で乱数を出力するもので、
その出力信号は、記憶回路５とディジタル・アナログ変
換器１０に、それぞれ入力されるようになっている。そ
して、ディジタル・アナログ変換器１０からは、アナロ
グの乱数波形信号が得られることとなるものである。な
お、ビット数設定信号Ｖ_Bは、乱数発生動作における初
期値の設定に用いられるものである。

【００１５】加算回路４は、基準信号発生回路３から記
憶回路５に入力されたアドレス信号Ｖ_Aで指定された記
憶回路５のメモリ番地に格納されたデータを読み込み、
比較器２から論理値「１」に対応する信号が出力された
際に、記憶回路５から読み出されたデータに「１」を加
算して、再び、記憶回路５の元のメモリ番地へ格納する
ようになっているものである。記憶回路５は、例えば、
公知・周知のいわゆる半導体メモリ等によって実現され
るもので、基準信号発生回路３から入力されたアドレス
信号Ｖ_Aを、いわゆるモメリ番地として、その番地に記
憶されたディジタルデータを読み出し、書き込みできる
ようになっているものである。なお、外部から入力され
るリセット信号Ｖ_Rは、記憶内容をリセットするための
ものである。

【００１６】判定回路６は、外部入力される判定信号Ｖ
_Jのタイミングで、記憶回路５に記憶されたデータから
所定の基準を満たすものを選択し、そのデータをコード
変換回路７へ出力するものである（詳細は後述）。コー
ド変換回路７は、判定回路６から入力されたデータを、
所定基準に基づいて、すなわち、本器から最終的に出力
されるディジタル信号として適したコードへの変換を行
うようになっているものである。ラッチ回路８は、コー
ド変換回路７から出力されたディジタルデータを、外部
入力されるラッチ信号Ｖ_Lに同期してラッチするもの
で、公知・周知のいわゆるラッチ回路により実現される
ものである。

【００１７】しかして、上記構成における本器の動作に
ついて、図１０及び図１１を参照しつつ説明する。ディ
ジタル信号への変換を所望するアナログ入力信号Ｖ
_IN（例えば、図１１（ａ）に示されたような信号）がサ
ンプルホールド回路１に印加されると、サンプル信号Ｖ
_Sに同期してサンプリングがなされ（図１１（ａ），
（ｂ），（ｃ）参照）、そのサンプリングされた信号が
ホールドされ、かつ、出力されることとなる（図１１
（ｂ）参照）。サンプルホールド回路１から出力された
サンプルホールド出力信号Ｖ_SOUTは、比較器２におい
て、基準信号発生回路３から出力された基準信号Ｖ_REF
と比較されることとなる。例えば、基準信号Ｖ_REFが鋸
波信号である場合（図１１（ｅ）点線波形参照）、この
基準信号Ｖ_REFとしての鋸波信号のレベルが、サンプル
ホールド出力信号Ｖ_SOUTのレベルを越えると、比較器２
からは所定レベルの信号が出力され、鋸波信号のレベル
が零レベルとなると同時に比較器２の出力も零レベルと
なる（図１１（ｅ）参照）。

【００１８】加算回路４においては、比較器２の出力信
号が論理値「１」に対応する所定のレベルとなったとき
に、記憶回路５から読み出されたデータに「１」が加算
され、その加算結果は、記憶回路５の元のアドレスに再
び記憶されることとなる。すなわち、比較器２から論理
値「１」に対応する信号が出力されたときに、記憶回路
５に入力される基準信号発生回路３からのアドレス信号
Ｖ_Aによって指定されるアドレスから、記憶されていた
データが読み出され、加算回路４へ入力され、そのデー
タに比較器２の論理値「１」の出力結果に対応して
「１」が加算され、先のアドレスへその加算結果が戻さ
れることとなる。

【００１９】ここで、変換周期をＴ（図１１（ａ）参
照）とし、基準信号Ｖ_REFの繰り返し時間をΔｔ（図６
参照）とすれば、Ｔ＝Δｔ×ｎ（但し、ｎは任意に選択
された値）となるように基準信号発生回路３による基準
信号Ｖ_REFの発生が設定されているため、上述の加算回
路４による加算は、変換周期中にｎ回繰り返されること
となるものである。したがって、記憶回路５に記憶され
るデータのばらつきを考えると、図１０に例示されたよ
うに、データの最大値及び最小値の間に、最大の分布点
（図１０においてはｑ点）が出現するような分布状態と
なるものと考えられる。

【００２０】判定回路６においては、上述のようにサン
プルホールド回路１によりサンプルホールドされたある
レベルの信号に対して現れる図１０に示されたようなデ
ータの分布の中で、最大の分布点における記憶回路５に
記憶されたデータが判定信号Ｖ_Jのタイミングで判定さ
れ、そのデータがコード変換回路７へ出力されることと
なる。コード変換回路７においては、判定回路６から得
られたディジタル信号が、実際の利用に適したコードへ
変換され、ラッチ回路８へ出力されることとなる。な
お、この実施の形態においては、Ｎビットのコードに変
換されるようになっている。そして、ラッチ回路８へラ
ッチ信号Ｖ_Lが入力されたタイミング（図１１（ｈ）参
照）でコード変換回路７から出力された信号がラッチさ
れ、再びラッチ信号Ｖ_Lが入力される次周期まで保持さ
れ、最終出力信号Ｖ_OUTとして次周期まで出力され続け
ることとなる。

【００２１】ラッチ回路８へラッチ信号Ｖ_Lが入力され
た後、サンプルホールド回路１には、リセット信号Ｖ_R
が入力され（図１１（ｄ），（ｈ）参照）、それまでサ
ンプルホールドされていた信号がリセットされ（図１１
（ｂ）参照）、その後、サンプル信号Ｖ_Sが再び入力さ
れる（図１１（ｃ），（ｄ）参照）ことにより、上述し
たような動作が繰り返されることとなる。

【００２２】なお、上述の例において、加算回路４、記
憶回路５、判定回路６及びコード変換回路７の部分は、
例えば、既存のいわゆるパーソナルコンピュータを用い
てソフトウェアにより、上述したような機能を実現する
ことが可能であり、したがって、加算回路４、記憶回路
５、判定回路６及びコード変換回路７は、必ずしも本器
内に他の回路と共に専用の回路として設けるような構成
とせず、外部の既存のものを用いて構成することも可能
である。また、記憶回路５のみを外部の例えば、いわゆ
るパーソナルコンピュータやミニコンピュータの記憶領
域を用いるように構成してもよいし、また、外部のメモ
リＩＣ、例えばＲＡＭのようなものを用いて構成するよ
うにしてもよい。

【００２３】なお、上述した発明の実施の形態において
は、サンプルホールド手段は、サンプルホールド回路１
により、比較手段は、比較器２により、基準信号発生手
段は、基準信号発生回路３により、記憶手段は、記憶回
路５により、加算処理手段は、加算回路４により、判定
・抽出手段は、判定回路６、コード変換回路７及びラッ
チ回路８により、それぞれ実現されるようになってい
る。

【００２４】

【発明の効果】以上、述べたように、請求項１記載の発
明によれば、複数の比較手段を用いることなく、比較的
単純な手順によりアナログ・ディジタル変換が行えるよ
うな構成とすることにより、一つの比較手段による比較
動作の繰り返しを基本とするため、比較的単純な手順で
アナログ・ディジタル変換が行えるという効果を奏する
ものである。また、請求項２乃至８記載の発明によれ
ば、比較手段は一つで済むため、回路規模を大きくする
ことなく、多ビットのアナログ・ディジタル変換が可能
なアナログ・ディジタル変換器を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるアナログ・ディジ
タル変換器の構成例を示す構成図である。

【図２】比較器の構成例を示す構成図である。

【図３】基準信号発生回路の第１の構成例を示す構成図
である。

【図４】基準信号発生回路の第２の構成例を示す構成図
である。

【図５】基準信号発生回路の第３の構成例を示す構成図
である。

【図６】基準信号の第１の例を示す波形図である。

【図７】基準信号の第２の例を示す波形図である。

【図８】基準信号の第３の例を示す波形図である。

【図９】基準信号の第４の例を示す波形図である。

【図１０】記憶回路に記憶されるデータの分布状態を示
すデータ分布図である。

【図１１】図１に示されたアナログ・ディジタル変換器
の主要部における信号のタイミングを示すタイミングチ
ャートである。

【符号の説明】 １…サンプルホールド回路 ２…比較器 ３…基準信号発生回路 ４…加算回路 ５…記憶回路 ６…判定回路 ７…コード変換回路 ８…ラッチ回路 ９…ｎビットカウンタ １０…ディジタル・アナログ変換器 １１…関数発生器 １２…乱数発生器

Claims (8)

【特許請求の範囲】
1. 【請求項１】 アナログ信号を所定の周期でサンプルホ
   ールドする一方、前記周期内で基準信号を複数回発生さ
   せ、この基準信号と前記サンプルホールドされた信号と
   を比較し、サンプルホールドされた信号が基準信号を越
   えた際に、前記基準信号のレベル変化に応じた信号をメ
   モリ番地としてデータを読み出し可能とする記憶回路か
   ら前記メモリ番地のデータを読み出して所定値を加算
   し、再び当該メモリ番地へ格納し、前記サンプルホール
   ドの周期内の所定のタイミングにおいて、前記記憶回路
   に記憶されたデータの分布を判定し、所定基準を満たす
   データを抽出し、当該データを所定のコードに変換し、
   これを所定時間の間、保持して出力することを特徴とす
   るアナログ・ディジタル変換方法。
2. 【請求項２】 入力されたアナログ信号を所定の周期で
   サンプルホールドするサンプルホールド手段と、 前記サンプルホールド手段の出力信号と基準信号とを比
   較し、前記出力信号が基準信号を越えたと判定された場
   合に所定の信号を出力する比較手段と、 前記比較手段において用いられる前記基準信号を発生す
   ると共に、基準信号のレベル変化に応じたディジタルコ
   ードを発生する基準信号発生手段と、 前記基準信号発生手段から出力されたディジタルコード
   をメモリ番地として、当該メモリ番地のデータを読み出
   し可能に記憶する記憶手段と、 前記比較手段により所定の信号が出力された際、前記基
   準信号発生手段から出力されたディジタルコードによっ
   て指定される前記憶手段のメモリ番地のデータに所定値
   を加算し、再度当該メモリ番地へ記憶させる加算処理手
   段と、 前記記憶手段に記憶されたデータの分布状態を判定し、
   所定の分布点におけるデータを前記アナログ信号に対応
   するデータとして抽出する判定・抽出手段と、 前記判定・抽出手段により出力されたデータを所定のデ
   ィジタルコードに変換し、所定の時間間隔でこれを保持
   する変換・保持手段と、 を具備してなることを特徴とするアナログ・ディジタル
   変換器。
3. 【請求項３】 基準信号発生手段は、所定のビット数の
   ディジタルカウンタ信号を出力するカウンタと、このカ
   ウンタのディジタル出力をアナログ信号に変換するディ
   ジタル・アナログ変換器とを具備してなり、前記カウン
   タから出力されたディジタル信号は、記憶手段へも供給
   され、前記ディジタル・アナログ変換器の出力信号が比
   較手段へ供給される基準信号となることを特徴とする請
   求項２記載のアナログ・ディジタル変換器。
4. 【請求項４】 基準信号発生手段は、ディジタル出力の
   関数発生器と、この関数発生器のディジタル出力をアナ
   ログ信号に変換するディジタル・アナログ変換器とを具
   備してなり、前記関数発生器から出力されたディジタル
   信号は、記憶手段へも供給され、前記ディジタル・アナ
   ログ変換器の出力信号が比較手段へ供給される基準信号
   となることを特徴とする請求項２記載のアナログ・ディ
   ジタル変換器。
5. 【請求項５】 基準信号発生手段は、ディジタル出力の
   乱数発生器と、この乱数発生器のディジタル出力をアナ
   ログ信号に変換するディジタル・アナログ変換器とを具
   備してなり、前記乱数発生器から出力されたディジタル
   信号は、記憶手段へも供給され、前記ディジタル・アナ
   ログ変換器の出力信号が比較手段へ供給される基準信号
   となることを特徴とする請求項２記載のアナログ・ディ
   ジタル変換器。
6. 【請求項６】 判定・抽出手段は、最も多くの分布が生
   じた点におけるデータを抽出することを特徴とする請求
   項２、３、４又は５記載のアナログ・ディジタル変換
   器。
7. 【請求項７】 記憶手段は、外部の計算機の記憶領域を
   用いてなることを特徴とする請求項２、３、４、５又は
   ６記載のアナログ・ディジタル変換器。
8. 【請求項８】 記憶手段は、外部のメモリＩＣを用いて
   なることを特徴とする請求項２、３、４、５、６又は７
   記載のアナログ・ディジタル変換器。