JPH10133871A - シグナルプロセッサ - Google Patents
シグナルプロセッサInfo
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- JPH10133871A JPH10133871A JP9193902A JP19390297A JPH10133871A JP H10133871 A JPH10133871 A JP H10133871A JP 9193902 A JP9193902 A JP 9193902A JP 19390297 A JP19390297 A JP 19390297A JP H10133871 A JPH10133871 A JP H10133871A
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Abstract
合できるシグナルプロセッサを提供すること。 【解決手段】 デコーダの復号機能が部分的に固定され
ており、部分的にプログラム可能であるようにする。
Description
ラムインストラクションワードを記憶するためのプログ
ラムメモリと、圧縮されたプログラムインストラクショ
ンワードをデコードするためのデコーダとを有するシグ
ナルプロセッサであって、前記プログラムインストラク
ションワードはデコードされた形態で、シグナルプロセ
ッサの機能制御に使用される形式のものに関する。
は高い計算速度を備えた専用マイクロプロセッサであ
る。このプロセッサのインストラクションセットとアー
キテクチュアはデジタル信号処理の分野の特別の要求に
向けられており、特に複雑なアルゴリズムをリアルタイ
ムで変換するのに使用される。例えば、シグナルプロセ
ッサはGSM規格に沿った移動無線分野で使用される。
ここでは、移動無線局(移動局)またはベース無線局で
複雑な音声処理アルゴリズムの変換のために使用され
る。さらに例えば、オーディオ、ビデオ、医用および自
動車技術分野が適用分野である。
モリを有し、このメモリにプログラムインストラクショ
ンが圧縮形式(例えば符号化形態)で記憶されており、
呼び出されると異なる信号処理演算が並行的に実行され
る。これは例えば、2つの異なるデータバスを介した2
つのデータ伝送の同時実行、2つのアドレス計算、1つ
のアーキテクチュア/ロジック演算と1つの乗算であ
る。通常のシグナルプロセッサの例として、Philips PC
F5083(KISS), AT&T DSP16xxおよびTexas Instruments T
MS320がある。プログラムインストラクションは16ビ
ットワードとしてこれらシグナルプロセッサのプログラ
ムメモリに記憶される。デコーダにより復号(解凍)を
行う場合には、圧縮された16ビットプログラムインス
トラクションが比較的に大きなワードサイズを有するプ
ログラムインストラクションに変換(展開)される。こ
のワードサイズは使用されるシグナルプロセッサの複雑
性に依存する。展開されたプログラムインストラクショ
ンワードに対する典型的なワードサイズは32から12
8ビットの間である。プログラム実行中のプログラムイ
ンストラクションの呼び出しにより並列信号処理が実現
され、ここではデコードされたプログラムインストラク
ションワードの個別ビットがシグナルプロセッサのそれ
ぞれの制御ラインに供給される。非圧縮形態のプログラ
ムインストラクションと比較して、圧縮されたプログラ
ムインストラクションワードによってプログラムインス
トラクションを記憶することにより、必要な記憶容量を
低減することができる。なぜなら、種々の理論的に可能
なインストラクションワードの数は相応に制限されてい
るからである。
ラムインストラクションワードのデコードは固定配線デ
コーダにより行われる。固定配線デコーダはデコードを
論理演算によって実行する。プログラムインストラクシ
ョンワードの圧縮に基づき、そして異なるプログラムイ
ンストラクションサードの理論最大値との比較で、異な
る圧縮プログラムインストラクションワードの相応の低
減数だけをプログラムメモリに符号化することができ
る。固定配線デコーダの使用と組み合わせれば、このこ
とにより制限されたプログラムインストラクションセッ
ト(制限された並列信号処理)につながる。上記の例で
は、1216の異なるプログラムインストラクションワ
ードまたはプログラムインストラクションがそれぞれ1
6ビットの圧縮されたプログラムインストラクションワ
ードにより可能である。理論的には、232〜2128
の異なるプログラムインストラクションワードが考えら
れる。さらに異なる信号処理演算(これはプログラムイ
ンストラクションが所定の信号処理アーキテクチュアに
基づいて可能となる)の別の組み合わせとリンクしたプ
ログラムインストラクションはシグナルプロセッサのプ
ログラミングには使用することができない。専用のコン
ピュートバウンドアプリケーションの場合、すなわち例
えば移動無線分野(GSM)においてハーフレートCO
DECまたはエンハンスドフルレートCODECの変換
の場合、上記の信号処理の所定基準インストラクション
セットは、それぞれの複雑な信号処理アルゴリズムをリ
アルタイムで変換するには変換効率が不十分である。
のシグナルプロセッサと比較して、それぞれのアプリケ
ーション分野に最適に適合できるシグナルプロセッサを
提供することである。
り、デコーダの復号機能が部分的に固定され、部分的に
プログラム可能にすることによって達成される。
ストラクションセットの変形が可能であり、可能なプロ
グラムインストラクションの数は変わらない。圧縮によ
り1つのプログラムインストラクションに対して必要な
ワードサイズが低減されるといういう所要のプログラム
記憶容量減少の利点はそのまま維持される。付加的に、
所定のプログラムインストラクションがデコーダのプロ
グラム可能復号機能の変化によって変化または置換され
ても、プログラムインストラクションセットをシグナル
プロセッサに適合し、これを例えばCPU占有率の高い
特別なアプリケーションに最適に使用することができ
る。さらにプログラム可能復号機能によってシグナルプ
ロセッサの演算中であっても修正することができ、シグ
ナルプロセッサが使用されている装置において、以前に
ロードされたデコードテーブルを置換する新たなデコー
ドテーブルをロードし、異なる演算状況に適合すること
ができる。シグナルプロセッサのスループットはプログ
ラムインストラクションセットの前記適合によって増大
する。このことは有利にはまた、電力消費の低減につな
がる。これは移動無線局に使用した場合、非常に有利で
ある。
するために、有利にはシグナルプロセッサのメモリにア
ドレスメモリセルを設ける。ここにはデコードされたプ
ログラムインストラクションワードが記憶されている。
このようにして、デコードテーブルを変換することがで
きる。別のデコードされたインストラクションワードは
デコーダの固定配線部分により得られる。使用されるプ
ログラム可能デコーダはシンプルで、効率がよく、可変
である。プログラムインストラクションをデコードされ
た形態(解凍された形態)で記憶するために使用される
メモリは有利には、RAMまたはROMとして構成され
る。フレキシビリティの高さから、RAMとして構成さ
れたメモリが有利にはシグナルプロセッサで、開発フェ
ーズまたは少数生産の場合に使用される。付加的に、R
AMとしてのメモリ構成は、シグナルプロセッサのイン
ストラクションセットをシグナルプロセッサの動作中に
変更することができるので有利である。ROMとしての
構成は大量生産のシグナルプロセッサで使用するのに有
利である。なぜなら、RAMメモリの使用と比較してコ
ストを低減できるからである。
ら送出された圧縮プログラムインストラクションワード
(これのデコードのためにデコーダのプログラム可能復
号機能が設けられている)が、プログラムインストラク
ションカテゴリーを検出するための第1の数のビット
と、メモリのメモリセルアドレスを検出するための第2
の数のビットを含む。第1の数のビットにより種々異な
るプログラムインストラクション/プログラムインスト
ラクションカテゴリーを識別することができる。これら
のビットにより、復号(解凍)がデコーダの固定部分に
よって行われたか、またはプログラム可能部分によって
行われたかを検出することができる。第2の数のビット
は付加的にそれぞれのプログラムインストラクションを
変換するのに必要であり、実行すべき信号処理ステップ
を発生するため制御線路に印加すべき相応のビットの形
成の点でプログラムインストラクションの詳細を定義す
る。プログラム可能デコーダ部分では、これらビットが
前記のメモリのメモリセルにファイルされ、第2の数の
ビットによりアドレシングに相応して読み出され、シグ
ナルプロセッサの所属の制御線路に供給される。
サを有する移動無線機と移動無線基地局にも関連する。
このシグナルプロセッサはこの適用ではデジタル信号処
理に使用される。すなわち例えば、音声処理アルゴリズ
ムの変換、チャネルコーディング/デコーディング、お
よび/またはイコライザ関数の変換に使用される。さら
に、デジタル信号処理のためのシグナルプロセッサを他
の機器でも使用すると有利である。他の機器とは例え
ば、デジタル放送に対する放送機器、ISDN端末機お
よびDECT装置(Digatal European Cordless Teleph
on)である。
説明する。
ログラムカウンタを有する。この図には、わかりやすく
するため所属のシグナルプロセッサの本発明に重要でな
い部分は示されていない。プログラムカウンタは16ビ
ット幅の制御信号によってプログラムメモリ3を制御す
る。プログラムを変換するために必要なプログラムイン
ストラクションはコード化された(すなわち圧縮され
た)プログラムインストラクションワードによってプロ
グラムメモリ3に記憶されている。この実施例では、圧
縮されたプログラムインストラクションワードはそれぞ
れ16ビットであり、後で説明するようにここでは10
0ビット幅のプログラムインストラクションワードにデ
コードされる(すなわち解凍される)。デコードされた
プログラムインストラクションワードの残りの幅は32
から128ビットの領域にある。
の際に、まずプログラムメモリ3に相応にファイルされ
た圧縮プログラムインストラクションが読み出され、レ
ジスタ4に中間記憶される。このようなプログラムイン
ストラクションワードは引き続きデコーダ5に供給され
る。デコーダは16ビットの圧縮プログラムインストラ
クションワードを復号された100ビットのプログラム
インストラクションワードに変換する。デコーダ5によ
り形成された100ビットプログラムインストラクショ
ンワードは、レジスタ6での中間記憶の後、シグナルプ
ロセッサの制御線路に供給される。これはシグナルプロ
セッサの所属の信号処理機能を制御するためである。こ
の実施例では、シグナルプロセッサは100の並列信号
線路を有し、これらの線路に並列に、レジスタ6に中間
記憶されたプログラムインストラクションワードの10
0ビットが印加される。
のデコーダ部分8、プログラムインストラクションカテ
ゴリーを検出するための機能ユニット9およびマルチプ
レクサ10を有する。レジスタ4に中間記憶された圧縮
16ビットプログラムインストラクションワードは並列
に、第1および第2のデコーダ部分および機能ユニット
9に供給される。
ワードは図2に示した形態を有する。これは第1のフィ
ールド11と第2のフィールド12からなる。第1のフ
ィーrど11に所属するビットはそれぞれのプログラム
インストラクションカテゴリーを表す。すなわち、プロ
グラムインストラクションのフォーマットを表す。第2
のフィールド12は、相応のプログラムインストラクシ
ョンの詳細を正確に設定するためのビットを含む。後で
さらに説明するように、第2のフィールド12はアドレ
スを含むことができる。第1のフィールド11はプログ
ラムインストラクションワードの比較的高位のビットを
MSBとして有する。第2のフィールド12は残りの低
位ビットをLSBとして含む。使用されるビットの総数
を2つのフィールド11と12に分配することは可変で
あり、個々のプログラムインストラクションカテゴリー
に依存する。
インストラクションワードはデコーダ部分7またはデコ
ーダ部分8によりデコードされる(解凍される)。デコ
ーダ部分7は固定配線デコーダ構成部を有し、この構成
部は適切な論理演算によって圧縮16ビットプログラム
インストラクションから100ビットプログラムインス
トラクションワードを形成する。しかしレジスタ4から
送出された圧縮16ビットプログラムインストラクショ
ンワードのデコードはデコーダ部分8によっても行うこ
とができる。このデコーダ部分は100ビットのプログ
ラム可能メモリであり、そのメモリセルには圧縮16ビ
ットプログラムインストラクションワードから形成され
る解凍された100ビットプログラムインストラクショ
ンワードがファイルされる。このデコーダ部分は本実施
例では、ROMとして構成されている。しかし開発目的
のためにはRAMとして構成した方がフレキシビリティ
が大きいので有利である。プログラム可能デコーダ部分
8による復号はメモリセルのアドレシングにより行われ
る。このアドレシングは、圧縮16ビットプログラムイ
ンストラクションワードの第2のフィールド12と、ア
ドレシングされたメモリセルのメモリ内容の相応の読み
出しにより行われる。デコーダ部分7または8のどちら
が復号に利用されるかは、それぞれの圧縮16ビットプ
ログラムインストラクションワード(図2参照)の第1
のフィールド11によって定められる。どのプログラム
インストラクションカテゴリーがどのデコーダ部分に所
属するかは先験的に設定される。従って、シグナルプロ
セッサの動作中にデコーダ部分7またはデコーダ部分8
に相応に割り当てることができる。
部分7とは反対に、アプリケーション専用プログラムイ
ンストラクションワード(ASI、Application Specif
ic Instructionsとも称する)のデコードに用いる。適
用事例に応じて、メモリ8を新たなデコードデータで上
書きすることができる。これは復号機能を変更するため
である。これとは反対に、固定配線デコーダ部分7によ
り実行可能な復号機能の変更は行うことができない。従
ってデコーダ部分7によりプログラムインストラクショ
ンに所属する復号機能が実現される。このプログラムイ
ンストラクションは多数の異なる適用事例に対して設け
られており、従ってアプリケーション専用のものではな
い。
含むプログラムインストラクションワードによって最大
で216の異なるプログラムインストラクションが実現
される。Nのプログラムインストラクションがデコーダ
部分8により変換されると仮定すれば、デコーダ部分7
は216−N標準プログラムインストラクションの変換
に使用される。Nに対する典型的な領域は64≦N≦5
12により与えられる。しかしNは考慮の対象となるシ
グナルプロセッサの使用領域に大きく依存する。
定の適用に向けられたプログラムインストラクションを
実現することができるから、このようにして可能な効率
的な並列信号処理に基づき、シグナルプロセッサの比較
的に高い処理速度ないしデータスループットを達成する
ことができる。このことは同時に電流消費の減少とも結
び付いている。使用される標準演算(算術演算、シグナ
ルプロセッサのデータバスを介したデータ伝送、分岐演
算等)は任意の仕方でパラレルプログラムインストラク
ションにまとめられ、各プログラムインストラクション
によって、これによりまとめられた標準演算が並列処理
される。とりわけ移動無線領域でのデジタル信号処理
(音声処理、チャネルコーディング/デコーディング、
イコライザ関数)の場合は、このようなシグナルプロセ
ッサを使用するのが、変換すべきアルゴリズムが非常に
複雑で特殊であるため有利であり、このアルゴリズムに
本発明のシグナルプロセッサは上に述べたように固有の
プログラムインストラクションセットによって適合する
ことができる。このようなシグナルプロセッサを移動無
線基地局または移動無線機で使用することは、例えばD
E−A4344157に記載されている。
される圧縮16ビットプログラムインストラクションワ
ードの第1のフィールド11に基づいて、どちらのデコ
ーダ部分7または8が復号を実行するか検出する。機能
ユニット9はこの評価に基づいて、1ビット制御信号を
マルチプレクサ10の制御のために発生する。機能ユニ
ット9から送出された制御信号が2つの可能な制御状態
のうちのどちらであるかに応じて、マルチプレクサ10
はデコーダ部分7の100の出力側またはデコーダ部分
8の100の出力側をレジスタ6の100の入力側に接
続する。これは、それぞれ解凍されたプログラムインス
トラクションワードをレジスタ6に、後で信号処理のた
めの制御信号として使用するため、中間記憶するためで
ある。
グナルプロセッサの比較的に高いフレキシビリティが保
証される。理論的には可能な2100プログラムインス
トラクションの量が216プログラムインストラクショ
ンに変換される。この変換されたプログラムインストラ
クション(N)の部分はそれぞれのユーザーによって定
義可能であり、ユーザーは従ってシグナルプロセッサを
非常に特殊な適用分野に適合することができる。フレキ
シビリティが特に高いことは次のようにして保証され
る。すなわち、シグナルプロセッサを使用する機器の動
作中でも、デコーダ5により検出されたプログラムイン
ストラクションの変形が可能であるようにして保証され
る。そのためにメモリとして構成されたデコーダ部分8
は簡単に新たな復号データによって上書きされる。
号処理のために他の機器でも使用することができる。例
えばデジタル放送に対する放送機器、ISDN端末機お
よびDECT装置(図示せず)である。
る。
ドの構造を示す概略図である。
Claims (10)
- 【請求項1】 圧縮されたプログラムインストラクショ
ンワード(11,12)を記憶するためのプログラムメ
モリ(3)と、圧縮されたプログラムインストラクショ
ンワードをデコードするためのデコーダ(5)とを有す
るシグナルプロセッサであって、前記プログラムインス
トラクションワードはデコードされた形態で、シグナル
プロセッサの機能制御に使用される形式のものにおい
て、 デコーダの復号機能が部分的に固定されており、部分的
にプログラム可能である、ことを特徴とするシグナルプ
ロセッサ。 - 【請求項2】 シグナルプロセッサのメモリ(8)のメ
モリセルのアドレシングが、デコーダ(5)のプログラ
ム可能復号機能の実行のために行われ、 前記メモリセルにはデコードされたプログラムインスト
ラクションワードがファイルされる、請求項1記載のシ
グナルプロセッサ。 - 【請求項3】 メモリ(8)はRAMとして構成されて
いる、請求項2記載のシグナルプロセッサ。 - 【請求項4】 メモリ(8)はROMとして構成されて
いる、請求項2記載のシグナルプロセッサ。 - 【請求項5】 プログラムメモリ(3)から送出された
圧縮プログラムインストラクションワードは、第1の数
のビット(11)と第2の数のビット(12)を含んで
おり、 前記圧縮プログラムインストラクションワードのデコー
ドのために、デコーダ(5)のプログラム可能復号機能
が設けられており、 前記第1の数のビットはプログラムインストラクション
カテゴリーを検出するためのものであり、 前記第2の数のビットはメモリ(8)のメモリセルのア
ドレスを検出するためのものである、請求項2から4ま
でのいずれか1項記載のシグナルプロセッサ。 - 【請求項6】 デジタル信号処理を行うために、請求項
1から5までのいずれか1項記載のシグナルプロセッサ
を有する移動無線機器。 - 【請求項7】 デジタル信号処理を行うために、請求項
1から5までのいずれか1項記載のシグナルプロセッサ
を有する移動無線基地局。 - 【請求項8】 デジタル信号処理を行うために、請求項
1から5までのいずれか1項記載のシグナルプロセッサ
を有するデジタル放送のための放送機器。 - 【請求項9】 デジタル信号処理を行うために、請求項
1から5までのいずれか1項記載のシグナルプロセッサ
を有するISDN端末機。 - 【請求項10】 デジタル信号処理を行うために、請求
項1から5までのいずれか1項記載のシグナルプロセッ
サを有するDECT装置。
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