JPH1013375A - クロック供給方式 - Google Patents
クロック供給方式Info
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- JPH1013375A JPH1013375A JP8162161A JP16216196A JPH1013375A JP H1013375 A JPH1013375 A JP H1013375A JP 8162161 A JP8162161 A JP 8162161A JP 16216196 A JP16216196 A JP 16216196A JP H1013375 A JPH1013375 A JP H1013375A
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- speed interface
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【課題】 高速インタフェース部と低速インタフェース
部が物理的に収容筺体が分かれる多重伝送装置におい
て、低速インタフェースへのクロック供給を簡素化する
ことである。 【解決手段】 低速インタフェース部１は高速インタフ
ェース部２から出力される信号１１に併走してくるクロ
ックとフレームパルス１６を分岐して位相調整回路６を
通してクロック乗せかえ回路５で、クロックの乗せかえ
を行う。位相調整回路６では、回線設定回路７に入力位
相が信号１３の位相と信号１２が一致するように設計の
結果として、遅延した位相分を評価時に設定する。
部が物理的に収容筺体が分かれる多重伝送装置におい
て、低速インタフェースへのクロック供給を簡素化する
ことである。 【解決手段】 低速インタフェース部１は高速インタフ
ェース部２から出力される信号１１に併走してくるクロ
ックとフレームパルス１６を分岐して位相調整回路６を
通してクロック乗せかえ回路５で、クロックの乗せかえ
を行う。位相調整回路６では、回線設定回路７に入力位
相が信号１３の位相と信号１２が一致するように設計の
結果として、遅延した位相分を評価時に設定する。
Description
【０００１】
【発明の属する技術分野】本発明はクロック供給方式に
関し、特に多重伝送装置のクロック供給方式に関するも
のである。
関し、特に多重伝送装置のクロック供給方式に関するも
のである。
【０００２】
【従来の技術】図４に従来のクロック供給方式を示す。
装置内のクロックはクロック供給回路３より発生され
る。クロック分配回路１８，１９は、それぞれ低速イン
タフェース部及び、高速インタフェース部にクロック信
号を分配する。高速インタフェース部２内は、インタフ
ェース回路１０、多重分離回路９、クロック乗せかえ回
路８で構成されさらに回線設定回路を有する。また低速
インタフェース部は複数ありインタフェース回路４でク
ロック乗せかえ回路５を有する。
装置内のクロックはクロック供給回路３より発生され
る。クロック分配回路１８，１９は、それぞれ低速イン
タフェース部及び、高速インタフェース部にクロック信
号を分配する。高速インタフェース部２内は、インタフ
ェース回路１０、多重分離回路９、クロック乗せかえ回
路８で構成されさらに回線設定回路を有する。また低速
インタフェース部は複数ありインタフェース回路４でク
ロック乗せかえ回路５を有する。
【０００３】次に動作を説明する。クロック供給回路か
ら出力されたクロック信号は、クロック分配回路１８，
１９を介して低速インタフェース部１のクロック乗せか
え回路５、及び高速インタフェース部２のクロック乗せ
かえ回路８に入力される。このクロック乗せかえ回路
５，８にて伝送路信号は、装置内のクロックに乗せかえ
られて、回線設定回路を介して、多重分離回路あるいは
低速インタフェース回路に入力される。
ら出力されたクロック信号は、クロック分配回路１８，
１９を介して低速インタフェース部１のクロック乗せか
え回路５、及び高速インタフェース部２のクロック乗せ
かえ回路８に入力される。このクロック乗せかえ回路
５，８にて伝送路信号は、装置内のクロックに乗せかえ
られて、回線設定回路を介して、多重分離回路あるいは
低速インタフェース回路に入力される。
【０００４】
【発明が解決しようとする課題】上記した従来の技術で
は、クロック分配回路を高速インタフェース部及び低速
インタフェース部に対して有しているため、物理的、回
路的、消費電力的に大規模になるという問題が生ずる。
は、クロック分配回路を高速インタフェース部及び低速
インタフェース部に対して有しているため、物理的、回
路的、消費電力的に大規模になるという問題が生ずる。
【０００５】又、回線設定回路にて入力フレーム位相を
合せる必要があるため、クロック分配回路から回線設定
回路までの位相遅延が高速インタフェース部と低速イン
タフェース部で同一に設計する必要が生ずるので、回線
設定回路上で位相を合せることが設定上容易でなく、開
発上の危険を伴うという問題が生ずる。
合せる必要があるため、クロック分配回路から回線設定
回路までの位相遅延が高速インタフェース部と低速イン
タフェース部で同一に設計する必要が生ずるので、回線
設定回路上で位相を合せることが設定上容易でなく、開
発上の危険を伴うという問題が生ずる。
【０００６】本発明の課題は回路規模の小さいクロック
供給方式を提供することである。
供給方式を提供することである。
【０００７】又、本発明の他の課題は設計の容易性のあ
るクロック供給方式を提供することである。
るクロック供給方式を提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、高速イ
ンタフェース部と低速インタフェース部で物理的に収容
筺体が分かれる多重伝送装置において、高速インタフェ
ース部から出力されたクロック信号を使用して、低速イ
ンタフェース部を動作させることを特徴とするクロック
供給方式が得られる。
ンタフェース部と低速インタフェース部で物理的に収容
筺体が分かれる多重伝送装置において、高速インタフェ
ース部から出力されたクロック信号を使用して、低速イ
ンタフェース部を動作させることを特徴とするクロック
供給方式が得られる。
【０００９】さらに、本発明によれば、前記高速インタ
フェース部は、高速信号をインタフェースする高速イン
タフェース回路と、低速信号／高速信号を多重分離する
多重分離回路と、伝送路信号を装置内のクロック、フレ
ームパルス上に乗せかえるクロック乗せかえ回路、前記
高速信号及び前記低速信号上に乗せられている信号の回
線設定を行う回線設定回路を具備して構成されているこ
とを特徴とするクロック供給方式が得られる。
フェース部は、高速信号をインタフェースする高速イン
タフェース回路と、低速信号／高速信号を多重分離する
多重分離回路と、伝送路信号を装置内のクロック、フレ
ームパルス上に乗せかえるクロック乗せかえ回路、前記
高速信号及び前記低速信号上に乗せられている信号の回
線設定を行う回線設定回路を具備して構成されているこ
とを特徴とするクロック供給方式が得られる。
【００１０】さらに、本発明によれば、前記低速インタ
フェース部は複数存在し、前記各低速インタフェース部
は、低速インタフェース回路とクロック乗せかえ回路、
前記回線設定回路にて、前記高速インタフェース部から
の信号位相と、前記低速インタフェース部からの信号位
相を合わせるための位相調整回路を具備して構成されて
いることを特徴とするクロック供給方式が得られる。
フェース部は複数存在し、前記各低速インタフェース部
は、低速インタフェース回路とクロック乗せかえ回路、
前記回線設定回路にて、前記高速インタフェース部から
の信号位相と、前記低速インタフェース部からの信号位
相を合わせるための位相調整回路を具備して構成されて
いることを特徴とするクロック供給方式が得られる。
【００１１】さらに、本発明によれば、前記高速インタ
フェース部内の前記クロック乗せかえ回路にはクロック
の発生源としてのクロック供給回路３が接続されている
ことを特徴とするクロック供給方式が得られる。
フェース部内の前記クロック乗せかえ回路にはクロック
の発生源としてのクロック供給回路３が接続されている
ことを特徴とするクロック供給方式が得られる。
【００１２】
【作用】高速インタフェース部から出力される信号と併
走するクロックとフレームパルスを用いて低速インタフ
ェース部を動作させるため、複数ある低速インタフェー
ス部にクロックの供給を行う必要がない。
走するクロックとフレームパルスを用いて低速インタフ
ェース部を動作させるため、複数ある低速インタフェー
ス部にクロックの供給を行う必要がない。
【００１３】また、位相調整回路を有していることで、
低速インタフェースの出力位相を高速インタフェース部
の出力位相と合せることが設計後（評価時）にできるた
め、設計時に回路遅延等を考慮に入れる必要がない。
低速インタフェースの出力位相を高速インタフェース部
の出力位相と合せることが設計後（評価時）にできるた
め、設計時に回路遅延等を考慮に入れる必要がない。
【００１４】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。図１に示すように、高
速インタフェース部２には、高速信号１５をインタフェ
ースする高速インタフェース回路と、低速信号／高速信
号を多重分離する多重分離回路９と、伝送路信号を装置
内のクロック、フレームパルス上に乗せかえるクロック
乗せかえ回路８とを含み、さらに高速信号及び低速信号
上に乗せられている信号の回線設定回路７を有してい
る。
図面を参照して詳細に説明する。図１に示すように、高
速インタフェース部２には、高速信号１５をインタフェ
ースする高速インタフェース回路と、低速信号／高速信
号を多重分離する多重分離回路９と、伝送路信号を装置
内のクロック、フレームパルス上に乗せかえるクロック
乗せかえ回路８とを含み、さらに高速信号及び低速信号
上に乗せられている信号の回線設定回路７を有してい
る。
【００１５】さらに、低速インタフェース部１は複数存
在し、その内部構成は、高速インタフェース部同様にイ
ンタフェース回路４とクロック乗せかえ回路５を有しさ
らに高速インタフェースから入力される信号１１に併走
されるクロック及びフレームパルス１６の位相を調整す
る位相調整回路６を含む。
在し、その内部構成は、高速インタフェース部同様にイ
ンタフェース回路４とクロック乗せかえ回路５を有しさ
らに高速インタフェースから入力される信号１１に併走
されるクロック及びフレームパルス１６の位相を調整す
る位相調整回路６を含む。
【００１６】また、装置内のクロックの発生源としてク
ロック供給回路３を装置内に有する。
ロック供給回路３を装置内に有する。
【００１７】次に本発明の実施の形態の動作について図
１及び図２を参照して説明する。高速信号１５はインタ
フェース回路１０を通り、多重分離９にて分離されてク
ロック乗せかえ回路８にて、クロック供給回路３にて発
生した装置内クロックに乗せかえられる。また低速信号
１４はインタフェース回路４を通りクロック乗せかえ回
路５によって装置内のクロックに乗せかえられる。
１及び図２を参照して説明する。高速信号１５はインタ
フェース回路１０を通り、多重分離９にて分離されてク
ロック乗せかえ回路８にて、クロック供給回路３にて発
生した装置内クロックに乗せかえられる。また低速信号
１４はインタフェース回路４を通りクロック乗せかえ回
路５によって装置内のクロックに乗せかえられる。
【００１８】これらの装置内クロックに乗せかえられた
信号は回線設定回路に入力され回線設定された後、高速
インタフェース部、低速インタフェース部に出力され
る。高速インタフェース部に出力された信号は多重分離
回路９にて多重されインタフェース回路１０を通して装
置外部へ出力される。低速インタフェース部に出力され
た信号はインタフェース回路４を通して装置外部へ出力
される。
信号は回線設定回路に入力され回線設定された後、高速
インタフェース部、低速インタフェース部に出力され
る。高速インタフェース部に出力された信号は多重分離
回路９にて多重されインタフェース回路１０を通して装
置外部へ出力される。低速インタフェース部に出力され
た信号はインタフェース回路４を通して装置外部へ出力
される。
【００１９】また低速インタフェース部では、高速イン
タフェース部にある回線設定回路７より出力された信号
１１に併走しているクロックとフレームパルスを分岐１
６して、位相調整回路６に入力する。この位相調整回路
６はフレームの一周期分の位相を図２のように調整でき
る。こうすることで回線設定回路７上の高速信号インタ
フェース部からの信号位相１３といかに位相がずれてい
ても一周期分の調整範囲をもっているため、信号１２は
信号１３と同一位相に設定することが可能である。この
位相の設定は、設計後の評価時に決定される。
タフェース部にある回線設定回路７より出力された信号
１１に併走しているクロックとフレームパルスを分岐１
６して、位相調整回路６に入力する。この位相調整回路
６はフレームの一周期分の位相を図２のように調整でき
る。こうすることで回線設定回路７上の高速信号インタ
フェース部からの信号位相１３といかに位相がずれてい
ても一周期分の調整範囲をもっているため、信号１２は
信号１３と同一位相に設定することが可能である。この
位相の設定は、設計後の評価時に決定される。
【００２０】次に本発明の第２の実施の形態について図
面を参照して説明する。図３に示すように本実施の形態
は図１に示された回線設定回路７が無い場合の構成とな
る。
面を参照して説明する。図３に示すように本実施の形態
は図１に示された回線設定回路７が無い場合の構成とな
る。
【００２１】低速インタフェース部１では高速インタフ
ェース部２のクロック乗せかえ、回路８から出力された
信号１１に併走するクロック、フレームパルス１６を位
相調整回路６を介して伝送路信号を装置内クロックに乗
せかえ回路５で乗せかえる。乗せかえられた信号１２は
多重分離回路９に入力される。多重分離回路では、複数
ある各低速インタフェースからの信号位相が全て一致し
ていなければ多重ができなく、複数ある低速インタフェ
ース部の回路が同一でない場合、多重分離回路に入力さ
れる位相は全て一致するとは限らなくなる。これを位相
調整回路６にて調整して、位相を一致させることが可能
である。
ェース部２のクロック乗せかえ、回路８から出力された
信号１１に併走するクロック、フレームパルス１６を位
相調整回路６を介して伝送路信号を装置内クロックに乗
せかえ回路５で乗せかえる。乗せかえられた信号１２は
多重分離回路９に入力される。多重分離回路では、複数
ある各低速インタフェースからの信号位相が全て一致し
ていなければ多重ができなく、複数ある低速インタフェ
ース部の回路が同一でない場合、多重分離回路に入力さ
れる位相は全て一致するとは限らなくなる。これを位相
調整回路６にて調整して、位相を一致させることが可能
である。
【００２２】
【発明の効果】本発明によれば、高速インタフェース部
から出力された信号に併走するクロックとフレームパル
スで低速インタフェース部を動作させているため、低速
インタフェース部へのクロック供給方法を簡素化でき、
物理的規模消費電力等を削減できる。
から出力された信号に併走するクロックとフレームパル
スで低速インタフェース部を動作させているため、低速
インタフェース部へのクロック供給方法を簡素化でき、
物理的規模消費電力等を削減できる。
【００２３】又、本発明によれば、低速インタフェース
部に位相調整回路を有しているため、設計後に、結果的
に発生した遅延を調整設定することができるので、設計
時に信号の遅延を考慮して設計を行う必要がない。これ
により設計ミスのリスクを低減できるようになる。
部に位相調整回路を有しているため、設計後に、結果的
に発生した遅延を調整設定することができるので、設計
時に信号の遅延を考慮して設計を行う必要がない。これ
により設計ミスのリスクを低減できるようになる。
【図１】本発明のクロック供給方式の一実施の形態を示
すブロック図である。
すブロック図である。
【図２】図１のタイムチャート図である。
【図３】本発明の他の実施の形態を示すブロック図であ
る。
る。
【図４】従来のクロック供給方式を示すブロック図であ
る。
る。
１ 低速インタフェース部 ２ 高速インタフェース部 ３ クロック供給回路 ４，１０ インタフェース回路 ５，８ クロック乗せかえ回路 ９ 多重分離回路 ６ 位相調整回路 ７ 回線設定回路 １９，１８ クロック分配回路
Claims (4)
- 【請求項１】 高速インタフェース部と低速インタフェ
ース部で物理的に収容筺体が分かれる多重伝送装置にお
いて、高速インタフェース部から出力されたクロック信
号を使用して、低速インタフェース部を動作させること
を特徴とするクロック供給方式。 - 【請求項２】 前記高速インタフェース部は、高速信号
をインタフェースする高速インタフェース回路と、低速
信号／高速信号を多重分離する多重分離回路と、伝送路
信号を装置内のクロック、フレームパルス上に乗せかえ
るクロック乗せかえ回路、前記高速信号及び前記低速信
号上に乗せられている信号の回線設定を行う回線設定回
路を具備して構成されていることを特徴とする請求項１
記載のクロック供給方式。 - 【請求項３】 前記低速インタフェース部は複数存在
し、前記各低速インタフェース部は、低速インタフェー
ス回路とクロック乗せかえ回路、前記回線設定回路に
て、前記高速インタフェース部からの信号位相と、前記
低速インタフェース部からの信号位相を合わせるための
位相調整回路を具備して構成されていることを特徴とす
る請求項１又は２記載のクロック供給方式。 - 【請求項４】 前記高速インタフェース部内の前記クロ
ック乗せかえ回路にはクロックの発生源としてのクロッ
ク供給回路３が接続されていることを特徴とする請求項
１乃至３記載のいずれか一つに記載のクロック供給方
式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08162161A JP3125682B2 (ja) | 1996-06-21 | 1996-06-21 | クロック供給方式及びクロック供給システム |
| US08/879,269 US6128312A (en) | 1996-06-21 | 1997-06-20 | Clock supply system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08162161A JP3125682B2 (ja) | 1996-06-21 | 1996-06-21 | クロック供給方式及びクロック供給システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1013375A true JPH1013375A (ja) | 1998-01-16 |
| JP3125682B2 JP3125682B2 (ja) | 2001-01-22 |
Family
ID=15749195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08162161A Expired - Fee Related JP3125682B2 (ja) | 1996-06-21 | 1996-06-21 | クロック供給方式及びクロック供給システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6128312A (ja) |
| JP (1) | JP3125682B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009048624A (ja) * | 2007-08-21 | 2009-03-05 | Asm Japan Kk | 半導体処理装置の制御方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459393B1 (en) * | 1998-05-08 | 2002-10-01 | International Business Machines Corporation | Apparatus and method for optimized self-synchronizing serializer/deserializer/framer |
| JP4977067B2 (ja) | 2007-08-21 | 2012-07-18 | 本田技研工業株式会社 | 自動車の後部車体構造 |
| US7945345B2 (en) * | 2008-08-06 | 2011-05-17 | Asm Japan K.K. | Semiconductor manufacturing apparatus |
| JP6047797B1 (ja) | 2016-02-29 | 2016-12-21 | 株式会社エポック社 | 装飾ビーズ玩具及びビーズ玩具セット |
| US10277384B2 (en) * | 2017-04-04 | 2019-04-30 | Cisco Technology, Inc. | Intermediate distribution frame for distributed radio heads |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4187402A (en) * | 1977-06-06 | 1980-02-05 | Aiphone Co., Ltd. | Method of controlling channel assignment in a time division multiplexing network |
| NL8501737A (nl) * | 1985-06-17 | 1987-01-16 | At & T & Philips Telecomm | Hogere orde digitaal transmissiesysteem voorzien van een multiplexer en een demultiplexer. |
| JPS62276935A (ja) * | 1986-01-07 | 1987-12-01 | Fujitsu Ltd | 多重化装置 |
| JP2564375B2 (ja) * | 1988-09-28 | 1996-12-18 | 株式会社日立製作所 | 分岐挿入型多重変換装置 |
| GB2234371A (en) * | 1989-07-07 | 1991-01-30 | Inmos Ltd | Clock generation |
| JP3071976B2 (ja) * | 1993-03-29 | 2000-07-31 | 株式会社日立製作所 | 通信システムのバス型クロック供給方式 |
| JPH0767098B2 (ja) * | 1993-04-14 | 1995-07-19 | 日本電気株式会社 | 多重化回路 |
| FR2708817B1 (fr) * | 1993-07-30 | 1995-09-08 | Boyer Pierre | Systèmes d'allocation d'intervalle de temps et multiplexeurs pourvus d'un de ces systèmes d'allocation d'intervalle de temps. |
| JP2872012B2 (ja) * | 1993-09-28 | 1999-03-17 | 日本電気株式会社 | チャンネル選択方式及びデータ受信装置 |
| SE503703C2 (sv) * | 1993-10-12 | 1996-08-05 | Ericsson Telefon Ab L M | Multiplexerande/demultiplexerande enhet |
| JP3348265B2 (ja) * | 1995-03-27 | 2002-11-20 | 富士通株式会社 | 架間転送制御方式 |
| US5724361A (en) * | 1996-03-12 | 1998-03-03 | Lsi Logic Corporation | High performance n:1 multiplexer with overlap control of multi-phase clocks |
-
1996
- 1996-06-21 JP JP08162161A patent/JP3125682B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-20 US US08/879,269 patent/US6128312A/en not_active Expired - Fee Related
Cited By (1)
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| JP2009048624A (ja) * | 2007-08-21 | 2009-03-05 | Asm Japan Kk | 半導体処理装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6128312A (en) | 2000-10-03 |
| JP3125682B2 (ja) | 2001-01-22 |
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