JP2007251598A - 同期シリアルシステム - Google Patents

Abstract

【課題】 機器の小型化、及び、コストダウンを行うことができる同期シリアルシステムを提供する。
【解決手段】 一次局１は、クロックＩＣ４４の出力を通信用マスタＩＣ４２の動作クロックＣ１として使用するとともに、シリアルクロックＳＣ１、ＳＣ２、ＳＣｎを生成して二次局２１、２２、２ｎに常に出力し、出力クロック選択回路４６の出力をマスタＣＰＵ４１の動作クロックＣ２として使用し、二次局２１、２２、２ｎは、シリアルクロックＳＣ１、ＳＣ２、ＳＣｎを通信用スレーブＩＣ１０２の動作クロックとして使用するとともに、出力クロック選択回路１０５の出力をスレーブＣＰＵ１０１の動作クロックＣ４として使用する。
【選択図】 図２

Description

本発明は一次局と複数の二次局との間で、所定のフレームフォーマットを用いて一定周期の通信を行う同期シリアルシステムに関する。

従来の同期シリアルシステムでは、一次局と複数の二次局間でのデータの授受を行うため、一次局が二次局に対して該当するスレーブの選択信号をアクティブとし、送受信データの同期のためのシリアルクロックを与えると共に、シリアルクロックに同期した送信データを各二次局に出力し、また、各二次局からシリアルクロックに同期して出力される受信データの処理を行っていた（例えば、特許文献１参照）。
図５は従来の同期シリアルシステムの構成を示すブロック図である。
図５において、２００は同期シリアルシステムの一次局、２１１、２１２、２１ｎは二次局であり、一次局２００と二次局２１１、２１２、２１ｎ間はスレーブの選択信号Ｓ１、Ｓ２、Ｓｎ、シリアルクロックＳＣ、送信データＳＤ、及び、受信データＲＤで接続されている。一次局２００が出力する送信データＳＤはシリアルクロックＳＣに同期して出力される。また、受信データＲＤについても、選択信号Ｓ１、Ｓ２、Ｓｎにて選択された二次局２１１、２１２、２１ｎがシリアルクロックＳＣに同期して出力する。
図６に従来の同期シリアルシステムの動作を示すタイミングチャートを示す。一次局２００は二次局２１１、２１２、２１ｎとデータの送受信を行う場合には、該当する選択信号Ｓ１、Ｓ２、Ｓｎをアクティブとし、シリアルクロックＳＣの出力を開始すると共に、シリアルクロックＳＣに同期した送信データＳＤを出力する。また、選択信号Ｓ１、Ｓ２、Ｓｎにて選択された二次局は一次局２００に対してシリアルクロックＳＣに同期して受信データＲＤを出力する。
このように、従来の同期シリアルシステムは、データの送受信を行う場合に該当するスレーブの選択信号をアクティブとしシリアルクロックを出力することでデータの送受信を行うのである。
特開２０００−１０９１７号公報（第３−４頁、図５，図６）

従来の同期シリアルシステムでは、データの送受信を行うときのみ一次局より二次局に対してシリアルクロックの出力を行い、データの送受信を行わないときにはシリアルクロックを停止している。一般的に一次局、二次局が同期シリアルで送受信を行ったデータの処理を行うためには、自局を動作させるための動作クロックを供給する必要がある。そのため、クロック供給用のＩＣが必要となり機器の小型化の妨げになり、また、コストアップにつながるという問題があった。
本発明はこのような問題点に鑑みてなされたものであり、機器の小型化、及び、コストダウンを行うことができる同期シリアルシステムを提供することを目的とする。

上記問題を解決するため、本発明は、次のように構成したのである。
請求項１記載の発明は、同期シリアル通信を制御するマスタＣＰＵと、複数の二次局と通信路で接続されている複数の第１ＳＩＯ制御回路を有する通信用マスタＩＣと、クロックを供給するクロックＩＣとを備える一次局と、前記一次局より受信したデータを処理するスレーブＣＰＵと、前記一次局と通信路で接続されている第２ＳＩＯ制御回路を有する通信用スレーブＩＣとを備える複数の二次局とが複数の通信路で接続され、前記一次局が前記複数の二次局にシリアルクロックと該シリアルクロックに同期した送信データを出力し、前記複数の二次局が前記一次局に前記シリアルクロックに同期して受信データを出力する同期シリアルシステムにおいて、前記通信用マスタＩＣは、クロックを分周する第１クロック分周回路と、該第１クロック分周回路が生成した分周出力を選択する第１出力クロック選択回路を備え、前記一次局は、前記クロックＩＣの出力を前記通信用マスタＩＣの動作クロックとして使用するとともに、該通信用マスタＩＣの動作クロックを基に前記シリアルクロックを生成して前記二次局に常に出力し、前記第１出力クロック選択回路の出力を前記マスタＣＰＵの動作クロックとして使用し、前記通信用スレーブＩＣは、前記一次局が出力した前記シリアルクロックを分周する第２クロック分周回路と、該第２クロック分周回路が生成した分周出力を選択する第２出力クロック選択回路を備え、前記二次局は、前記シリアルクロックを前記通信用スレーブＩＣの動作クロックとして使用するとともに、前記第２出力クロック選択回路の出力を前記スレーブＣＰＵの動作クロックとして使用することを特徴とするものである。

また、請求項２に記載の発明は、同期シリアル通信を制御するマスタＣＰＵと、複数の二次局と通信路で接続されている複数の第１ＳＩＯ制御回路を有する通信用マスタＩＣと、クロックを供給するクロックＩＣとを備える一次局と、前記一次局より受信したデータを処理するスレーブＣＰＵと、前記一次局と通信路で接続されている第２ＳＩＯ制御回路を有する通信用スレーブＩＣとを備える複数の二次局とが複数の通信路で接続され、前記一次局が前記複数の二次局にシリアルクロックと該シリアルクロックに同期した送信データを出力し、前記複数の二次局が前記一次局に前記シリアルクロックに同期して受信データを出力する同期シリアルシステムにおいて、前記一次局は、前記クロックＩＣの出力を前記マスタＣＰＵの動作クロックとして使用し、前記マスタＣＰＵが生成したクロックを前記通信用マスタＩＣの動作クロックとして使用するとともに、該通信用マスタＩＣの動作クロックを基に前記シリアルクロックを生成して前記二次局に常に出力し、前記通信用スレーブＩＣは、前記一次局が出力した前記シリアルクロックを分周するクロック分周回路と、該クロック分周回路が生成した分周出力を選択する出力クロック選択回路を備え、前記二次局は、前記シリアルクロックを前記通信用スレーブＩＣの動作クロックとして使用するとともに、前記出力クロック選択回路の出力を前記スレーブＣＰＵの動作クロックとして使用することを特徴とするものである。

また、請求項３に記載の発明は、同期シリアル通信を制御するマスタＣＰＵと、複数の二次局と通信路で接続されている複数の第１ＳＩＯ制御回路を有する通信用マスタＩＣと、クロックを供給するクロックＩＣとを備える一次局と、前記一次局と通信路で接続されている第２ＳＩＯ制御回路を有する通信用スレーブＩＣとを備える複数の二次局とが複数の通信路で接続され、前記一次局が前記複数の二次局にシリアルクロックと該シリアルクロックに同期した送信データを出力し、前記複数の二次局が前記一次局に前記シリアルクロックに同期して受信データを出力する同期シリアルシステムにおいて、前記通信用マスタＩＣは、クロックを分周する第１クロック分周回路と、該第１クロック分周回路が生成した分周出力を選択する第１出力クロック選択回路を備え、前記一次局は、前記クロックＩＣの出力を前記通信用マスタＩＣの動作クロックとして使用するとともに、該通信用マスタＩＣの動作クロックを基に前記シリアルクロックを生成して前記二次局に常に出力し、前記第１出力クロック選択回路の出力を前記マスタＣＰＵの動作クロックとして使用し、前記通信用スレーブＩＣは、前記一次局が出力した前記シリアルクロックを分周する第２クロック分周回路と、該第２クロック分周回路が生成した分周出力を選択する第２出力クロック選択回路と、前記一次局から受信したデータを処理する制御回路とを備え、前記二次局は、前記シリアルクロックを前記通信用スレーブＩＣの動作クロックとして使用するとともに、前記第２出力クロック選択回路の出力を前記制御回路の動作クロックとして使用することを特徴とするものである。

また、請求項４に記載の発明は、同期シリアル通信を制御するマスタＣＰＵと、複数の二次局と通信路で接続されている複数の第１ＳＩＯ制御回路を有する通信用マスタＩＣと、クロックを供給するクロックＩＣとを備える一次局と、前記一次局と通信路で接続されている第２ＳＩＯ制御回路を有する通信用スレーブＩＣとを備える複数の二次局とが複数の通信路で接続され、前記一次局が前記複数の二次局にシリアルクロックと該シリアルクロックに同期した送信データを出力し、前記複数の二次局が前記一次局に前記シリアルクロックに同期して受信データを出力する同期シリアルシステムにおいて、前記一次局は、前記クロックＩＣの出力を前記マスタＣＰＵの動作クロックとして使用し、前記マスタＣＰＵが生成したクロックを前記通信用マスタＩＣの動作クロックとして使用するとともに、該通信用マスタＩＣの動作クロックを基に前記シリアルクロックを生成して前記二次局に常に出力し、前記通信用スレーブＩＣは、前記一次局が出力した前記シリアルクロックを分周するクロック分周回路と、該クロック分周回路が生成した分周出力を選択する出力クロック選択回路と、前記一次局から受信したデータを処理する制御回路とを備え、前記二次局は、前記シリアルクロックを前記通信用スレーブＩＣの動作クロックとして使用するとともに、前記出力クロック選択回路の出力を前記制御回路の動作クロックとして使用することを特徴とするものである。

請求項１に記載の発明によると、通信用マスタＩＣに、クロックを分周する第１クロック分周回路と、第１クロック分周回路が生成した分周出力を選択する第１出力クロック選択回路を備え、一次局は、クロックＩＣの出力を通信用マスタＩＣの動作クロックとして使用するとともに、通信用マスタＩＣの動作クロックを基にシリアルクロックを生成して二次局に常に出力し、第１出力クロック選択回路の出力をマスタＣＰＵの動作クロックとして使用し、通信用スレーブＩＣは、前記一次局が出力したシリアルクロックを分周する第２クロック分周回路と、第２クロック分周回路が生成した分周出力を選択する第２出力クロック選択回路を備え、二次局は、シリアルクロックを通信用スレーブＩＣの動作クロックとして使用するとともに、第２出力クロック選択回路の出力をスレーブＣＰＵの動作クロックとして使用するので、通信用マスタＩＣの動作用のクロックＩＣだけでシステムを動作させることができるため、従来は各局に必要であったクロックＩＣを削減することが可能となり、同期シリアルシステムの機器の小型化、及び、コストダウンを行うことができる。
請求項２に記載の発明によると、一次局は、クロックＩＣの出力をマスタＣＰＵの動作クロックとして使用し、マスタＣＰＵが生成したクロックを通信用マスタＩＣの動作クロックとして使用するとともに、通信用マスタＩＣの動作クロックを基にシリアルクロックを生成して二次局に常に出力し、通信用スレーブＩＣは、一次局が出力したシリアルクロックを分周するクロック分周回路と、クロック分周回路が生成したクロック分周出力を選択する出力クロック選択回路を備え、二次局は、シリアルクロックを通信用スレーブＩＣの動作クロックとして使用するとともに、出力クロック選択回路の出力をスレーブＣＰＵの動作クロックとして使用するので、マスタＣＰＵの動作用のクロックＩＣだけでシステムを動作させることができるため、従来は各局に必要であったクロックＩＣを削減することが可能となり、同期シリアルシステムの機器の小型化、及び、コストダウンを行うことができる。
請求項３、請求項４に記載の発明によると、通信用スレーブＩＣに、一次局が出力したシリアルクロックを分周するクロック分周回路と、クロック分周回路が生成した分周出力を選択する出力クロック選択回路と、一次局から受信したデータを処理する制御回路とを備え、二次局は、シリアルクロックを通信用スレーブＩＣの動作クロックとして使用するとともに、出力クロック選択回路の出力を制御回路の動作クロックとして使用するので、二次局にスレーブＣＰＵが搭載されていない場合にも、一次局より出力されるシリアルクロックにて動作する二次局を構成することができるため、従来は各局に必要であったクロックＩＣを削減することが可能となり、同期シリアルシステムの機器の小型化、及び、コストダウンを行うことができる。

以下、本発明の実施の形態について図を参照して説明する。

図１は、本発明の同期シリアルシステムの構成を示すブロック図である。
図において、１は一次局、２１、２２、２ｎは複数の二次局、３１、３２、３ｎはこれらの局を接続する伝送路であり、この伝送路で送受信するデータとしては、一次局１から出力されるシリアルクロック、シリアルクロックに同期して出力される送信データ、及び、二次局２１、２２、２ｎからシリアルクロックに同期して出力される受信データがある。この構成で、一次局１が二次局２１、２２、２ｎに送信データを出力すると、各二次局が応答として受信データを出力する。

図２は、本発明の第１実施例の一次局と二次局の構成を示すブロック図である。
図２において、一次局１の構成としては、４１が通信を制御するマスタＣＰＵであり、４２がデータの送受信を行う通信用マスタＩＣであり、データバス４３によりマスタＣＰＵ４１と接続されている。通信用マスタＩＣ４２には、シリアルクロックＳＣ１、ＳＣ２、ＳＣｎ、送信データＳＤ１、ＳＤ２、ＳＤｎの生成と出力、及び、受信データＲＤ１、ＲＤ２、ＲＤｎの受信処理を行うＳＩＯ制御回路５１、５２、５ｎがある。また、クロックＩＣ４４から入力される通信用マスタＩＣ４２の動作クロックＣ１を分周してマスタＣＰＵ４１に動作クロックＣ２を供給するクロック分周回路４５、出力クロック選択回路４６がある。

シリアルクロックＳＣ１、ＳＣ２、ＳＣｎは、通信用マスタＩＣ４２の動作クロックＣ１を基に生成され、データの送受信を行っていない場合にも常に出力するようにしている。クロック分周回路４５は、通信用マスタＩＣ４２の動作クロック４５を１／２、１／３、…、１／ｎに分周した分周出力Ｃ３を出力し、出力クロック選択信号ＣＳ１により出力クロック選択回路４６にて分周出力Ｃ３を選択し、マスタＣＰＵ４１の動作クロックＣ２の周波数を切り替えることが可能である。

図２の二次局２１、２２、２ｎの構成としては、１０１が通信を制御するスレーブＣＰＵであり、１０２がデータの送受信を行う通信用スレーブＩＣであり、データバス１０３によりスレーブＣＰＵ１０１と接続されている。
なお、図２に示す二次局２１、２２、２ｎは構成、動作とも同一であるので、以下では二次局２１についてのみ説明する。
通信用スレーブＩＣ１０２には、通信用マスタＩＣ４２よりシリアルクロックＳＣ１に同期して出力された送信データＳＤ１を処理し、また、通信用マスタＩＣ４２に受信データＲＤ１の出力を行うＳＩＯ制御回路１１０がある。また、通信用マスタＩＣ４２から入力されるシリアルクロックＳＣ１を分周してスレーブＣＰＵ１０１の動作クロックＣ４を供給するクロック分周回路１０４、出力クロック選択回路１０５がある。
クロック分周回路１０４は、シリアルクロックＳＣ１を１／２、１／３、…、１／ｎに分周した分周出力Ｃ５を出力し、出力クロック選択信号ＣＳ２により出力クロック選択回路１０５にて分周出力Ｃ５を選択し、スレーブＣＰＵの動作クロックＣ４の周波数を切り替えることが可能である。
本発明が特許文献１と異なる部分は、通信用マスタＩＣ４２に、クロック分周回路４５と出力クロック選択回路４６を備え、一次局１が、クロックＩＣ４４の出力を通信用マスタＩＣ４２の動作クロックＣ１として使用するとともに、これを基にシリアルクロックＳＣ１、ＳＣ２、ＳＣｎを生成し、データの送受信を行わない場合にも常に出力するようにし、出力クロック選択回路４６の出力をマスタＣＰＵ４１の動作クロックＣ２として使用し、シリアルクロックＳＣ１、ＳＣ２、ＳＣｎを二次局２１、２２、２ｎの通信用スレーブＩＣ１０２の動作クロックとして使用し、また、通信用スレーブＩＣ１０２にクロック分周回路１０４と出力クロック選択回路１０５を備えることによりスレーブＣＰＵ１０１にクロックＣ４を供給し、一次局１と二次局２１、２２、２ｎ間でクロック源を共通とすることにより、同期システムを構成するようにした点である。

一次局１の通信用マスタＩＣ４２はクロックＩＣ４４が出力した動作クロックＣ１を基にシリアルクロックＳＣ１を生成するため、二次局２１に出力するシリアルクロックＳＣ１及び、マスタＣＰＵの動作クロックＣ２と位相は同期している。
また、二次局２１の通信用スレーブＩＣ１０２では通信用マスタＩＣ４２が出力したシリアルクロックＳＣ１を基にスレーブＣＰＵ１０１の動作クロックＣ４を生成するため、スレーブＣＰＵ１０１の動作クロックＣ４と一次局１の通信用マスタＩＣ４２の動作クロックＣ１の位相も同期している。
すなわち、図１に示す同期シリアルシステムを構成する各構成要素を通信用マスタＩＣ４２の動作用クロックＩＣ４４だけで動作させることができるため、従来は各局に必要であったクロックＩＣを削減し、機器の小型化、及び、コストダウンを行うことができるのである。

第１実施例の構成では、通信用マスタＩＣの動作クロックはクロックＩＣから入力され、それを分周してマスタＣＰＵのクロックとしたが、通信用マスタＩＣとマスタＣＰＵそれぞれの入力クロックと出力クロックの周波数の値により、通信用マスタＩＣの動作クロックを分周してマスタＣＰＵの動作クロックとするのがふさわしくない場合がある。例えば、通信用マスタＩＣの動作クロックが１０ＭＨｚで、分周出力が５、３．３、２．５ＭＨｚ、マスタＣＰＵの動作クロックが８ＭＨｚで、１０ＭＨｚのクロックが出力可能というような場合では、通信用マスタＩＣの動作クロックの分周出力ではマスタＣＰＵの動作クロックに最適なものが得られない。このような場合、以下に示す第２実施例の構成にすることが好ましい。
図３は本発明の第２実施例の一次局１ａの構成を示すブロック図である。
図２の一次局１と図３で異なる点は、マスタＣＰＵ４１の動作クロックＣ２をクロックＩＣ４４から直接供給するようにし、また、通信用マスタＩＣ４２ａの動作クロックＣ１をマスタＣＰＵ４１で生成するようにした点である。なお、２次局２１、２２、２ｎの構成は図２と同一とする。
このような構成にすることにより、図１に示す同期シリアルシステムを構成する各構成要素をマスタＣＰＵ４１の動作用クロックＩＣ４４にて動作させることができるため、従来は各局に必要であったクロックＩＣを削減し、機器の小型化、及び、コストダウンを行うことができるのである。

図４は本発明の第３実施例の二次局２１ａの構成を示すブロック図である。
図２の二次局２１、２２、２ｎと図４で異なる点は、通信を制御するスレーブＣＰＵを実装していない点であり、受信データの処理、及び、通信の制御は、通信用スレーブＩＣ１０２内部の制御回路１０６にて行う。なお、制御回路１０６はクロック分周回路１０４からの出力を動作クロックＣ２１として使用する。また、一次局１の構成は図２と同一とする。
このような構成にすることにより、ＣＰＵを必要としないディジタル入力、出力等の簡単な入出力機器を構成する場合にＣＰＵを削除することができ、一次局より出力されるシリアルクロックにて動作する二次局を構成することができるため、図１に示す同期シリアルシステムを構成する各構成要素を共通のクロック源にて動作させることができ、従来は各局に必要であったクロックＩＣを削減し、機器の小型化、及び、コストダウンを行うことができるのである。

本発明の第４実施例として、第２実施例に示した一次局１ａと、第３実施例で示した二次局２１ａとで図１に示す同期シリアルシステムを構成することが可能である。（図示せず）
この場合も、一次局より出力されるシリアルクロックにて動作する二次局を構成することができるため、図１に示す同期シリアルシステムを構成する各構成要素を共通のクロック源にて動作させることができ、従来は各局に必要であったクロックＩＣを削減し、機器の小型化、及び、コストダウンを行うことができるのである。

本発明の同期シリアルシステムの構成を示すブロック図 本発明の第１実施例の一次局と二次局の構成を示すブロック図 本発明の第２実施例の一次局の構成を示すブロック図 本発明の第３実施例の二次局の構成を示すブロック図 従来の同期シリアルシステムの構成を示すブロック図 従来の同期シリアルシステムの動作を示すタイミングチャート

符号の説明

１、１ａ 一次局
２１、２１ａ、２２、２ｎ 二次局
３１、３２、３ｎ 伝送路
４１ マスタＣＰＵ
４２、４２ａ 通信用マスタＩＣ
４３、１０３ データバス
４４ クロックＩＣ
４５、１０４ クロック分周回路
４６、１０５ 出力クロック選択回路
５１、５２、５ｎ、１１０ ＳＩＯ制御回路
１０１ スレーブＣＰＵ
１０２、１０２ａ 通信用スレーブＩＣ
１０６ 制御回路
２００ 一次局
２１１、２１２、２１ｎ 二次局

Claims (4)

1. 同期シリアル通信を制御するマスタＣＰＵと、
   複数の二次局と通信路で接続されている複数の第１ＳＩＯ制御回路を有する通信用マスタＩＣと、
   クロックを供給するクロックＩＣとを備える一次局と、
   前記一次局より受信したデータを処理するスレーブＣＰＵと、
   前記一次局と通信路で接続されている第２ＳＩＯ制御回路を有する通信用スレーブＩＣとを備える複数の二次局とが複数の通信路で接続され、前記一次局が前記複数の二次局にシリアルクロックと該シリアルクロックに同期した送信データを出力し、前記複数の二次局が前記一次局に前記シリアルクロックに同期して受信データを出力する同期シリアルシステムにおいて、
   前記通信用マスタＩＣは、クロックを分周する第１クロック分周回路と、
   該第１クロック分周回路が生成した分周出力を選択する第１出力クロック選択回路を備え、
   前記一次局は、前記クロックＩＣの出力を前記通信用マスタＩＣの動作クロックとして使用するとともに、該通信用マスタＩＣの動作クロックを基に前記シリアルクロックを生成して前記二次局に常に出力し、
   前記第１出力クロック選択回路の出力を前記マスタＣＰＵの動作クロックとして使用し、
   前記通信用スレーブＩＣは、前記一次局が出力した前記シリアルクロックを分周する第２クロック分周回路と、
   該第２クロック分周回路が生成した分周出力を選択する第２出力クロック選択回路を備え、
   前記二次局は、前記シリアルクロックを前記通信用スレーブＩＣの動作クロックとして使用するとともに、前記第２出力クロック選択回路の出力を前記スレーブＣＰＵの動作クロックとして使用することを特徴とする同期シリアルシステム。
2. 同期シリアル通信を制御するマスタＣＰＵと、
   複数の二次局と通信路で接続されている複数の第１ＳＩＯ制御回路を有する通信用マスタＩＣと、
   クロックを供給するクロックＩＣとを備える一次局と、
   前記一次局より受信したデータを処理するスレーブＣＰＵと、
   前記一次局と通信路で接続されている第２ＳＩＯ制御回路を有する通信用スレーブＩＣとを備える複数の二次局とが複数の通信路で接続され、前記一次局が前記複数の二次局にシリアルクロックと該シリアルクロックに同期した送信データを出力し、前記複数の二次局が前記一次局に前記シリアルクロックに同期して受信データを出力する同期シリアルシステムにおいて、
   前記一次局は、前記クロックＩＣの出力を前記マスタＣＰＵの動作クロックとして使用し、
   前記マスタＣＰＵが生成したクロックを前記通信用マスタＩＣの動作クロックとして使用するとともに、該通信用マスタＩＣの動作クロックを基に前記シリアルクロックを生成して前記二次局に常に出力し、
   前記通信用スレーブＩＣは、前記一次局が出力した前記シリアルクロックを分周するクロック分周回路と、
   該クロック分周回路が生成した分周出力を選択する出力クロック選択回路を備え、
   前記二次局は、前記シリアルクロックを前記通信用スレーブＩＣの動作クロックとして使用するとともに、前記出力クロック選択回路の出力を前記スレーブＣＰＵの動作クロックとして使用することを特徴とする同期シリアルシステム。
3. 同期シリアル通信を制御するマスタＣＰＵと、
   複数の二次局と通信路で接続されている複数の第１ＳＩＯ制御回路を有する通信用マスタＩＣと、
   クロックを供給するクロックＩＣとを備える一次局と、
   前記一次局と通信路で接続されている第２ＳＩＯ制御回路を有する通信用スレーブＩＣとを備える複数の二次局とが複数の通信路で接続され、前記一次局が前記複数の二次局にシリアルクロックと該シリアルクロックに同期した送信データを出力し、前記複数の二次局が前記一次局に前記シリアルクロックに同期して受信データを出力する同期シリアルシステムにおいて、
   前記通信用マスタＩＣは、クロックを分周する第１クロック分周回路と、
   該第１クロック分周回路が生成した分周出力を選択する第１出力クロック選択回路を備え、
   前記一次局は、前記クロックＩＣの出力を前記通信用マスタＩＣの動作クロックとして使用するとともに、該通信用マスタＩＣの動作クロックを基に前記シリアルクロックを生成して前記二次局に常に出力し、
   前記第１出力クロック選択回路の出力を前記マスタＣＰＵの動作クロックとして使用し、
   前記通信用スレーブＩＣは、前記一次局が出力した前記シリアルクロックを分周する第２クロック分周回路と、
   該第２クロック分周回路が生成した分周出力を選択する第２出力クロック選択回路と、
   前記一次局から受信したデータを処理する制御回路とを備え、
   前記二次局は、前記シリアルクロックを前記通信用スレーブＩＣの動作クロックとして使用するとともに、前記第２出力クロック選択回路の出力を前記制御回路の動作クロックとして使用することを特徴とする同期シリアルシステム。
4. 同期シリアル通信を制御するマスタＣＰＵと、
   複数の二次局と通信路で接続されている複数の第１ＳＩＯ制御回路を有する通信用マスタＩＣと、
   クロックを供給するクロックＩＣとを備える一次局と、
   前記一次局と通信路で接続されている第２ＳＩＯ制御回路を有する通信用スレーブＩＣとを備える複数の二次局とが複数の通信路で接続され、前記一次局が前記複数の二次局にシリアルクロックと該シリアルクロックに同期した送信データを出力し、前記複数の二次局が前記一次局に前記シリアルクロックに同期して受信データを出力する同期シリアルシステムにおいて、
   前記一次局は、前記クロックＩＣの出力を前記マスタＣＰＵの動作クロックとして使用し、
   前記マスタＣＰＵが生成したクロックを前記通信用マスタＩＣの動作クロックとして使用するとともに、該通信用マスタＩＣの動作クロックを基に前記シリアルクロックを生成して前記二次局に常に出力し、
   前記通信用スレーブＩＣは、前記一次局が出力した前記シリアルクロックを分周するクロック分周回路と、
   該クロック分周回路が生成した分周出力を選択する出力クロック選択回路と、
   前記一次局から受信したデータを処理する制御回路とを備え、
   前記二次局は、前記シリアルクロックを前記通信用スレーブＩＣの動作クロックとして使用するとともに、前記出力クロック選択回路の出力を前記制御回路の動作クロックとして使用することを特徴とする同期シリアルシステム。

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