JPH10116258A

JPH10116258A - フォルトトレラント・コンピュータ・システムにおける障害モジュール位置

Info

Publication number: JPH10116258A
Application number: JP9211416A
Authority: JP
Inventors: Emrys John Williams; エムリス・ジョン・ウイリアムズ
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1996-07-01
Filing date: 1997-06-30
Publication date: 1998-05-06
Also published as: DE69706245D1; US5799022A; EP0817052B1; EP0817052A1; US5993055A; DE69706245T2

Abstract

(57)【要約】【課題】フォールト・トレラント・コンピュータ・シ
ステム中で障害のあるモジュールの位置を突き止める機
構を提供する。【解決手段】いくつかのロックステップ・サブシステ
ムを含む。これらのサブシステムは個々に、内部モジュ
ールの動作の実際の比較を可能にするためのデータ圧縮
に使用する並列入力シグネチャ生成器と、ロックステッ
プ・サブシステムの内部モジュールの出力を記憶する論
理解析器とを含む。同期はずれ事象が起こった後、論理
解析器のトレースを自動的に探索して、動作中の第１差
分の位置を突き止め、どの内部モジュールが障害のある
出力を与えたかを判別し、続いてそのモジュールを故障
であると標識する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、同様に動
作する複数のサブシステムを使用する、ロックステップ
・フォールト・トレラント・コンピュータなどのフォー
ルト・トレラント・コンピュータ・システムに関する。

【０００２】

【従来の技術】このようなロックステップ・フォールト
・トレラント・コンピュータ・システムでは、コンピュ
ータ内で各サブシステムの出力を比較し、これらの出力
が異なる場合には、何らかの例外的な修理処置を行う。

【０００３】添付の図面の図１は、典型的なシステムの
一例を示す概観図であり、３つの同じ処理（ＣＰＵ）セ
ット１０、１１、１２が、共通のクロック１６の下で同
期（ｓｙｎｃ）して動作する。１つの処理セットは、処
理機関、例えば中央処理装置（ＣＰＵ）や内部状態記憶
装置を含む１つのサブシステムを表す。

【０００４】図１に示すように、３つの処理セット１
０、１１、１２の出力は、処理セット１０、１１、１２
の動作を監視する、障害検出ユニット（ボータ）１７に
供給される。処理セット１０、１１、１２が正常に動作
している場合は、これらは同じ出力を生成し、ボータ１
７に送る。したがって、出力が合致している場合は、ボ
ータ１７は、処理セット１０、１１、１２からのコマン
ドを動作のために入出力（Ｉ／Ｏ）サブシステム１８へ
渡す。しかし、各処理セットからの出力が異なる場合
は、何かが不適当であることを示し、ボータは、Ｉ／Ｏ
動作に影響を与える前に、何らかの補正処置を引き起こ
す。

【０００５】通常は、補正処置には、ボータが適当なラ
イン１４を介して障害を示す処理セットに信号を供給
し、障害のある処理セットを「自己変更」光（図示せ
ず）で照明させる処置が含まれる。欠陥のある処理セッ
トはスイッチ・オフになり、続いて操作員は、これを正
常に機能するユニットと交換しなければならない。図示
した例では、１つの処理セットが一時的または永続的な
障害をもたない、または発生させる場合には、１対２の
投票結果が現れることになるので、通常は、欠陥のある
処理セットを多数決によって容易に識別することができ
る。

【０００６】しかし、本発明はこのようなシステムに限
定されるものではなく、障害のある処理セットを識別す
るために拡張診断動作が必要となるシステムにも適用可
能である。このシステムは、単一のボータを備える必要
がなく、Ｉ／Ｏコマンドのみを投票で決める必要がな
い。本発明は、一般に、ロックステップ方式で動作する
冗長部品を備えた同期システムに適用可能である。

【０００７】それぞれの処理セット自体が、独立して交
換可能な複数のユニットからなる場合には、特別な問題
が生じる。障害のある処理セットを識別することは容易
である可能性があるが、その処理セット内で、障害のあ
る特定のモジュールの位置を突き止めることはそれほど
容易ではない可能性がある。コスト面からは、処理セッ
ト全体ではなく、単一のモジュールのみを交換すること
が非常に望ましい。

【０００８】図２は、この例ではモジュールＭ０〜Ｍ３
および入出力装置ＩＯＭを含む、複数のモジュールから
なる処理セットを示す図である。処理セット１１および
１２は、処理セット１０と同様である。ロックステップ
・システムでは、ロックステップ方式の各モジュール
は、ステップから外れないように、共通のクロックに同
期しなければならない。図２の個々の処理モジュール
は、このクロックと同期して動作し、処理セット１１の
処理モジュールＭ０は、通常は処理セット１０の処理モ
ジュールＭ０と同様に動作する。この同期モジュールの
動作は、常に、そのモジュールに送られる入力、および
そのモジュールの内部記憶状態によって決定される。次
に、記憶状態は、モジュールの開始時から、そのモジュ
ールに送られる全ての入力によって決まる。ロックステ
ップ・システムでは、処理モジュールＭ０への入力、お
よび処理モジュールＭ０の内部記憶状態は両方とも、障
害がない場合には、全ての処理セットに関して同じであ
る。

【０００９】図３は、処理すなわち計算ユニット２２お
よび内部状態記憶装置２４を含み、入力２６によって内
部記憶状態が決まり出力２８を与える、処理モジュール
Ｍ０の概略図である。記憶状態は、モジュールＭ０の設
計によって、また潜在的にはモジュールＭ０が受信した
全ての入力によって決まる。処理モジュール１０、１
１、１２は、それぞれ同様である。処理モジュールは全
て、クロック入力３０からの処理モジュールへの共通ク
ロック入力に応答してクロックされる。

【００１０】処理セット１０のモジュールＭ０〜Ｍ３の
うち１つで障害が生じると、処理セット１０は全体とし
て放棄される。しかし、実際には、障害のある単一のモ
ジュールを交換すれば、処理セット１０を動作に戻すこ
とができるようになる可能性がある。困難なのは、障害
のある処理モジュールを識別することである。

【００１１】

【発明が解決しようとする課題】本発明の目的は、フォ
ールト・トレラント・コンピュータ・システム中で障害
のあるモジュールの位置を突き止める機構を提供するこ
とである。

【００１２】

【課題を解決するための手段】本発明の最初の態様によ
れば、ロックステップ（lockstep）方式で動作可能な複
数の同じサブシステムを含むフォールト・トレラント・
コンピュータ・システムのためのサブシステムが提供さ
れ、このサブシステムは、入力および出力を備えた少な
くとも１つのモジュールと、並列入力および少なくとも
１つの出力を備え、その入力が個々のモジュールの入力
および／または出力からの信号を受信するように接続さ
れ、その入力で受信した信号の関数である圧縮シグネチ
ャをその出力で生成するシグネチャ生成器と、個々のモ
ジュールの入力および／または出力からの信号を受信お
よび記憶するように接続された論理解析器とを含む。

【００１３】本発明のもう１つの態様によれば、ロック
ステップ方式で動作可能な複数の同じサブシステムとシ
グネチャ比較器とを含むフォールト・トレラント・コン
ピュータ・システムが提供される。個々のサブシステム
は、入力および出力を備えた少なくとも１つのモジュー
ルと、並列入力および少なくとも１つの出力を備えるシ
グネチャ生成器と、個々のモジュールの入力および／ま
たは出力からの信号を受信するように接続されるととも
に個々のモジュールの入力および／または出力からの信
号を記憶する論理解析器とを含む。シグネチャ生成器は
その入力が個々のモジュールの入力および／または出力
からの信号を受信するように接続され、その入力で受信
した信号の関数である圧縮シグネチャをその出力で生成
する。また、シグネチャ比較器は、個々のサブシステム
のシグネチャ生成器の出力を受信するように接続され、
個々のサブシステムの論理解析器のトリガ入力に接続さ
れたトリガ出力を備え、各シグネチャ間で誤った比較を
検出すると同時にトリガ信号を生成する。

【００１４】本発明の別の態様によれば、フォールト・
トレラント・コンピュータ・システムのサブシステム内
の、障害のあるモジュールを識別する方法が提供され
る。このフォールト・トレラント・コンピュータ・シス
テムは、ロックステップ方式で動作可能な複数の同じサ
ブシステムを含み、個々のサブシステムは、入力および
出力を備えた少なくとも１つのモジュールを含む。この
方法は、（ａ）個々のモジュールの入力および／または
出力からの信号を受信するように接続された並列入力シ
グネチャ生成器中で、シグネチャ生成器への入力の圧縮
関数であるシグネチャを生成する段階と、（ｂ）個々の
モジュールの入力および／または出力からの信号を受信
するように接続された論理解析器に信号を記憶する段階
を含めた、論理解析器のトレースを生成する段階と、
（ｃ）シグネチャ比較器で、個々のサブシステムのシグ
ネチャ生成器の出力を比較する段階と、（ｄ）シグネチ
ャ間の誤った比較を検出すると同時に、個々のサブシス
テム中の論理解析器をトリガする段階と、（ｅ）個々の
論理解析器に記憶された信号を比較して、記憶された信
号の間の第１差分を、障害のあるモジュールを指示でき
るものとして決定する段階とを含む。

【００１５】本発明の実施態様により、並列入力シグネ
チャ生成器と論理解析器とを組み合わせて使用すること
による有意な帯域幅不利なしに、フォールト・トレラン
ト・コンピュータ・システムの処理セット中の全てのモ
ジュールの全ての入力および／または出力を監視するこ
とができる。

【００１６】１つのモジュールからの出力が別のモジュ
ールへの入力になる場合は、それらのモジュールからの
出力を監視するだけでよい。

【００１７】信号の任意のセットが、任意の特定のクロ
ックに基づきただ１つのモジュールによって駆動される
ワードになる場合は、他の何らかの信号をどのモジュー
ルが駆動したかを判別するためにトレース解析器でこれ
までに使用され、（これはしばしばデータ・バスに適用
されるが）、モジュールへ入力された、および／または
モジュールから出力された完全なワードではなくて圧縮
された、そのセット中の信号を、シグネチャ生成器で使
用すること、および／または論理解析器で記憶すること
はできない。

【００１８】論理解析器が、トリガ入力信号を受信する
ためのトリガ入力を含み、このトリガ入力からの入力に
応答して、論理解析器が、記憶した信号を解析用に供給
することが好ましい。

【００１９】第１差分を識別するために、論理解析器
は、少なくともシグネチャ生成器へのエラー信号の入力
と、このエラー入力を反射するシグネチャ生成器からの
出力との間の最大遅延に対して十分な記憶容量を有する
ことが好ましい。

【００２０】確かなシグネチャにより、入力の差分が出
力シグネチャの差分を与える確率は高くなる。本発明の
好ましい実施態様では、シグネチャ生成器は、それへの
全ての現在入力およびそれへの全ての過去入力によって
決まる確かなシグネチャを生成する。

【００２１】シグネチャ生成器の望ましい実施態様は、
並列入力リニア・フィードバック・シフト・レジスタで
ある。シグネチャ生成器が、互いに並列に配列された複
数の並列入力リニア・フィードバック・シフト・レジス
タを含み、複数の並列シフト・レジスタのそれぞれが直
列出力を有し、別の並列入力リニア・フィードバック・
シフト・レジスタの並列入力のそれぞれが、複数の並列
シフト・レジスタのそれぞれの直列出力に接続されてい
ることがさらに好ましい。並列出力は、各段階の後続の
並列シフト・レジスタから取り出すことができる、また
は直列出力は、後続の並列シフト・レジスタの直列出力
から取り出すことができる。

【００２２】ハードウェアまたはソフトウェアで実施さ
れるトレース解析器を、個々の論理解析器に記憶された
信号を受信するために設けることができ、このトレース
解析器は、論理解析器に記憶された信号を探索して動作
中の第１差分の位置を突き止め、どの内部モジュールが
障害のある出力を与えたように見えるかを判別し、その
モジュールに障害があるとの標識を付けるように配置さ
れる。

【００２３】本発明は、前述のシステムまたはサブシス
テムを含む集積回路も提供する。

【００２４】

【発明の実施の形態】本発明の実施形態について、同様
の参照符号が同様の特徴に関係する添付の図面に関連し
て、以下に述べる。

【００２５】論理解析器は電子設計上は従来の計器であ
る。論理解析器は、間断なく更新されるメモリに、トリ
ガされるまでクロックごとにその入力値を記憶する。ト
リガされた後、この解析器はしばらくの間は記憶を継続
し、その後記憶した入力のトレースを検査することがで
きるように動作を停止する。生じたトレースが、トリガ
発生の前後どちらの入力に関する情報も含むようにする
ことができる。

【００２６】図４は、本発明の実施形態の一部であるエ
レメントを示す図である。この実施形態では、論理解析
器ＬＡは、個々の処理セットに組み込まれる。図４に示
すように、論理解析器ＬＡは、その処理セット内の個々
の処理モジュールの全ての入力および出力を観測するこ
とができるように、個々の処理モジュールＭ０〜Ｍ３に
接続される。もちろん、いくつかの処理モジュールの出
力はまた、別の処理モジュールへの入力でもあり、論理
解析器の接続はただ１セットであるが、それでこの両方
に十分である。制限内で、全ての処理モジュールは、単
一の内部バスＩＢに沿って、それら同士およびＩ／Ｏモ
ジュールＩＯＭとの間でデータを交換することができ
る。これは、様々なモジュールが、バックプレーンと接
続するプラグイン・カードであるコンピュータでは、一
般的な配列である。この場合は、論理解析器は、クロッ
クごとに全てのバス信号を観測し、あらゆるモジュール
の全ての入力信号および出力信号を記録するだけでよ
い。

【００２７】全ての処理セット１０、１１、１２内の論
理解析器ＬＡは、処理セットが異なる動作を開始すると
トリガされる。続いて、（例えば多数決または別の方法
によって）ソフトウェアまたはハードウェアが障害のあ
る処理セットを識別した後、トレース解析器ソフトウェ
アが、障害のある処理セットおよび正常な処理セットの
両方から論理解析器ＬＡの内容を引き出して検査するこ
とができる。このソフトウェアは、記憶された論理解析
器の内容を解釈し、処理セット間の論理解析器のトレー
スの第１差分を見いだすようにセットアップされる。こ
れらのトレースを使用すれば、処理セット１０、１１、
１２のどのモジュールＭ０〜Ｍ３およびＩＯＭが、その
クロックに基づくその信号を駆動したかを知ることがで
きる。続いて、その処理モジュールＭ０〜Ｍ３およびＩ
ＯＭが障害のあるモジュールであることが分かる。この
実施形態では、トレース解析器は、ボータ１７上でソフ
トウェアとして実施される。

【００２８】処理セット１０、１１、１２の動作中の任
意時間における任意の差分は、直ちに可視になる場合で
もそうでない場合でも、いくらか時間が経過した後で、
明白になる異常をもたらす可能性がある。論理解析器Ｌ
Ａには不可視の、処理モジュールＭ０〜Ｍ３、ＩＯＭの
内部への任意の信号のエラーは、そのモジュールＭ０〜
Ｍ３、ＩＯＭの内部記憶状態を変化させる可能性があ
る。かなり時間が経過した後で、内部状態が変化したた
めに、モジュールＭ０〜Ｍ３、ＩＯＭが、その出力で可
視差分を生成する可能性がある。しかし、障害が起こっ
たのが最近であってもかなり以前であっても、障害がモ
ジュールＭ０〜Ｍ３、ＩＯＭの出力信号で起こってもそ
の内部深くで起こっても、この障害が、その他のモジュ
ールではなく、そのモジュールＭ０〜Ｍ３、ＩＯＭに特
定のものであることに変わりはない。出力で障害が可視
になると、直ちに障害のあるモジュールＭ０〜Ｍ３、Ｉ
ＯＭを識別することができる。

【００２９】処理モジュールの出力で第１異常動作が起
こったときは、論理解析器ＬＡをトリガすることが不可
欠である。しかし、処理モジュールＭ０〜Ｍ３、ＩＯＭ
は、それらの間で通信しており、あらゆる出力をＩ／Ｏ
モジュールを介してボータ１７に送信しているわけでは
ない。任意の差分が気付かれない可能性がある場合は、
完全に機能しうる処理モジュールの内部記憶状態に何ら
かの混乱を引き起こす可能性がある。いくらか時間が経
過した後で、この変化した状態が、解析器ＬＡをトリガ
することになる異常出力を生成することもあり、間違っ
た処理モジュールＭ０〜Ｍ３、ＩＯＭが障害があるもの
と診断される可能性がある。あらゆるクロックに基づく
あらゆるモジュールのあらゆる出力と、他の処理セット
中のそれと対になるものとを比較することは、帯域幅要
件が莫大になるので、通常は実用的ではない。

【００３０】本発明の一実施形態は、第１差分が起こっ
たときに、比較のために広い帯域幅を使用することな
く、論理解析器ＬＡをトリガすることが可能になる。

【００３１】本発明の一実施形態では、処理セット中の
論理解析器ＬＡは、全ての処理モジュールＭ０〜Ｍ３、
ＩＯＭの出力を観測することができる。本発明の一実施
形態によって、１つの解析器への入力が別の解析器への
入力と異なるときに、全ての信号の直接比較を使用する
ことなく、論理解析器をトリガすることが可能になる。
これを達成するために、本発明の一実施形態では、解析
器への入力をシグネチャに変形し、その後各シグネチャ
を比較する。

【００３２】このシグネチャは、このシグネチャへの入
力に複雑に依存するデジタル変数を提供する。適度に様
式が異なる任意の入力は、異なるシグネチャを生成する
確率が高い。このことは、シグネチャを比較する際に異
常動作を見落とさないために必要である。論理解析器へ
の全ての過去入力および現在入力によって決まるシグネ
チャを生成するシグネチャ生成器を与えることによっ
て、クロックあたり１つのシグネチャに満たない割合で
シグネチャを比較することが可能になる。１ビット異常
でも、処理セット間のシグネチャを次に比較するまで持
続する、シグネチャの内部記憶状態の混乱を引き起こす
ことになる。以下では、高確率の差分を与える特性を有
するシグネチャを「確かな」シグネチャと呼ぶ。

【００３３】確かなシグネチャは、様々な方法で生成す
ることができる。本発明の好ましい実施形態では、シグ
ネチャ生成器の基礎として、リニア・フィードバック・
シフト・レジスタを使用する。ＭｃＣｌｕｓｋｅｙ、Ｅ
ｄｗａｒｄＪ、Ｐｒｅｎｔｉｃｅ−Ｈａｌｌらによ
る、１９８６年（ＩＳＢＮ０−１３−５３９７６８−
５）の、「ＬｏｇｉｃＤｅｓｉｇｎＰｒｉｎｃｉｐ
ｌｅｓ：ｗｉｔｈｅｍｐｈａｓｉｓｏｎｔｅｓ
ｔａｂｌｅｓｅｍｉｃｕｓｔｏｍｃｉｒｃｕｉｔ
ｓ」には、クロックあたり１つの入力ワードを受容する
ことができる、並列入力シグネチャ生成器（ＰＩＳＧ）
が記載されている。

【００３４】図５は、リニア・フィードバック・シフト
・レジスタ４０を使用する、並列入力シグネチャ生成器
（ＰＩＳＧ）の一例を示す図である。図５に示すリニア
・フィードバック・シフト・レジスタ４０は、個々にラ
ッチ４４および排他的論理和ゲート４６を含む複数のバ
ッファ段階４２を含む。個々の排他的論理和ゲート４６
の入力の１つは、対応するラッチ４４の出力に接続さ
れ、もう１つの入力は処理セット１０、１１、または１
２のモジュールＭ０〜Ｍ３の１つからの出力のそれぞれ
のビットに接続される。したがって、並列ワードは、ク
ロックごとに並列入力リニア・フィードバック・シフト
・レジスタ４０に入り、個々のクロックにともなってシ
フトされる。出力シグネチャは、後続の排他的論理和ゲ
ート４８の出力から供給される。出力シグネチャが、複
雑な方法で現在入力および全ての過去入力によって決ま
るように、排他的論理和ゲート４８は選択したＤタイプ
のラッチ出力からタップを受信する。この接続は図５に
は示していない。図５の回路では、シグネチャ生成器が
Ｎビットの入力ワード用に設計されている場合は、入力
の変化が出力のビット・ストリームに影響を与えるまで
に、Ｎクロックまでの遅延がある。この遅延を最小限に
することは有利である。これは、２次元型の並列入力シ
グネチャ生成器回路を使用すれば可能である。図６は、
１０２４ビットの入力ワードに対して６４クロックの入
力から出力への最大遅延を有する、ＰＩＳＧ回路５０を
示す図である。さらに多くの次元を回路内で使用して、
さらに遅延を小さくすることができる。ＰＩＳＧ５０
は、複数（例えば３２）の並列入力シグネチャ生成器５
２（例えば図５のように、個々に３２ビットのリニア・
フィードバック・シフト・レジスタ４０で形成される）
を含み、その出力は、後続の並列入力シグネチャ生成器
５４（例えば、同様に図５のように、個々に３２ビット
のリニア・フィードバック・シフト・レジスタ４０で形
成される）のそれぞれの入力に供給される。

【００３５】シグネチャは、ビット・ストリーム５６に
よって、図６の回路の出力で形成することができる。別
法として、並列に取り出される最後の３２ビットＰＩＳ
Ｇ５４の内容を利用して、シグネチャを形成することが
できる。これら２つの代替の方法は、同じ情報内容を有
するので有効である。この回路を使用して２つのロック
ステップ方式の処理システムの動作を比較するために、
シグネチャ生成器の並列入力は、比較する全ての信号に
配線される。回路の個々のクロックで、入力の精密な挙
動によって決まるシグネチャが、ＰＩＳＧ５０で確立さ
れる。入力値と生成されたシグネチャとの精密な関係は
複雑であるが、確かな生成器の場合は、入力の差が、異
なるシグネチャをもたらす確率は非常に高い。ロックス
テップ・システムの個々の構成部品の動作についての情
報が圧縮されるので、比較に必要とされる帯域幅は大幅
に減少する。処理セットのシグネチャを比較することが
できる。シグネチャが異なる場合は、処理セットが明確
にロックステップ方式で動作していないと結論すること
ができる。

【００３６】図７は、ボータ１７中のシグネチャ比較回
路６２が、ロックステップ・サブシステム（処理セッ
ト）のそれぞれのシグネチャ生成器７４からの出力を受
信する本発明の一例を示す図である。シグネチャ比較回
路６２の出力は、処理セット１０、１１、１２のそれぞ
れの論理解析器７６をトリガするように接続される。シ
グネチャ生成器は、既知のクロック数の範囲内で、入力
の差分をシグネチャの出力に伝送する。したがって、ト
リガが起こる前に、少なくともこのクロック数分のメモ
リ記憶装置を論理解析器７６に与えることによって、個
々の論理解析器に対する解析器のトレースが、ロックス
テップ・各サブシステム間の動作中の第１差分を含むこ
とを保証することができる。これによって、ソフトウェ
アまたはハードウェアが第１差分を探索し、第１エラー
・データを送信する処理モジュールの位置を、高い確信
を持って突き止めることが可能になる。

【００３７】シグネチャ値の比較は、通常のコンピュー
タのＩ／Ｏで使用されるものと同じデータ・パスを使用
して行うことができる。３２ビット・シグネチャは、こ
のパスを介して、個々のロックステップ・サブシステム
からボータ１７に送信することができる。ボータ１７
は、複数の並列データ値を同等に比較する論理を有す
る。この同じ論理を使用して、シグネチャを比較するこ
とができる。シグネチャ・ワードは、それらがシグネチ
ャであり通常のＩ／Ｏではないことを示す特別なコード
で標識される。したがって、ボータ１７の論理は、各値
を単に比較するだけであり、シグネチャをＩ／Ｏコマン
ドとして伝送しない。本発明の好ましい実施形態では、
これはクロックごとに、または３２クロックごとに起こ
る必要はない。シグネチャ値はＰＩＳＧ５０への入力の
全履歴によって決まる。比較の間にいくらかの時間が経
過することがあり、この期間の真中に２つのＰＩＳＧ５
０への入力に差がある。この期間の最後にシグネチャを
比較したときに、これらは依然として、過去に生成され
た信号によって決まる差分を示すことになる。この特性
を利用して、比較に必要とされる帯域幅をさらに減少さ
せることができる。

【００３８】個々のロックステップ・サブシステム中の
論理解析器／ＰＩＳＧ回路に接続された１０２４個の入
力を備え、その入力が個々に１００ＭＨｚのクロック・
エッジごとに規定されるフォールト・トレラント・コン
ピュータのロックステップサブシステムについて考慮さ
れたい。これは、毎秒１００Ｇビットの原帯域幅を表
す。ＰＩＳＧは１０２４個の入力信号を圧縮して３２ビ
ット・シグネチャにし、これもまたクロックごとに変化
する。これをクロックごとに比較すれば、毎秒３．２Ｇ
ビットが必要となる。しかし、１０００クロック（１０
マイクロ秒）ごとにこのシグネチャを比較する場合は、
帯域幅はちょうど、毎秒３．２Ｍビットに減少する。こ
れは現在のコンピュータＩ／Ｏの帯域幅と比べて、あり
ふれた割合である。シグネチャを比較する際のこの遅延
によって、回路の論理解析器セクションで必要とされる
記憶が増加する。ＰＩＳＧがその入力を最悪の６４ビッ
トで出力に転送し、比較の際に１０００クロックまでの
付加的な遅延がある場合、論理解析器は、トリガが起こ
る前に少なくとも１０６４の入力データ・ワードを記憶
する必要がある。これは、論理解析器回路では異常な記
憶深さではない。したがって、シグネチャ比較および論
理解析器のトリガ過程は、利用可能な全Ｉ／Ｏ帯域幅を
それほど使用することなく、標準的なボータへのＩ／Ｏ
接続を使用することができる。

【００３９】また、シグネチャ比較および論理解析器の
トリガ信号のために、完全に独立したパスを使用するこ
ともできる。これは、ロックステップ・サブシステムが
単一のバックプレーンにプラグ接続されるために、付加
的な相互接続の余分なコストが小さい実施形態に適して
いる可能性がある。この場合は、余分なハードウェアが
ほとんどなく、遅延が少なく、必要な論理解析器の深さ
を短くしながら、クロックあたり１ビットの割合でビッ
トに関してシグネチャを比較することができる。

【００４０】図２に示す複数の決定性モジュールへのロ
ックステップ・サブシステムの分解は、さらに微細なも
のにまで拡張することができる。図２に示すように、保
守のために、交換可能なモジュールは便利な解析のユニ
ットである。異なって動作したモジュールを識別し、保
守技術者がこれを作動するモジュールと交換することが
できるようにするためには、これら全てが必要となる。
システム開発と、チップ・レベルおよびそれ以上のフィ
ールド故障の詳細な解析のために、論理解析器／ＰＩＳ
Ｇ方式を、個々のプラグ接続可能なモジュール内に適用
することができる。実際に、チップ自体がチップの機能
不全に関する診断情報を提供することができるように、
論理解析器およびシグネチャ生成器を個々のチップに統
合することは、完全に実用的である。

【００４１】図８は、不利をそれほど大きくすることな
く、付加的な論理を従来のチップ８０に組み込むことが
できる方法を示す図である。単一の新しいピン８１を、
単一のチップのシグネチャ出力用に付加する。シグネチ
ャを直列に伝送し、比較器回路に直接送信することがで
きる、または別のＰＩＳＧ回路の入力として使用して比
較器の帯域幅を減少させることもできる。主チップ回路
８７は、チップ入力８８および出力８９を備える。シグ
ネチャ生成器８６は、主チップ回路８７からの出力８９
を受信するように接続される。シグネチャは、シグネチ
ャ・リセット・ピン８２によって、所定値にリセットさ
れる。これにより、様々なロックステップ・モジュール
に対するシグネチャが同期して開始することができる。
シグネチャ・リセット・ピン８２は、チップ８０への従
来のリセット入力と共有可能である。論理解析器８３
は、チップのＪＴＡＧ試験ポート８４によって制御され
る。現在では多くのチップは、回路内のピンの機能およ
び接続を検査するためにＪＴＡＧ試験ポートを備え、論
理解析器８３の制御およびそこからの読出しを行う能力
を付加する場合にも、新しいピンは必要ない。論理解析
器８３のトリガ入力８５は、比較論理から来て、シグネ
チャのずれが生じたときにアサートされる。

【００４２】図８の回路は、チップの出力８９のみに接
続された論理解析器／ＰＩＳＧ（ＬＡ／ＰＩＳＧ）回路
を示す図である。これは、システム中の全てのチップが
この設計を加えられ、１つのチップの出力が正確に伝送
されて別のチップの入力になると推定するに十分にあ
る。チップの全ての同期Ｉ／Ｏピン８８および８９をＬ
Ａ／ＰＩＳＧ入力に検知させることによって、より完全
な適用範囲が得られる。これによって、このチップに、
ＬＡ／ＰＩＳＧ回路を備えない基板上のその他のチップ
に関する情報を提供させることが可能になる。ある設計
のほとんどの非常に良好な適用範囲は、半分のチップし
かＬＡ／ＰＩＳＧ回路を含まないときに得ることができ
る。

【００４３】処理モジュール内でＬＡ／ＰＩＳＧ回路を
使用することは、低率のチップ障害を診断する優れた方
法を提供する。商業的に最も有害なコンピュータ障害の
いくつかは、ノイズ感度や温度の影響などのために、時
折個々のチップに影響を及ぼす障害である。このような
障害の故障率は、数ヶ月に１度程度に低くすることがで
きるが、これらの障害は、収益性に重大な影響を与える
可能性がある。非常にまれであるので、これらの障害の
位置を突き止め、皆無にすることは非常に困難である。
これはロックステップ方式のフォールト・トレラント・
システムに適用されるが、それは最大限の信頼性および
診断性が必要な所である。

【００４４】ＬＡ／ＰＩＳＧ回路は、少ないピン数およ
び帯域幅要件のために、チップ内部の個々のゲート・レ
ベルまで、正確に障害の位置を示すために使用すること
ができる。論理解析器およびシグネチャ生成器回路は、
論理設計の隠れた障害またはノイズ免疫の位置を突き止
めるための、Ｉ／Ｏピンで利用不可能なチップ内部のキ
ー信号を検知することができる。いくつかの余分のＩ／
Ｏピンを備えるだけで、数百または数千の信号を２つの
ロックステップ方式のチップの間で比較し、それらに対
する論理解析器をトリガすることができる。

【００４５】比較する全てのシグネチャ生成器は、同じ
クロック・エッジに基づいて決められた状態で開始しな
ければならない（これらは同期されなければならな
い）。これは、ロックステップ方式のフォールト・トレ
ラント設計ではよく理解された問題である。ロックステ
ップ・サブシステム全体は、それらが同期して動作する
ように、無矛盾状態にリセットされなければならない。
これを起こす多数の方法がある。完全に実際的な方法
は、状態情報を含むリセット入力を個々のチップにアサ
ートすることである。同じクロック・エッジで同期して
動作する全てのサブシステム上のクロックと同期してリ
セットがアサートされ否定された場合、至る所で各サブ
システムは同じ状態で開始する。全く同じことがＬＡ／
ＰＩＳＧ回路についても言え、これは通常のロックステ
ップ・モジュールの拡張と考えることができる。

【００４６】非決定性信号についても考慮する必要があ
る。コンピュータ・システム中のいくつかの信号が未確
定のまま残るようにすることが好都合であることが、し
ばしばある。よくある例としては、データ・バスの未使
用部分を部分書込みに使用することがある。書込みされ
ているデータのビットに対応するデータ・バスのピンの
みが確定され、その他のピンは未決定データを有するこ
とになり、２つのロックステップ方式のサブシステム上
で異なる可能性がある。

【００４７】ここで当該のコンピュータは、ロックステ
ップ方式のフォールト・トレラント・コンピュータであ
り、これらは未決定信号をほとんどもたない傾向があ
る。存在するいかなる未決定信号も、ボータ回路で無視
されなければならない。例えば、これは、バスの書込み
動作のバイト・ストローブを検査して、どのデータ・バ
スのビットが妥当であり、どのビットを放棄すべきかを
見いだすことによって行うことができる。

【００４８】論理解析器のトレース中の非決定性信号
は、第１差分の探索では、放棄されなければならない。
これは、トリガが起こった後にトレースを解釈するソフ
トウェアか、または記憶された入力の値をそれが集めら
れたままで固定するハードウェア、どちらによっても行
うことができる。しかし、シグネチャの生成に関して
は、この選択を行うことはできない。シグネチャ生成器
への任意の未決定データ入力は、非常に短時間でシグネ
チャ比較エラーになることになる。ソフトウェアでは、
これを回復することができない。したがって、シグネチ
ャ生成器には、入力が起こる際にこれを検査し解釈する
論理によって、任意の未決定値をマスクして、クリーン
・データを送らなければならない。

【００４９】組込み論理解析器は、その他の目的に使用
することができる。このことは、論理解析器が非常に高
価な部品であるので有利である。コンピュータ設計にお
ける論理解析器の便利な使用法は、開発中にソフトウェ
アをデバッグすることである。組込み論理解析器は、そ
れが余分のトリガ性能を備えている限り、この目的のた
めに使用することができる。ソフトウェアの制御下でト
リガすることは、ほとんどのデバッギングに適してい
る。

【００５０】ＬＡ／ＰＩＳＧ手法を使用して実行時にモ
ジュール障害の位置を突き止めるとき、論理解析器は、
常に顧客のサイトで動作している。したがって、これら
はソフトウェア障害のトレースを捕捉するために有効で
ある。ソフトウェアは、そのソフトウェアが何らかの問
題を検出したときに、自動的に解析器をトリガするよう
にプログラムすることができる。もちろん、このような
問題が複数のロックステップ・サブシステム上で同時に
同期して起こり、その結果ソフトウェアの介入がなけれ
ば解析器をトリガしないことになることは全く可能であ
る。

【００５１】ソフトウェア診断の目的は、論理解析器で
捕捉するサイクルを減らし、その捕捉期間を、解析器の
メモリ深さが同じでさらに長い期間に拡張するのが、好
都合である。入力ラインが活動状態にあるとき、おそら
くはバス・サイクルが進行中であるときだけ、入力デー
タをとらえ、入力が使用されていないときに入力ライン
を無視することによってこれを行うことができる。同じ
データが、ロックステップ・サブシステム中で同じクロ
ック・エッジに基づいて移動することを保証するため
に、論理解析器およびシグネチャ生成器の両方の入力に
タイムスタンプを付加する必要がある。このタイムスタ
ンプは、クロックごとに１ずつ増加するカウンタと同程
度に単純でよい。ロックステップ・サブシステムが、何
らかの誤動作のために異なるクロックで同じデータを捕
捉する場合は、異なるタイムスタンプが直ちにこのエラ
ーを検出する。

【００５２】誤診の可能性を低下させるための措置を講
じることができる。この自動診断は様々な方法で誤る可
能性がある。そのいくつかは、ソフトウェアに複数の機
能を追加することによって回避することができる。

【００５３】適当な任意の技術（例えば多数決）を利用
して、障害のある処理セットを選択することができる。
障害のあるモジュールを含む処理セットの選択は、本発
明の主題をなすものではなく、本発明はむしろ、障害の
ある処理セットを決定した後に、その障害のある処理セ
ット内部の処理モジュールを選択することに関する。障
害のある処理セットを選ぶ方法が誤っていて、間違った
処理セットが選ばれる可能性がある。ＬＡ／ＰＩＳＧ手
法は、動作中の差分を見いだし、処理モジュールを障害
があるものとして識別することになる。それは正常なモ
ジュールであるが、間違った処理セット中にある可能性
がある。このエラーは、間違った処理セットが残存する
ように選ばれる可能性がある二重モジュラ冗長（ＤＭ
Ｒ）システムで、起こる可能性が高い。

【００５４】この問題に対処するために、診断ソフトウ
ェアを、間違った処理セットが選ばれて続行されている
可能性を判断するように配列することができる。これ
は、統計的な基礎に基づいて報告するように配列するこ
とができる。例えば、これは最初に、「処理セット１０
のモジュール２が故障していると思われるが、それが処
理セット１１のモジュール２である可能性もある」と報
告することがある。その解析の履歴を保存することによ
って、処理セット１１のモジュール２が、変更したにも
かかわらず繰り返し誤っていると現れる場合には、この
問題が実際には処理セット１０のモジュール２の問題で
あり、ソフトウェアはそのことを試してみるべきである
と結論することができる。

【００５５】ＬＡ／ＰＩＳＧ手法は、エラー・データを
伝送しているモジュールを識別するためのものである。
モジュールの出力が従来の２状態信号である場合、信号
が誤っているときには、ソフトウェアは常に、このモジ
ュールを障害があるものとして標識する。しかし、これ
はその他の何らかのモジュールが過電流を出力ラインに
押しやる可能性を考慮していない。これは、その相互接
続を単純に機械的にショートさせること、または別のモ
ジュールがその入力ラインに障害のある受信機を備えて
いることによって起こる可能性がある。

【００５６】単一ワード中に複数のエラーを探すことに
よって、診断能力を向上させることができる。複数のエ
ラーは、相互接続中の単一の障害によって引き起こされ
る可能性は低く、モジュール内部の単一の障害によって
引き起こされる可能性が高い。モジュールの出力が３状
態またはオープン・コレクタ・バスである場合は、１つ
のイベントで複数の破壊が起こる可能性が高くなる。こ
こでのもう１つの検査は、伝送されたデータとともに、
モジュール内でエラー検出コードを生成することであ
る。このコードが正しく出力が間違っている場合は、識
別したモジュール内にではなく、別のモジュールとの相
互接続に問題がある可能性が少なくともいくらかはあ
る。コード、出力がともに間違っているが、コードが出
力に合致している場合は、障害が識別したモジュール内
部にあることはかなり確実である。妥当な適用範囲で
は、パリティではいずれにしても正しい可能性は５０％
であるので、単なるデータ・ワードのパリティ以上のも
のがここでは必要とされる。あらゆる信号ラインをそれ
自体の自己検査コードにすることは、優れた方法であ
る。信号が配線またはＥＣＬ差分対として伝送される場
合、任意のショートした、または間違ったドライバは、
間違ったデータの伝送だけでなく、直ちに識別可能な相
互接続の問題をもたらす。データ・ラインは、通常の対
の値（０，１）または（１，０）としては伝送されない
ことになる。このような方式では、論理解析器およびシ
グネチャ生成器のサイズ倍増は必要ない。エラー検出回
路を設けて出力信号を観測することができ、これらのエ
ラー検出回路の出力は、ＬＡ／ＰＩＳＧ回路の入力に送
ることができる。わずかに信号を増やすだけで、観測し
た全ての信号に対して障害の適用範囲が与えられる。

【００５７】交換可能なモジュール内部にエラー検出コ
ードを有することは、重要なことではないことに留意さ
れたい。ただ有効なのは、エラー検出コードがモジュー
ル間の相互接続中を次々と回されることである。これ
は、問題がモジュールではなく相互接続にあるために、
不適当なモジュールが障害があるものと診断されたとき
を決定する際に役に立つ。

【００５８】もう１つの障害隔離機構では、モジュール
の出力で検査回路を使用する。個々のモジュールは、観
測によって、その出力信号が実際に所期の電圧であるこ
とを検査することができる。エラーを検出すると、モジ
ュールは、「モジュールの問題ではなく、相互接続の問
題がある可能性がある」という意味の単一の共有ライン
をアサートすることができる。

【００５９】複数のロックステップ・サブシステムを含
む、フォールト・トレラント・コンピュータ・システム
について記載したが、これらのサブシステムは個々に、
ロックステップ・サブシステムの内部モジュールの動作
の実際の比較を可能にするためのデータ圧縮に使用する
並列入力シグネチャ生成器と、ロックステップ・サブシ
ステムの内部モジュールの出力を記憶し、シグネチャの
誤った比較によってトリガされ、第１差分を含むために
十分な状態を記憶する論理解析器と、個々のロックステ
ップ・サブシステムのシグネチャ生成器からのシグネチ
ャを受信するように接続されたシグネチャ比較器とを含
み、この固定された生成プログラムは、シグネチャの差
分を検出すると同時に論理解析器をトリガするトリガ信
号を生成する。ソフトウェアは、同期はずれ事象が起こ
った後、自動的に論理解析器のトレースを探索して、動
作中の第１差分の位置を突き止める。このソフトウェア
は、どの内部モジュールが障害のある出力を与えたかを
判別し、そのモジュールを故障であるとして標識する。
ソフトウェア設計およびハードウェア設計を選択して、
モジュールではなく相互接続の障害によって引き起こさ
れる混乱を減少させる、または除去することができる。

【００６０】このシステムは、保守のための助けとし
て、ロックステップ・コンピュータの交換可能な内部モ
ジュールに適用可能である。これはまた、さらに小型の
ユニットに繰り返し適用し、故障のあるチップ、または
チップ内の故障のあるゲートまで識別することもでき
る。

【００６１】ＬＡ／ＰＩＳＧ手法によって、非常に高い
成功確率で、単一の故障イベントから、故障したモジュ
ールの自動診断が可能になる。

【００６２】本発明の実施形態は、集積回路内での統合
によって実施することができるが、これは、この集積回
路ではチップ上でほとんどピンを使用していないためで
ある。このことにより、他の任意の方法では不可能なこ
とがある、ゲート・レベルでの内部チップ障害の自動診
断が可能になった。

【００６３】前述の実施形態では、処理セットのシグネ
チャ生成器および論理解析器は、その処理セットのモジ
ュールから出力されるワードの全てのビットを受信す
る。ただし、１セットの信号が１つのワードを、（ａ）
そのセット中の全ての信号が特定の任意クロックに基づ
いて同じモジュールで駆動され、（ｂ）それらの信号
が、その他の何らかの信号を駆動したモジュールを判別
するためにトレース解析器で使用されないように形成す
る場合には、特殊な場合が適用される。これは、しばし
ばデータ・バスに適用される。この場合は、ワード中の
あらゆる信号を、シグネチャ生成器が使用する必要も、
論理解析器が記憶する必要もない。例えば、６４ビット
のワードは、８ビットの値に圧縮されても、依然として
入力ワード中のエラーの検出可能な確率は２５５／２５
６である。両方の条件が適用される場合は、これは回路
の複雑さを有効に低減させる。

【００６４】バスから取り出されるワードに対して、圧
縮論理を与えることができる。圧縮ワードは、シグネチ
ャ生成器または論理解析器、あるいはその両方への入力
として使用することができる。別法として、圧縮論理
を、論理解析器または圧縮論理、あるいはその両方に組
み込むことができる。直接信号および圧縮ワードは、ど
の信号が観測されているかに応じて、同一のシステムで
使用することができる。ワード圧縮機能を使用して、シ
グネチャ生成器または論理解析器のどちらかに対する入
力ワードのサイズを減少させる場合は、そのワードが圧
縮論理に送られる前に、ワード中の未決定ビットのマス
キングが起こらなければならない。入力圧縮を使用した
場合は、論理解析器のデバッギングへの潜在的な有用性
が低下することがあることに留意されたい。

【００６５】本発明の特定の実施形態について説明した
が、本発明はこれらに限定されるものではなく、添付の
特許請求の範囲で定義する本発明の精神および範囲内
で、多くの修正および／または追加を行うことができる
ことを理解されたい。例えば、従属請求項の特徴の様々
な組合せを、独立請求項の特徴と組み合わせることがで
きる。

【図面の簡単な説明】

【図１】３倍モジュラ冗長フォールト・トレラント・コ
ンピュータ・システムを示す概観図である。

【図２】図１のシステムの処理セットのエレメントを示
す概略図である。

【図３】処理モジュールの機能エレメントを示す、概略
的なブロック・ダイアグラムである。

【図４】本発明の一実施形態の処理セットを示す概略図
である。

【図５】並列入力リニア・フィードバック・シフト・レ
ジスタを示す概略図である。

【図６】大容量の並列入力シグネチャ生成器の一例を示
す概略図である。

【図７】本発明によるシステムの一例の動作を示す、概
略的なブロック・ダイアグラムである。

【図８】本発明を集積回路に適用した一例を示す、概略
的なブロック・ダイアグラムである。

【符号の説明】

８０従来のチップ８１ピン８２シグネチャ・リセット・ピン８３論理解析器８４ＪＴＡＧ試験ポート８５論理解析器のトリガ入力８６シグネチャ生成器８７主チップ回路８８チップ入力８９チップ出力

───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮＡＮＴＯＮＩＯＲＯＡＤＰＡＬＯＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ. (72)発明者エムリス・ジョン・ウイリアムズイギリス国・エムケイ17 ９ディエス・ミルトンキーンズ・エヴァーショルト・ティレルズエンド・ヘルフォードハウス（番地なし)

Claims

【特許請求の範囲】

【請求項１】入力および出力を備えた少なくとも１つ
のモジュールと、並列入力および少なくとも１つの出力
を備えるシグネチャ生成器であって、個々のモジュール
の前記入力および／または出力からの信号を受信するよ
うにその入力が接続され、その入力が受信した信号の関
数である圧縮シグネチャをその出力で生成するシグネチ
ャ生成器と、個々のモジュールの前記入力および／また
は出力からの信号を受信し、記憶するように接続された
論理解析器とを含む、ロックステップ方式で動作可能な
複数の同じサブシステムを含むフォールト・トレラント
・コンピュータ・システム用のサブシステム。
【請求項２】前記並列入力シグネチャ生成器または前
記シグネチャ生成器のどちらか、あるいはその両方が、
個々のモジュールから出力された全てのワードを受信す
るように接続されることを特徴とする、請求項１に記載
のサブシステム。
【請求項３】個々のモジュールから出力されたワード
から得られた圧縮ワードに基づいて、前記シグネチャ生
成器が前記シグネチャを生成することを特徴とする、請
求項１に記載のサブシステム。
【請求項４】前記論理解析器が、個々のモジュールか
ら出力されたワードから得られた圧縮ワードを記憶する
ことを特徴とする、請求項１に記載のサブシステム。
【請求項５】前記論理解析器がトリガ入力を受信する
ためのトリガ入力を含み、前記トリガ入力での入力に応
答して前記の記憶した信号を解析用に供給することを特
徴とする、請求項１に記載のサブシステム。
【請求項６】前記論理解析器が、前記シグネチャ生成
器へのエラー信号の入力と、前記エラー信号を反射する
前記シグネチャ生成器からの出力との間の最大遅延中に
受信された全ての信号を記憶するのに少なくとも十分な
記憶容量を有し、それにより、前記論理解析器をトリガ
すると同時に、前記エラー信号が依然として前記論理解
析器に記憶されることになることを特徴とする、請求項
５に記載のサブシステム。
【請求項７】前記シグネチャ生成器が、確かなシグネ
チャを生成することを特徴とする、請求項１に記載のサ
ブシステム。
【請求項８】前記シグネチャ生成器が、それへの全て
の現在の入力およびそれへの全ての過去の入力によって
決まる、確かなシグネチャを生成することを特徴とす
る、請求項１に記載のサブシステム。
【請求項９】前記シグネチャ生成器が、並列入力リニ
ア・フィードバック・シフト・レジスタを含むことを特
徴とする、請求項１に記載のサブシステム。
【請求項１０】前記シグネチャ生成器が、互いに並列
に配列された複数の並列入力リニア・フィードバック・
シフト・レジスタを含み、前記複数の並列シフト・レジ
スタがそれぞれ直列出力を有し、後続の並列入力リニア
・フィードバック・シフト・レジスタの並列入力がそれ
ぞれ、前記複数の並列シフト・レジスタの個々の１つの
前記直列出力に接続されていることを特徴とする、請求
項１に記載のサブシステム。
【請求項１１】前記シグネチャ生成器が、前記後続の
並列シフト・レジスタの個々の段階から取り出された並
列出力を有することを特徴とする、請求項１０に記載の
サブシステム。
【請求項１２】前記シグネチャ生成器が、前記後続の
並列シフト・レジスタの直列出力から取り出された直列
出力を有することを特徴とする、請求項１０に記載のサ
ブシステム。
【請求項１３】請求項１に記載のサブシステムを含む
集積回路。
【請求項１４】シグネチャ出力ピンを含む、請求項１
３に記載の集積回路。
【請求項１５】リセット・ピンを含み、前記生成プロ
グラムを所定入力にリセットするために前記シグネチャ
生成器に接続された、請求項１３に記載の集積回路。
【請求項１６】ロックステップ方式で動作可能な複数
の同じサブシステムであって、個々に、入力および出力
を備えた少なくとも１つのモジュールと、並列入力およ
び少なくとも１つの出力を備えたシグネチャ生成器であ
って、個々のモジュールの前記入力および／または出力
からの信号を受信するようにその入力が接続され、その
入力が受信した信号の関数である圧縮シグネチャをその
出力で生成するシグネチャ生成器と、個々のモジュール
の前記入力および／または出力からの信号を受信し、個
々のモジュールの前記入力および／または出力からの信
号を記憶するように接続された論理解析器とを含む前記
サブシステム、ならびに前記サブシステムのそれぞれの
シグネチャ生成器の出力を受信するように接続されたシ
グネチャ比較器であって、個々のサブシステムの前記論
理解析器のトリガ入力に接続されたトリガ出力を有し、
前記シグネチャ間で誤った比較を検出すると同時にトリ
ガ信号を生成するシグネチャ比較器を含む、フォールト
・トレラント・コンピュータ・システム。
【請求項１７】前記サブシステム中で、前記並列入力
シグネチャ生成器または前記シグネチャ生成器、あるい
はその両方が、前記サブシステムの個々のモジュールか
ら出力されたワード全体を受信するように接続されるこ
とを特徴とする、請求項１６に記載のサブシステム。
【請求項１８】前記サブシステム中で、前記シグネチ
ャ生成器が、前記サブシステムの個々のモジュールから
出力されたワードから得られた圧縮ワードに基づいて、
前記シグネチャを生成することを特徴とする、請求項１
６に記載のサブシステム。
【請求項１９】前記サブシステム中で、前記論理解析
器が、前記サブシステムの個々のモジュールから出力さ
れたワードから得られた圧縮ワードを記憶することを特
徴とする、請求項１６に記載のサブシステム。
【請求項２０】前記サブシステム中の前記論理解析器
が、前記トリガ入力での入力に応答して、前記の記憶し
た信号を解析のために供給することを特徴とする、請求
項１６に記載のシステム。
【請求項２１】個々のサブシステムの前記論理解析器
が、前記シグネチャ生成器へのエラー信号の入力と、前
記エラー信号を反射する前記シグネチャ生成器からの出
力との間の最大遅延中に受信された全ての信号を記憶す
るのに少なくとも十分な記憶容量を有し、それにより、
前記論理解析器をトリガすると同時に、前記エラー信号
が依然として前記論理解析器に記憶されることになるこ
とを特徴とする、請求項１６に記載のシステム。
【請求項２２】前記シグネチャ生成器が、確かなシグ
ネチャを生成することを特徴とする、請求項１６に記載
のシステム。
【請求項２３】個々の前記シグネチャ生成器が、それ
への全ての現在の入力およびそれへの全ての過去の入力
によって決まる、確かなシグネチャを生成することを特
徴とする、請求項１６に記載のシステム。
【請求項２４】前記シグネチャ生成器が、並列入力リ
ニア・フィードバック・シフト・レジスタを含むことを
特徴とする、請求項１６に記載のシステム。
【請求項２５】個々の前記シグネチャ生成器が、互い
に並列に配列された複数の並列入力リニア・フィードバ
ック・シフト・レジスタを含み、前記複数の並列シフト
・レジスタがそれぞれ直列出力を有し、後続の並列入力
リニア・フィードバック・シフト・レジスタの並列入力
がそれぞれ、前記複数の並列シフト・レジスタの個々の
１つの前記直列出力に接続されていることを特徴とす
る、請求項１６に記載のシステム。
【請求項２６】前記シグネチャ生成器が、前記後続の
並列シフト・レジスタの個々の段階から取り出された並
列出力を有することを特徴とする、請求項２５に記載の
システム。
【請求項２７】前記シグネチャ生成器が、前記後続の
並列シフト・レジスタの直列出力から取り出された直列
出力を有することを特徴とする、請求項２５に記載のシ
ステム。
【請求項２８】個々の論理解析器に記憶された前記信
号を受信するためのトレース解析器を含み、前記トレー
ス解析器が、前記論理解析器に記憶された前記信号を探
索して動作中の第１差分の位置を突き止め、どの内部モ
ジュールが障害のある出力を与えたように見えるかを判
別し、前記モジュールを障害があるとして標識するよう
に配列される、請求項１６に記載のシステム。
【請求項２９】請求項１６に記載のシステムを含む集
積回路。
【請求項３０】ロックステップ方式で動作可能な複数
の同じサブシステムを含むフォールト・トレラント・コ
ンピュータ・システムの、入力および出力を備えた少な
くとも１つのモジュールを個々に含むサブシステム中
で、障害のあるモジュールを識別する方法であって、ａ）個々のモジュールの前記入力および／または出力か
らの信号を受信するように接続された並列入力シグネチ
ャ生成器中で、前記シグネチャ生成器への入力の圧縮関
数であるシグネチャを生成する段階と、ｂ）個々のモジュールの前記入力および／または出力か
らの信号を受信するように接続された論理解析器に信号
を記憶する段階を含めた、論理解析器のトレースを生成
する段階と、ｃ）シグネチャ比較器で、個々のサブシステムの前記シ
グネチャ生成器の出力を比較する段階と、ｄ）前記シグネチャ間の誤った比較を検出すると同時
に、個々のサブシステム中の前記論理解析器をトリガす
る段階と、ｅ）個々の論理解析器に記憶された前記信号を比較し
て、前記の記憶された信号の間の第１差分を、障害のあ
るモジュールを示すものとして決定する段階とを含む方
法。
【請求項３１】前記サブシステム中で、前記並列入力
シグネチャ生成器または前記シグネチャ生成器、あるい
はその両方が、前記サブシステムの個々のモジュールか
ら出力されたワード全体を受信するように接続されるこ
とを特徴とする、請求項３０に記載の方法。
【請求項３２】段階（ａ）で、前記シグネチャが、前
記サブシステムの個々のモジュールから出力されたワー
ドから得られた圧縮ワードに基づいて生成されることを
特徴とする、請求項３１に記載の方法。
【請求項３３】段階（ｂ）で、前記論理解析器が、前
記サブシステムの個々のモジュールから出力されたワー
ドから得られた圧縮ワードを記憶することを特徴とす
る、請求項３０に記載の方法。
【請求項３４】段階（ａ）が、確かなシグネチャを生
成する段階を含むことを特徴とする、請求項３０に記載
の方法。
【請求項３５】段階（ａ）が、それへの全ての現在の
入力およびそれへの全ての過去の入力によって決まる、
確かなシグネチャを生成する段階を含むことを特徴とす
る、請求項３０に記載の方法。
【請求項３６】段階（ａ）が、並列入力リニア・フィ
ードバック・シフト・レジスタの個々の段階から取り出
されたワードを含む並列シグネチャを与える段階を含む
ことを特徴とする、請求項３０に記載の方法。
【請求項３７】段階（ａ）が、並列入力リニア・フィ
ードバック・シフト・レジスタの直列出力から取り出さ
れた一連のビットを含む直列シグネチャを与える段階を
含むことを特徴とする、請求項３０に記載の方法。
【請求項３８】段階（ｃ）が、個々の論理解析器に記
憶された前記信号を解析して、動作中の第１差分の位置
を突き止める段階と、どの内部モジュールが、障害のあ
る出力を与えたように見えるかを判別する段階と、前記
モジュールを、障害があるとして標識する段階とを含む
ことを特徴とする、請求項３０に記載の方法。