EP1425666A2 - Baugruppe, fehlertolerantes system sowie diagnoseverfahren - Google Patents

Baugruppe, fehlertolerantes system sowie diagnoseverfahren

Info

Publication number
EP1425666A2
EP1425666A2 EP02797629A EP02797629A EP1425666A2 EP 1425666 A2 EP1425666 A2 EP 1425666A2 EP 02797629 A EP02797629 A EP 02797629A EP 02797629 A EP02797629 A EP 02797629A EP 1425666 A2 EP1425666 A2 EP 1425666A2
Authority
EP
European Patent Office
Prior art keywords
module
boundary scan
error
jtag
modules
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP02797629A
Other languages
English (en)
French (fr)
Inventor
Dirk Schnabel
Pavel Peleska
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to EP02797629A priority Critical patent/EP1425666A2/de
Publication of EP1425666A2 publication Critical patent/EP1425666A2/de
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31703—Comparison aspects, e.g. signature analysis, comparators
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318566—Comparators; Diagnosing the device under test

Definitions

  • This invention relates to an assembly according to the preamble of claim 1, a fault-tolerant system with two mutually monitoring assemblies and a diagnostic method according to the preamble of claim 6.
  • ECC errors ECC: Error Correction Code
  • both duplicated units lead one Self test through.
  • the subunits that may be affected are usually checked as part of the self-test.
  • the memory is checked by a memory test.
  • the diagnostic software may not be able to identify this defect to be determined and assigned to the unit. This limited ability for self-diagnosis is particularly relevant for control signals, since data transmission via buses is usually secured via a parity line in the bus.
  • both units are initially declared to be defect-free. If the above discrepancy occurs again in the data supplied by the two units without an error being able to be determined in one of the two units, one unit is taken out of operation due to a random decision and replaced while the other unit has continued to be operated. If the discrepancy occurs again, the other unit is taken out of operation and replaced.
  • a disadvantage of this method is that, under the circumstances described above, the faulty unit continues to be operated with a probability of 50%.
  • JTAG Joint Test Action Group
  • the JTAG process is used as standard in production for test purposes.
  • a so-called boundary scan zu German, for example, border scanning
  • An assembly 21 prepared for the JTAG method is shown in FIG. 2.
  • the assembly 21 is connected to the i / O lines (I / O: input / output) via the plug 33.
  • the module is connected to the TAP (Test Access Port) 23 via connector 24.
  • the TAP interface requires at least four lines, which are called TCK (Test Clock), TDI (Test Data Input), TDO (Test Data Output; Test Data Output) and TMS (Test Mode Select).
  • TCK Test Clock
  • TDI Transmission Data Input
  • TDO Test Data Output
  • TMS Test Mode Select
  • the TAP interface is connected to an addressable JTAG bus module 22, via which the boundary scan of the boundary-scan-capable integrated circuits 25, 26, 27 and 28 is controlled via the lines 9.
  • boundary-scan cell 31 In boundary-scan-capable integrated circuits, a so-called boundary-scan cell (BSC: boundary-scan cell) 31 is connected between each input and output of the integrated circuit to be checked and the pin connected to the respective input and output , As shown in FIG. 2, all boundary scan cells are connected in series, so that digital data can be pushed through the boundary scan cells in test mode. Furthermore, the boundary scan cells have buffers in order to apply a low or high signal to the outputs of the integrated circuits and to read digital values from the inputs of the integrated circuits independently of the values just shifted by the boundary scan cells , In this way it is possible to test the connections 34 between the individual integrated circuits, which are typically implemented by a circuit board, for conductivity and mutual insulation. A circuit board holds much more connections 34 than are shown in Fig. 2 for illustration.
  • JTAG data can be pushed through all cells from the TDI to the TDO and thus through all inputs and outputs of the affected modules. This makes it possible to check the connection between the boundary scan cells.
  • This check includes the output driver of the boundary scan cell, bond wires between silicon chips and the housings of the respective silicon chips, the soldering between the housings and the circuit board, the conductor tracks of the circuit board and the input boundary scan cell.
  • the TAP interface is controlled by an external test device during the test mode.
  • the test device usually consists of a PC on which suitable software is installed, as well as an interface driver, a cable and a plug.
  • non-boundary scan-capable integrated circuits 29 and 30 are also exemplified to indicate that boundary scan capable and non boundary scan capable integrated circuits can be used in an assembly.
  • An advantage of an assembly according to the invention, a system according to the invention and the diagnostic method according to the invention is that under the circumstances described above it is avoided that a faulty unit or assembly continues to be operated. Furthermore, the invention can be used to differentiate between software and hardware errors in individual assemblies.
  • An advantage of using your own microcontroller in an assembly according to the invention is that a boundary scan can be carried out without the assembly having to be connected to a test device via plug 24 and cable 23. Therefore, the module does not have to be removed from a larger system to perform the boundary scan. It is only necessary to temporarily interrupt the operation of the module and to ensure beforehand that data that is required again after the boundary scan is stored in a suitable location on the module or in the system in which the module is installed become. In order to ensure the storage of the data and possibly other necessary activities, the boundary scan is carried out on the instruction of a processor 3 located in the module.
  • Fig. 1 is an ' assembly according to the invention with extended self-test capability
  • FIG. 2 shows an assembly which, after its manufacture, can be subjected to a boundary scan using the JTAG method.
  • FIG. 1 shows an assembly 1.
  • the assembly contains several electronic units, namely a core logic 2, a processor 3 (CPU: Central Processing Unit), a working memory 4, which is designed as DRAM (Dynamic Edge Access Memory), a non-volatile memory 5 (ROM: Read Only memory) and an input and output module or I / O module 6 (I / O: input / output).
  • These electronic modules are connected to one another via address, data buses and / or control lines 10 and thus provide the functionality expected by the module.
  • the I / O module 6 can output and receive data via the I / O bus 12.
  • all blocks 2 to 6 are prepared for a boundary scan.
  • the blocks each contain a JTAG I / O buffer 2b, 3b, 4b, 5b and 6b.
  • the JTAG I / O buffers are connected via the JTAG test lines 9, so that data, starting from the JTAG microcontroller, is connected by the JTAG
  • the module 1 also has a JTAG interface 11, so that the boundary scan also can be carried out under the control of an external JTAG controller.
  • the JTAG logic 13 can be used to select either the JTAG interface 11 or the JTAG microcontroller 7 for carrying out the boundary scan.
  • the connection 8 between the processor 3 and the JTAG microcontroller serves to initiate the boundary scan.
  • the boundary scan is preferably initiated by the processor 3 so that the processor 3 can put the module 1 into a suitable state before the boundary scan and in particular data required later in a suitable manner either on the module 1 or in one temporarily store the device connected to the module via the I / O bus 12.
  • the JTAG microcontroller can be implemented on the module in an integrated module that contains a general-purpose processor, a program memory and configurable logic that is configured for the function of the JTAG microcontroller.
  • the configurable logic contains, in particular, information about the routing of the address, data buses and / or control lines 10.
  • the JTAG microcontroller can also be implemented using several integrated modules, such as a general purpose processor, a RAM chip and a logic chip.
  • this functionality can, for example, also be integrated in an ASIC (Application-Specific Integrated Circuit) required for other functions.
  • the core logic 2 is also preferably implemented as an ASIC, the JTAG microcontroller 13 can preferably be integrated into the core logic in this other preferred embodiment in the core logic.
  • JTAG I / O buffer 3 processor 3b JTAG I / O buffer 4: main memory 4b JTAG I / O buffer 5: non-volatile memory 5b JTAG I / O buffer 6: I / O module 6b JTAG I / O buffer 7: JTAG microcontroller 8: Connection for triggering the JTAG self-test 9: JTAG test lines 10 address and data buses and control lines 11 JTAG interface 12 I / O bus 13 JTAG logic 21 assembly 22 Addressable JTAG bus module 23 TAP (Test Access Port: test access connection) 24 Connector 25 Integrated circuit capable of boundary scan 26 Integrated circuit capable of boundary scan 27 Integrated circuit capable of boundary scan 28 Integrated circuit capable of boundary scan 29 not Boundary scan-capable integrated circuit 30 Non-boundary-scan-capable integrated circuit 31 Bonded scan cells 32 I / O lines 33 connectors : connections to be checked

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Hardware Redundancy (AREA)

Abstract

Fehlertolerantes System mit zwei identischen, sich gegenseitig überwachenden Baugruppen, wobei das System jede Baugruppe veranlasst, einen Boundary-Scan durchzuführen, wenn beide Baugruppen unterschiedliche Daten liefern, damit eine Einrichtung im System aufgrund der Boundary-Scan-Ergebnisse bestimmen kann, welche der beiden Baugruppen defekt ist.

Description

Beschreibung
Baugruppe, fehlertolerantes System sowie Diagnoseverfahren
Diese Erfindung betriff eine Baugruppe gemäß dem Oberbegriff des Patentanspruchs 1, ein fehlertolerantes System mit zwei sich gegenseitig überwachenden Baugruppen sowie ein Diagnoseverfahren gemäß dem Oberbegriff des Patentanspruchs 6.
Im Stand der Technik sind hochzuverlässige, hardwarefehlerto- lerante Systeme bekannt. Solche Systeme arbeiten beispielsweise mit gedoppelten Baugruppen oder Einheiten. Vorzugsweise werden zentrale Einheiten wie Steuerungsrechner gedoppelt. Die gedoppelten Einheiten überwachen sich fortlaufend gegenseitig. Im Falle einer Diskrepanz zwischen den Ergebnissen der jeweiligen Einheiten muss möglichst schnell festgestellt werden, welche der Einheiten das falsche Ergebnis geliefert hat. Es muss also die defekte Einheit erkannt werden.
Für häufig auftretende Fehlerursachen stehen in der Regel Indikatoren zur Verfügung, die beispielsweise aus dem Auftreten von Paritätsfehlern, ECC-Fehlern (ECC: Error Correction Code, Fehlerverbesserungscode) und Protokollfehlern abgeleitet wer- den. Wenn ein solcher Indikator einen aufgetretenen und erkannten Fehler anzeigt, kann die defekte Einheit schnell bestimmt werden. Anschließend kann die Behebung des Defekts eingeleitet werden und die Einheit außer Betrieb genommen werden.
Ist die Ursache für eine Diskrepanz zwischen den Ergebnissen der gedoppelten Einheit nicht eindeutig aus solchen Indikatoren ableitbar, so führen beide gedoppelten Einheiten einen Selbsttest durch. Im Rahmen des Selbsttestes werden üblicherweise die möglicherweise betroffenen Subeinheiten geprüft. Beispielsweise wird der Speicher durch einen Speichertest geprüft. Weist eine Einheit jedoch einen Defekt auf, der auf eine unterbrochene oder kurzgeschlossene Leitung auf einer Leiterplatte oder im Gehäuse einer integrierten Schaltung o- der auf einen defekten Eingangs- oder Ausgangspuffer eines Bausteins zurückzuführen ist, so ist es der Diagnosesoftware u.U. nicht möglich, diesen Defekt festzustellen und der Ein- heit zuzuordnen. Diese beschränkte Fähigkeit zur Selbstdiagnose ist besonders für Steuersignale relevant, da die Datenübertragung über Busse in der Regel über eine Paritätsleitung im Bus gesichert ist.
Falls kein Defekt in einer der gedoppelten Einheiten ermittelt werden kann, werden beide Einheiten zunächst für defektfrei erklärt. Falls die obengenannte Diskrepanz in den von den beiden Einheiten gelieferten Daten wieder auftritt, ohne dass ein Fehler in einer der beiden Einheiten ermittelt wer- den kann, wird eine Einheit aufgrund einer Zufallsentscheidung außer Betrieb genommen und ersetzt, während die andere Einheit weiter betrieben wurde. Bei nochmaligem Auftreten der Diskrepanz wird die andere Einheit außer Betrieb genommen und ausgetauscht. Nachteilig an diesem Verfahren ist, dass unter den oben beschriebenen Umständen die fehlerhafte Einheit mit einer Wahrscheinlichkeit von 50 % weiter betrieben wird.
Ferner ist im Stand der Technik das JTAG-Verfahren (JTAG: Joint Test Action Group) bekannt. Der entsprechende IEEE- Standard 1149.1 wurde im Februar 1990 verabschiedet und in der Zwischenzeit zweimal ergänzt. Das JTAG-Verfahren wird in der Fertigung zu Testzwecken standardmäßig eingesetzt. Nach dem JTAG-Verfahren wird ein sogenannter Boundary-Scan (zu deutsch etwa Grenzabtastung) nach der Fertigung einer Baugruppe eingesetzt, um die Korrektheit der elektrischen Verbindungen der Baugruppe vor ihrer Auslieferung zu überprüfen. Eine für das JTAG-Verfahren vorbereitete Baugruppe 21 zeigt Figur 2. Die Baugruppe 21 wird im normalen Betrieb über den Stecker 33 mit den i/O-Leitungen (I/O: Input/Output; Eingabe/Ausgabe) verbunden. Zur Durchführung des Boundary-Scans wird die Baugruppe über Stecker 24 mit dem TAP (Test Access Port) 23 verbunden. Die TAP-Schnittstelle benötigt mindestens vier Leitungen, die mit TCK (Test Clock, Testtakt) , TDI (Test Data Input; Testdateneingang) , TDO (Test Data Output; Testdatenausgang) und TMS (Test Mode Select; Testmodusauswahl) bezeichnet werden. Die TAP-Schnittstelle ist mit einem adressierbaren JTAG-Busbaustein 22 verbunden, über den über die Leitungen 9 der Boundary-Scan der boundary-scan-fähigen integrierten Schaltungen 25, 26, 27 und 28 gesteuert wird.
Bei boundary-scan-fähigen integrierten Schaltungen ist zwischen jedem zu überprüfenden Ein- und Ausgang der integrier- ten Schaltung und dem mit dem jeweiligen Ein- und Ausgang verbundenem Pin eine sogenannte Boundary-Scan-Zelle (BSC: Boundary-Scan Cell) 31 geschaltet. Wie in Fig. 2 dargestellt, sind alle Boundary-Scan-Zellen seriell verbunden, so dass im Testmodus digitale Daten durch die Boundary-Scan-Zellen ge- schoben werden können. Ferner weisen die Boundary-Scan Zellen Puffer auf, um an Ausgänge der integrierten Schaltungen ein Low- oder High-Signal zu legen und von den Eingängen der integrierten Schaltungen digitale Werte unabhängig von den gerade durch die Boundry-Scan Zellen geschobenen Werten zu le- sen. Auf diese Weise ist es möglich, die Verbindungen 34 zwischen den einzelnen integrierten Schaltungen, die typischerweise durch eine Platine realisiert werden, auf Leitfähigkeit und gegenseitige Isolation hin zu prüfen. Eine Platine ent- hält sehr viel mehr Verbindungen 34 als in Fig. 2 zur Illustration dargestellt sind.
Durch die serielle Verbindung aller Boundary-Scan-Zellen kön- nen JTAG-Daten durch alle Zellen vom TDI zum TDO und damit durch alle Ein- und Ausgänge der betroffenen Bausteine geschoben werden. Hierdurch ist es möglich, die Verbindung zwischen den Boundary-Scan-Zellen zu überprüfen. Diese Überprüfung umfasst den Ausgangstreiber der Boundary-Scan-Zelle, Bonddrähte zwischen Silicium-Chips und den Gehäusen der jeweiligen Silicium-Chips, die Lötungen zwischen den Gehäusen und der Platine, die Leiterbahnen der Platine sowie die Eingangs-Boundary-Scan-Zelle .
Die TAP-Schnittstelle wird während des Prufmodusses von einem externen Prüfgerät angesteuert . Das Prüfgerät besteht in der Regel aus einem PC, auf dem eine geeignete Software installiert ist, sowie einem Schnittstellentreiber, einem Kabel sowie einem Stecker.
In Fig. 2 sind ferner auch nicht boundary-scan-fähige integrierte Schaltungen 29 und 30 beispielhaft dargestellt, um anzudeuten, dass boundary-scan-fähige und nicht boundary-scanfähige integrierte Schaltungen in einer Baugruppe verwendet werden können.
Es ist die Aufgabe der Erfindung, eine Baugruppe, ein System und ein Diagnoseverfahren anzugeben, die die Diagnose von Fehlern in hardwaretoleranten Systemen zu erleichtern.
Diese Aufgabe wird durch eine Baugruppe nach Patentanspruch 1, ein System nach Patentanspruch 5 sowie ein Diagnoseverfahren nach Patentanspruch 6 gelöst . Bevorzugte Ausführungsformen sind Gegenstand der abhängigen Ansprüche .
Vorteilhaft an einer erfindungsgemäßen Baugruppe, einem erfindungsgemäßen System und dem erfindungsgemäßen Diagnoseverfahren ist, dass unter den oben beschriebenen Umständen vermieden wird, dass eine fehlerhafte Einheit oder Baugruppe weiter betrieben wird. Ferner kann die Erfindung zur Unter- Scheidung von Software- und Hardwarefehlern in einzelnen Baugruppen eingesetzt werden.
Vorteilhaft an der Verwendung eines eigenen MikroControllers in einer erfindungsgemäßen Baugruppe ist, dass ein Boundary- Scan durchgeführt werden kann, ohne dass die Baugruppe über Stecker 24 und Kabel 23 mit einem Prüfgerät verbunden werden muss. Zur Durchführung des Boundary-Scans muss die Baugruppe deshalb nicht aus einem größeren System entfernt werden. Es ist lediglich erforderlich, den Betrieb der Baugruppe zeit- weise zu unterbrechen und vorher sicherzustellen, dass Daten, die nach dem Boundary-Scan wieder benötigt werden, in geeigneter Stelle auf der Baugruppe oder in dem System, in das die Baugruppe eingebaut ist, gespeichert werden. Um das Speichern der Daten und möglicherweise weitere notwendige Aktivitäten sicherzustellen, wird der Boundary-Scan auf Anweisung eines in der Baugruppe befindlichen Prozessors 3 durchgeführt.
Vorteilhaft ist ferner die Verwendung eines aus der Modulfertigung bekannten Testverfahrens, weil auf diese Weise Stan- dard-ICs (IC: Integrated Circuit, Integrierte Schaltung) verwendet werden können. Dies ist kostengünstiger als die Entwicklung von anwendungsspezifischen ICs (ASICs: Application- Specific Integrated Circuit) . Im folgenden werden bevorzugte Ausführungsformen der Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Dabei zeigen:
Fig. 1 eine 'erfindungsgemäße Baugruppe mit erweiterter Selbsttestfähigkeit, und
Fig. 2 eine Baugruppe, die nach ihrer Herstellung einem Boun- dary-Scan nach dem JTAG-Verfahren unterworfen werden kann.
Eine bevorzugte Ausführungsform dieser Erfindung ist in Fig. 1 dargestellt, die eine Baugruppe 1 zeigt. Die Baugruppe enthält mehrere elektronische Einheiten, nämlich ei- ne Kernlogik 2, einen Prozessor 3 (CPU: Central Processing Unit) , einen Arbeitsspeicher 4, der als DRAM (Dynamic Rändern Access Memory) ausgeführt ist, einem nicht flüchtigen Speicher 5 (ROM: Read Only Memory) und einen Ein- und Ausgabebaustein oder I/O-Baustein 6 (I/O: Input/Output) . Diese elektronischen Bausteine sind über Adress-, Datenbusse und/oder Steuerleitungen 10 miteinander verbunden und stellen so die von der Baugruppe erwartete Funktionalität zur Verfügung. Der I/O-Baustein 6 kann Daten über den I/O-Bus 12 ausgeben und empfangen. In Fig. 1 sind alle Bausteine 2 bis 6 für einen Boundary-Scan vorbereitet. Die Bausteine enthalten jeweils einen JTAG- I/O-Puffer 2b, 3b, 4b, 5b sowie 6b. Beginnend vom JTAG- Mikrocontroller 7 und die JTAG-Logik 13 sind die JTAG-I/O- Puffer über die JTAG-Testleitungen 9 verbunden, so dass Da- ten, ausgehend vom JTAG-Mikrocontroller, durch die JTAG-
I/O-Puffer und wieder zurück zum JTAG-Mikrocontroller geschoben werden können. Die Baugruppe 1 weist daneben eine JTAG-Schnittstelle 11 auf, so dass der Boundary-Scan auch unter Kontrolle eines externen JTAG-Controllers durchgeführt werden kann. Durch die JTAG-Logik 13 kann entweder die JTAG-Schnittstelle 11 oder der JTAG-Mikrocontroller 7 zur Durchführung des Boundary-Scans ausgewählt werden.
Die Verbindung 8 zwischen dem Prozessor 3 und dem JTAG- Mikrocontroller dient dazu, den Boundary-Scan zu veranlassen. Wie oben ausgeführt, wird der Boundary-Scan vorzugsweise durch den Prozessor 3 initiiert, damit der Prozessor 3 vor dem Boundary-Scan die Baugruppe 1 in einen geeigneten Zustand versetzen kann und insbesondere später benötigte Daten in geeigneter Weise entweder auf der Baugruppe 1 oder in einem mit der Baugruppe über den I/O-Bus 12 verbundenen Gerät zwischenzuspeichern.
Der JTAG-Mikrocontroller kann auf der Baugruppe in einem integrierten Baustein realisiert werden, der einen All- zweckprozessor, einen Programmspeicher und konfigurierbare Logik enthält, die für die Funktion des JTAG- Mikrocontrollers konfiguriert wird. Die konfigurierbare Logik enthält insbesondere Informationen über die Leitungsführung der Adress-, Datenbusse und/oder Steuerleitungen 10.
In einer anderen Ausführungsform kann der JTAG- Mikrocontroller auch durch mehrere integrierte Bausteine, wie z.B. einem Allzweckprozessor, einem RAM-Baustein und einem Logikbaustein implementiert werden.
In einer weiteren Ausführungsform kann diese Funktionalität beispielsweise aber auch in einem für andere Funktionen benötigten ASIC (Application-Specific Integrated Circuit; anwendungsspezifische integrierte Schaltung) integriert wer- den. Da auch die Kernlogik 2 vorzugsweise als ASIC realisiert wird, kann der JTAG-Mikrocontroller 13 vorzugsweise in die Kernlogik in dieser anderen bevorzugten Ausführungs- form in die Kernlogik integriert werden.
Bezugszeichenliste
1: Baugruppe 2: Kernlogik
2b JTAG-I/O-Puffer 3: Prozessor 3b JTAG-I/O-Puffer 4: Arbeitsspeicher 4b JTAG-I/O-Puffer 5: nicht flüchtiger Speicher 5b JTAG-I/O-Puffer 6: I/O-Baustein 6b JTAG-I/O-Puffer 7: JTAG-Mikrocontroller 8: Verbindung zum Auslösen des JTAG-Selbsttests 9: JTAG-Testleitungen 10 Adress- und Datenbusse sowie Steuerleitungen 11 JTAG-Schnittstelle 12 I/O-Bus 13 JTAG-Logik 21 Baugruppe 22 adressierbarer JTAG-Busbaustein 23 TAP (Test Access Port: Testzugriffsanschluss) 24 Stecker 25 boundary-scan-fähige integrierte Schaltung 26 boundary-scan-fähige integrierte Schaltung 27 boundary-scan-fähige integrierte Schaltung 28 boundary-scan-fähige integrierte Schaltung 29 nicht boundary-scan-fähige integrierte Schaltung 30 nicht boundary-scan-fähige integrierte Schaltung 31 Bondary-Scan-Zellen 32 I/O-Leitungen 33 Stecker : zu prüfende Verbindungen

Claims

Patentansprüche
1. Baugruppe mit: integrierten Schaltungen (2,3,4,5,6), die einen Boundary-Scan ermöglichen, d a d u r c h g e k e n n z e i c h n e t, dass die Baugruppe (1) einen Mikrocontroller (7) zum Durchführen des Boundary-Scans aufweist.
2. Baugruppe nach Anspruch 1 , d a d u r c h g e k e n n z e i c h n e t, dass die Baugruppe einen Anschluss für die JTAG- Testleitungen (11) oder einen adressierbaren JTAG- Busbaustein' (22) aufweist.
3. Baugruppe nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, dass in der Baugruppe ferner eine zentrale Recheneinheit (3) vorgesehen ist, die die Baugruppe in einen bestimmten Zustand bringt, so dass diese nach dem Boundary-Scan ihren normalen Betrieb fortsetzen kann.
4. Baugruppe nach Anspruch 3 , d a d u r c h g e k e n n z e i c h n .e t, dass die zentrale Recheneinheit (3) und der Mikrocontroller (7) durch eine einzige integrierte Schaltung realisiert werden.
5. Fehlertolerantes System mit zwei identischen, sich gegenseitig überwachenden Baugruppen, nach einem der Ansprü- ehe 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, das System jede Baugruppe veranlasst, einen Boundary-Scan durchzuführen, wenn beide Baugruppen unterschiedliche Daten liefern, damit eine Einrichtung im System aufgrund der Boundary-Scan-Ergebnisse bestimmen kann, welche der beiden Baugruppen defekt ist.
6. Diagnoseverfahren für ein hochzuverlässiges System mit den Schritten:
Ermitteln eines Fehlers in dem System, g e k e n n z e i c h n e t d u r c h den Schritt: Durchführen eines Boundary-Scans um den Fehler zu lokalisieren.
7. Diagnoseverfahren nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t, dass in dem System Baugruppen zweifach vorgesehen sind und ein Fehler ermittelt wird, wenn die eine der zweifach vorgesehenen Baugruppen ein anderes Ergebnis als die zweite liefert .
8. Diagnoseverfahren nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t, dass das Lokalisieren des Fehlers darin besteht, zu bestimmen, auf welcher der zweifach vorgesehenen Baugruppen ein Fehler auftrat.
EP02797629A 2001-08-28 2002-08-27 Baugruppe, fehlertolerantes system sowie diagnoseverfahren Withdrawn EP1425666A2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
EP02797629A EP1425666A2 (de) 2001-08-28 2002-08-27 Baugruppe, fehlertolerantes system sowie diagnoseverfahren

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
EP01120510 2001-08-28
EP01120510 2001-08-28
EP02797629A EP1425666A2 (de) 2001-08-28 2002-08-27 Baugruppe, fehlertolerantes system sowie diagnoseverfahren
PCT/EP2002/009557 WO2003021282A2 (de) 2001-08-28 2002-08-27 Baugruppe, fehlertolerantes system sowie diagnoseverfahren

Publications (1)

Publication Number Publication Date
EP1425666A2 true EP1425666A2 (de) 2004-06-09

Family

ID=8178439

Family Applications (1)

Application Number Title Priority Date Filing Date
EP02797629A Withdrawn EP1425666A2 (de) 2001-08-28 2002-08-27 Baugruppe, fehlertolerantes system sowie diagnoseverfahren

Country Status (2)

Country Link
EP (1) EP1425666A2 (de)
WO (1) WO2003021282A2 (de)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5285152A (en) * 1992-03-23 1994-02-08 Ministar Peripherals International Limited Apparatus and methods for testing circuit board interconnect integrity
US5428624A (en) * 1993-10-12 1995-06-27 Storage Technology Corporation Fault injection using boundary scan
US5799022A (en) * 1996-07-01 1998-08-25 Sun Microsystems, Inc. Faulty module location in a fault tolerant computer system
US6191603B1 (en) * 1999-01-08 2001-02-20 Agilent Technologies Inc. Modular embedded test system for use in integrated circuits

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO03021282A3 *

Also Published As

Publication number Publication date
WO2003021282A3 (de) 2003-07-24
WO2003021282A2 (de) 2003-03-13

Similar Documents

Publication Publication Date Title
DE60100754T2 (de) System und verfahren zum testen von signalverbindungen unter verwendung einer eingebauten selbsttestfunktion
EP1027707B1 (de) Verfahren zur prüfung der busanschlüsse von beschreib- und lesbaren integrierten, elektronischen schaltkreisen, insbesondere von speicherbausteinen
DE3702408C2 (de)
EP1149295B1 (de) Steuergerät zur steuerung sicherheitskritischer anwendungen
EP0104635A2 (de) Verfahren und Anordnung zum Prüfen eines digitalen Rechners
WO2005052612A2 (de) Ein- und ausgangsschaltung eines integrierten schaltkreises, verfahren zum testen eines integrierten schaltkreises sowie integrierter schaltkreis mit einer solchen ein- und ausgangsschaltung
EP1246033A1 (de) Verfahren zur Überwachung konsistenter Speicherinhalte in redundanten Systemen
DE10250875B4 (de) Vorrichtung und Verfahren zum Konfigurieren einer integrierten Schaltung mit eingebettetem Speicher
DE102006011706B4 (de) Halbleiter-Bauelement, sowie Halbleiter-Bauelement-Test-Verfahren
EP2786162B1 (de) Verfahren zum feststellen eines fehlers in verbindungleitungen zwischen einer zentraleinheit und einer mehrzahl von voreinander unabhängigen elektronischen baueinheiten
DE10217609A1 (de) Ein-Chip-Mikrocomputer mit dynamischer Einbrenn-Testfunktion und dynamisches Einbrenn-Testverfahren dafür
EP0974848B1 (de) Integrierte Schaltung mit einer Selbsttesteinrichtung
DE102004043063B4 (de) Verfahren zum Betreiben eines Halbleiter-Bauelements mit einem Test-Modul
DE102007045509A1 (de) Fahrzeug-Steuereinheit mit einem Versorgungspannungsüberwachten Mikrocontroller sowie zugehöriges Verfahren
EP2729857B1 (de) Dokumentation von fehlern in einem fehlerspeicher eines kraftfahrzeugs
DE102007015140A1 (de) Diagnosevorrichtung und Diagnoseverfahren zum Ausführen einer Diagnose eines mechatronischen Systems
EP1295519B1 (de) Herstellungsverfahren für ein elektronisches gerät
EP1425666A2 (de) Baugruppe, fehlertolerantes system sowie diagnoseverfahren
WO2009030540A1 (de) Verfahren und vorrichtung zur ermittlung von fehlerhaften komponenten verkoppelter wirkketten
DE10322726A1 (de) Verfahren und Vorrichtung zum Verbessern einer Testfähigkeit von I/O-Treiber/Empfängern
DE102017201621A1 (de) Integrierte Schaltung für ein Steuergerät eines Kraftfahrzeugs, Verfahren zur Herstellung einer integrierten Schaltung
DE2441486A1 (de) Verfahren zur automatischen fehlerermittlung bei elektrischen schaltkreisen und einrichtung zur durchfuehrung des verfahrens
EP1224547B1 (de) Integrierter elektronischer baustein mit duplizierter kernlogik und hardware-fehlereinspeisung für prüfzwecke
DE102012011872B4 (de) Steuervorrichtung mit einer Bus-Diagnosefunktion
EP1394559A1 (de) Verfahren und Anordnung zur Erkennung und Behebung von Leitungsdefekten

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20040128

AK Designated contracting states

Kind code of ref document: A2

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR IE IT LI LU MC NL PT SE SK TR

AX Request for extension of the european patent

Extension state: AL LT LV MK RO SI

17Q First examination report despatched

Effective date: 20040611

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION HAS BEEN WITHDRAWN

18W Application withdrawn

Effective date: 20060109