KR950005527B1

KR950005527B1 - 다중 여분식 고장 검출 시스템 및 그 사용 방법

Info

Publication number: KR950005527B1
Application number: KR1019870701138A
Authority: KR
Inventors: 이. 스미스 스티븐; 제이. 미피 케니스
Original assignee: 트리플렉스
Priority date: 1986-04-03
Filing date: 1987-04-03
Publication date: 1995-05-25
Also published as: EP0273043A4; JPH01500307A; JP2608904B2; KR880701407A; DE3751600D1; US4967347A; CA1285073C; EP0273043B1; DE3751600T2; EP0273043A1; AU7357187A; WO1987006037A1

Abstract

내용 없음.

Description

[발명의 명칭]

다중 여분식 고장 검출 시스템 및 그 사용 방법

[도면의 간단한 설명]

제1도는 본 발명에 의한 3중 여분식 컴퓨터 시스템의 블록도.

제2a도는 본 발명에 사용되는 계산장치의 간단화한 블록도.

제2b도는 제2a도에 유사한 간단화한 블록도이며, 여분식 데이타 버스를 거쳐서 본 발명에 위한 3중 여분식 컴퓨터 시스템과 접속되는 메모리로부터 데이타 버스가 어떤형태로 차단되는가를 나타내는 것이다.

제3도는 제1도의 시스템의 버스비교 논리장치 및 고장결정 논리장치를 보다 상세히 나타내는 블록도.

제4도는 제3도의 비교 논리장치의 하나를 나타내는 부분적 블록도.

제5도는 제3도의 고장상태 논리장치를 나타내는 개략적 볼록도.

제6도는 제1도에 표시한 3개의 계산 서브시스템의 하나의 하드웨어 블록도.

제7도는 본 발명의 각 계산 모듈로 사용된 프로세서의 여러가지의 하드웨어 상태를 나타내는 블록도.

제8도는 모듈의 제거 또는 교환중 전기차단을 발생하기 위해 사용되는 기계적 인터록을 표시하는 간단화된 정면도.

제9도는 긴급(hot)한 제거 또는 교환이 가능하도록 모듈이 어떤 양태로 구성되어 있는가를 도시하는 도면.

제10도는 본 발명의 3중 여분식 컴퓨터 시스템과 관련하여서 사용되는 전원 공용회로의 간단화한 블록도.

[발명의 상세한 설명]

[발명의 기술적 배경]

본 발명은 다중 여분식 고장 검출 시스템에 관한 것이며, 특히 표결논리를 사용하는 다중 여분식 프로세서에 관한것이다.

3중 모듈 여분식(TMR) 계산 시스템은 수년전부터 알려져 있다. 예를 들면, 미국특허 제4375683호 명세서(Wensley, Fault Tolerant Coaputational system and Voter Circuit)에는 TMR 기술에 의해 그와 같은 시스템이 기재되어 있다. 일반적으로 TMR시스템은 계산기능이 동기적으로 동작하는 3개의 동일 모듈에 의하여 수행되며, 계산의 결과는 표결회로에서 비교된다.

만약에 하나의 모듈에 어떤 이유로 에러가 있으면, 그 결과는 다른 2개의 모듈로부터의 올바른 결과에 의해 표결로 배제된다.

TMR원리는 또 문헌("Proc. of IEEE, 제64권, 제6호, 1976년 6월의 Wakerley의 논문)에 기재되어 있다. 다른 배경기술로서 유용한 문헌으로서는 IEEE Trans, on Computers, 제C-27권, 제6호, 1678년 6월의 Davies 및 Wakerley의 논문이 있다.

다음의 특허는, 본 발명의 기술분야에 있어서의 기술의 상태를 나타내고 있다.

미국특허 제3356837호 명세서(Raymond) 2진식 데이타 정보 시스템.

미국특허 제3501743호 명세서(Dryden) 병렬식 신호 채널에 대한 자동식 착오 교정시스템.

미국특허 제3538498호 명세서(Games등) 다수결에 의한 고장선택 및 고장표시.

미국특허 제3665173호 명세서(Bouricius등) 3중 모듈 여분.

미국특허 제3680069호 명세서(Neumann등) 여분식 제어 시스템의 시험.

미국특허 제3783250호 명세서(Fletcher) 적용식 표결 컴퓨터 시스템.

미국특허 제3805235호 명세서(Foster등) 다수채널 여분식 제어 시스템에 대한 동일화 수단.

미국특허 제3848116호 명세서(Moder등) 3중 시스템 장치를 구비한 자료처리 시스템.

미국특허 제420715호 명세서(Northon등) 철도제어 신호 인터록킹 시스템.

미국특허 제4356546호 명세서(Whiteside등) 고장 용납식 멀티 컴퓨터 시스템.

미국특허 제4402045호 명세서(Krol) 멀티 프로세서 컴퓨터 시스템.

미국특허 제4497059호 명세서(Smith) 다수 채널 여분식 처리 시스템.

다음의 특허는 전체의 시스템에서 전원을 단절시킴이 없이 재산 모듈의 제거, 교환에 관한 본 발명에 관련한 문헌이다.

미국특허 제3993935호 명세서(Phillips등) 인쇄 회로판의 연결.

미국특허 제4079440호 명세서(Ohnuma등) 온라인 상태를 유지하면서 삽입하거나 제거할 수 있는 인쇄회로판.

미국특허 제4454552호 명세서(Barnes등) 인쇄회로판 연결 시스템.

미국특허 제4375683호 명세서(Wensley)에 기재되어 있는 시스템과 같은 종래기술의 많은 고장 요인 시스템의 공통의 결점은, 시스템내의 고장의 검출이 표결회로로부터 올바르게 나타나는 것에 의존하는 것이다. 만일에 표결회로 자체에 고장이 있다면, 고장의 검출논리도 또한 잘못이 된다.

다른 시스템에서는 이 문제에 대처하기 위하여 각종 형태의 다중 표결회로를 사용하고 있다. 그러나, 종래의 시스템은 어느것도 고장검출 논리장치 그 자체내의 고장검출의 분야로 완전히 만족할 수 있는 것은 없다.

따라서, 다중 계산모듈중의 고장의 검출뿐만 아니라, 각 모듈과 관련하는 고장결정 논리장치내의 고장의 검출도 행할수가 있는 다중 여분식 다수 표결 시스템의 필요성은 전과 다름없이 존재한다. 본 발명은 이것을 목적으로 한것이다.

[발명의 개요]

본 발명은, 고장의 검출이 다수결 원리로 행하여지는 다중고장 검출 모듈을 갖는 다중 여분식 컴퓨터 시스템에 관한 것이다. 간단히 말하면, 일반적으로 본 발명은, 각각 프로세서와 메모리와 각 계산장치사이의 데이타 버스를 구비하고 있는 복수의 계산장치와, 메모리와 프로세서 사이의 데이타 버스상의 데이타를 도중에서 받아, 그것을 대응하는 데이타 버스에 송신하는 수단과, 각 계산장치와 공동하여 데이타 버스 모두로부터 입력을 받아서 그 계산장치에 단일의 표결된 출력을 공급하도록 접속된 표결회로를 구비하고 있다.

본 발명의 시스템은 또, 데이타 버스 모두로부터 입력을 받아, 시스템의 고장상태를 나타내는 상태워어드를 발생하도록 접속시킨 각 계산장치와 공동하는 고장결정 논리장치와, 각 계산장치가 표결된 고장상태워어드를 공급되도록 대응하는 데이타버스와 고장결정 논리장치를 접속하는 수단을 갖추고 있다.

더욱 상세히 설명하면, 본 발명의 예시된 실시예에서는, 시스템은 3종 여분식이다. 고장결정 논리장치는 3개의 데이타 버스로부터 신호를 받고, 3개의 라인에 데이타 버스 사이의 승인을 표시하는 버스 비교출력신호를 발생 시키도록 접속된 버스 비교논리 장치를 구비하고 있다. 특히 버스 비교논리 장치로부터의 3개의 출력라인은 데이타 버스 신호의 3개의 가능한 대향의 각각의 사이의 동일 또는 부동을 지시한다.

고장결정 논리장치는 또 버스비교 논리장치로부터의 버스비교출력신호를 번역하고, 그것으로부터 고장상태워어드를 발생시키는 수단을 구비하고 있다. 그것으로부터 고장상태워어드를 발생시키는 수단을 구비하고있다. 고장결정 논리장치는 또, 계산장치에 의해 어드레스(Adress) 가능하며, 고장검출 논리장치에 결합되어서 버스비교 출력신호의 선택적 설정을 가능케 하고, 고장결정 논리장치내의 고장의 검출을 용이하게 하는 테스트 레지스터를 가지고 있다.

본 발명의 도시한 실시예는 각각 계산장치와 버스비교 논리장치와 고장 결정 논리장치를 갖는 3개의 모듈을 구비하고 있다. 각 모듈은 게다가 전체의 시스템에서 전원을 단절하는 일이 없이 모듈의 제거 또는 교환을 가능하게 하는 전기·기계적 수단을 구비하고 있다. 전기·기계적 수단은 모듈의 삽입중에 다른 접속전에 전원의 접속을 확보하고, 모듈의 제거중 다른 라인의 단절후 전원의 차단을 확실히 하기 위하여 길이가 긴 전원 접속핀을 구비하며, 게다가 모듈의 실제의 제거에 앞서서 전기차단신호를 발생시키는 전기·기계적 인터록크(interlock)를 구비하며, 그것에 의해 차단신호가 손서바르게 모듈의 동작을 종료시키기 위해 사용된다.

본 발명의 방법에 의하면, 3종 여분식 컴퓨터 시스템의 고장결정 논리장치중의 에러는 3개의 동기된 계산 서브시스템의 한개중의 에러 상태를 모의 실험하고, 3개의 서브 시스템의 각각과 공동하는 고장결정 논리장치중의 제1의 고장상태 조건의 셋트(set)를 발생시켜, 3개의 계산서브시스템의 각각 중에 다수결 표결에 의해 3개의 관련하는 데이타 버스위에 제1의 고장 상태조건을 읽어내고, 제1의 고장상태조건의 읽어내기의 결과로서 고장 상태 조건의 제2의 셋트를 발생시키는 것에 의해 검출되며, 제2의 고장 상태조건은 부적절히 작동하는 고장결정 논리장치의 식별자(識別子)를 발생시킨다.

다른 변형방법에서는, 고장상태를 모의 실험하는 단계는 데이타 버스의 선택된 것에 고의 로 부정확한 데이타 워어드를 써 넣고, 그것에 의해서 표결된 데이타 버스의 판독은 선택된 버스와 관련하는 계산서브 시스템중의 에러의 지시를 발생하고, 제1의 고장상태조건의 읽어내기의 단계는 부적절히 작동하는 고장결정 논리장치를 표시한다.

다른 변형방법에서는, 고장상태를 모의 실험하는 단계는, 고장결정 논리장치중에 버스비교 신호의 선택된 셋트를 주입하고, 그것에 의해 제1의 고장상태 조건의 읽어내기 단계는 버스비교 신호로부터 예상된 결과를 생성하고, 제1의 고장상태조건의 읽어내기 단계는 고장결정 논리장치 자체중의 에러를 표시하는 제2의 고장상태 조건을 발생한다.

본 발명의 다른 관점에 의하면, 전력은 복수의 여분식 전원버스 및 동수의 복수의 전원 공용회로에 의해 복수의 독립전원으로부터 시스템에 공급된다. 시스템중의 다수의 전기부하(負荷)의 각각은 모두의 전원으로부터 전력을 받지만, 시스템은 부하중 또는 전원중의 단락 기타의 고장에 의한 장해를 받지 않는다. 각 전력공용회로는 전원으로부터의 각 라인에 전류제한 회로를 구비하며, 부하의 단락에 의해 발생한 가능한 과전류상태로부터 각 전원을 보호한다. 다이오드도 또 전원으로부터의 각 라인에 설치되어져 다른 전원중의 단락에 대해서 전원이 전류를 공급하는 것을 저지한다. 그 다이오드들의 출력은 부하의 1단자와 결합되며, 다른 전원으로부터 출력된 전류와 결합된다.

이상의 설명에서, 본 발명이 다중 여분식 다수표결 컴퓨터 시스템의 분야에 있어서 상당한 진보를 준다는 것이라는 것이 인식되어 질 것이다. 특히 본 발명은 다중계산장치의 동작의 점검뿐만 아니라, 계산장치의 각각과 관련하는 고장검출 논리장치의 동작도 또 검점할 수 있는 신뢰성이 있는 기술을 제공한다. 본 발명의 기타 양태 및 이점은 첨부도면과 관련한 아래의 상세한 설명에서 명료해질 것이다.

[바람직한 실시예의 설명]

설명을 위해 도시하는 바와 같이, 본 발명은, 어느 종류의 컴퓨터고장에서 생기는 계산에러의 가능성을 가소하기 위한 다중계산회로 및 표결회로를 사용하는 형식의 고장에 영향을 주지 않는 컴퓨터 시스템에 관한 것이다.

전형적인 실제 시간 컴퓨터 기술에 있어서는, 복잡한 공업 프로세서중의 처리 변수의 감시 및 제어에 있어서, 계산장치는 디지털 및 아나로그 입력신호를 수신하고, 디지털 및 아나로그 출력신호를 발생한다.

제2a도에 표시하는 바와 같이, 전형적인 컴퓨터 시스템은 프로세서 10와 공동의 메모리 12를 갖추고 있다. 입력 14 및 출력신호 16은 도면에서 표시하는 것같이 프로세서 10와 통신하고, 컴퓨터가 행하는 갖가지 기능을 컴퓨터 메모리 12의 조작의 직접적인 결과라고 생각할수가 있다.

프로세서 10는 메모리 어드레스를 운반하는 어드레스 라인 18 및 메모리 12에 축적되는 데이터 워어드를 위한 데이터 "써넣기(write)"통로 20 및 메모리 12에 축적된 데이타 워어드를 검색하기 위한 데이터 "읽어내기(read)" 통로 22로 생각할수가 있는 데이타경로위에서 메모리 12와 통신한다.

이 발명의 컴퓨터 시스템에서는 3중화된 계산장치의 메모리에서 읽어내어지는 데이터는 고장검출을 위해 감시되고, 나중에 다수결 표결된 데이터의 형태로 프로세서 10로 돌아간다. 3중화된 계산장치의 전형적인것은 제2b도에 개념적인 형태로 표시되어 있다. 메모리 12로부터의 데이타 워어드는 라인 24에서 ,3개의 데이타 버스 28중의 한개로 전송된다. 다른 2개의 데이타 버스는 다른 2개의 계산장치로부터 데이터를 받고, 3개의 데이타 버스는 혹시 3개의 계산장치가 정확히 동기(同期)로 작동한다면 항상 동일한 데이타를 전송하지 않으면 안된다. 3개의 데이타 버스위의 데이타가 동일하지 않을 때만이 후술하는 테스트 프로세서이다.

데이타 버스 26는 표결회로 30에 라인 28으로 따로따로의 입력에 공급되고, 이 표결회로 30는 데이타 버스 26로부터의 데이타 신호의 다수결 표결한것을 선택해서 라인 32에 단일출력을 출력한다. 프로세서 10는 라인(32)위의 표결된 데이타를 수신해서, 실제로는 다중계산 시스템의 메모리로부터 "표결된 데이타"를 받고 있는 것이지만, 직접 그 메모리로부터 받은것처럼 동작한다.

이상의 데이타 흐름의 설명은, 계산장치의 하아드웨어가 더욱 상세하게 설명될 때에 이해되도록 다소 간소화 되어 있다. 메모리 12와의 사이의 데이타경로는, 표결회로 30에 의해 처리되기 때문에 도중에서 뽑아내게 되는 읽어내기 경로 22뿐이지만, 단일의 양방향성 버스로써 구성되어 있다. 3중 여분식 컴퓨터 시스템은 제1도에 표시되고, 3개의 계산장치 40a,40b,40c를 갖추고 있다.

이 설명을 통해서, 첨부한 부호 a,b,c는 3개의 계산서브 시스템 중의 하나를 식별하기 위해 사용되고 있다. 첨부부호가 사용 안되는 것은 서브 시스템 중 어느것이라도 좋은 때이다.

컴퓨터 시스템은 또 3개의 표결회로 30a,30b,30c, 버스비교 논리장치를 갖춘 3개의 회로 42a,42b,42c 고장비교 논리장치를 갖춘 3개의 회로 44a,44b,44c 및 3개의 데이터 버스 26a,26b,26c를 구비하고 있다.

각 계산장치 40로부터의 데이터는 라인 24에서 대응하는 데이타 26로 보내어진다 3개의 데이타버스 26 모두로부터의 데이타 신호는 라인 28a에 의해 표결회로 30a으로, 또 같은 모양의 라인 28b 및 라인 28c에 의해 표결회로 30b 및 표결회로 30c로 입력된다. 각 표결회로 30는 대응하는 계산장치 40으로 돌아가는 출력라인 32을 갖는다. 3개의 서브시스템 각각에 있어서, 데이타 버스 26로부터의 라인 28은 또 버스비교 논리장치 42으로의 입력으로서 접속되어 있다. 이 논리장치 42는 라인 46,48,50위에 데이터 버스신호의 여러가지 대향이 어떻게 비교되는지를 표시하는 3개의 2진 출력신호를 발생한다.

라인 46은 A=B인지 아닌지, 즉 데이타 버스 26a와 데이타 버스 26b위의 신호가 같은지 아닌지를 표시한다. 이와 같이 라인 48은 B=C인지 아닌지, 라인 50은 A=C인지 아닌지를 표시한다. 도면에 표시된 것 같이, 이들의 버스비교 출력신호는 직접고장 결정 논리장치 44에 입력된다.

이하, 더욱 상세히 설명하는 것 같이, 고장결정 논리장치 44는 시스템 전체의 상태를 표시하는 고장상태 워어드를 발생한다. 이 고장상태 워어드는 고장결정 논리장치 44로부터 라인 52에 의해 읽어내어져서 라인 24위를 대응하는 데이타 버스 26로 전송된다.

시스템중의 다른 데이터에 의해서도, 고장상태 데이터 신호는 데이타 버스 28로부터 라인 28에 의해 위가 표결회로 30로 전송되고, 표결회로 30는 착오상태 벡터(Vector)의 표결된 또는 다수결의 신호를 발생한다. 본 발명의 이런 양태에 의하면, 고장상태 정보는 계산장치 40에 의해 각 고장결정 논리장치 44로부터 동시에 읽어내어 지지만, 계산장치는 고장상태가 표결된 모양의 것을 얻는다.

버스비교 논리장치 42는 표1에 설정된 가능한 조합에 따라서 라인 46,48,50위에 출력을 생성한다.

[표 1]

조건 #1은 출력 A,B,C 모두가 같은 정상적인 것이다.

다른 7개의 조건은 어떠한 고장을 표시하고 있다. 예를 들면 모듈 A만이 고장이라면, B=C라인만이 참(1)이고, A=C 및 A=B라인은 거짓(0)이다.

이것은 조건 #6으로서 표시주어 있다. 이와 같이 조건 #7과 조건 #4는 각각 모듈 B 및 C의 고장을 표시한다. 조건 #2, #3, #5는 비교기의 고장을 표시하고 있다. 왜냐하면, 만약 비교기 논리장치가 적절히 동작하고 있다면, 그것들의 상태는 불가능하기 때문이다. 예를 들면 조건 #2에 대해서, A=B 및 B=C인것에 A=C인 상태는 있을수가 없다.

버스비교 논리장치 42는 제3도에 표시되며, 여기에는 3개의 논리비교기 60.1, 60.2, 60.3이 설치되며, 이들 데이타 버스 26로부터 입력라인 28이 접속되어 있다. 특히 버스 26a, 26b는 논리비교기 60.1에 접속되며, 버스 26b, 26c는 논리 비교기 60.2에 접속되며, 버스 26a, 26c는 논리 비교기 60.3에 접속되어 있다.

논리 비교기 60.1, 60.2, 60.3은 각각 A=B, B=C, A=C인지 아닌지를 나타내는 출력을 고장결정 논리장치 44로의 라인 46, 48, 50에 생긴다. 논리비교기 60의 하나는 제4도에 상세히 나타내고 있다.

데이타 버스 26은 각각 다중 비트버스이며, 한편 논리비교기 60부터의 라인 46, 48, 50위의 출력은 단일의 2진 신호이다. 그러므로 각 논리 비교기 60는 2조의 N개의 2진 입력을 갖고, N는 데이타 버스 26위의 워어드의 비트수이다.

예를 들면, 제4도에 나타낸 바와 같이 비교기 입력은 라인 62.1 내지 62.N 및 64.1 내지 64.N을 갖는다. 비교기 60는 버스 A의 비트1(62.1)을 버스 B의 비트1(64.1)과 비교하고, 버스비트N(62.N 및 64.N)까지의 모든 비트에 관해서 비교한다. 1비트의 비교는 버스 A의 비트를 반전시켜 AND게이트 66.1를 사용하여 버스 B의 비트와 AND동작시켜, 또 버스 B의 비트를 반전시키어 AND게이트 68.1을 사용해서 버스 A의 비트와 AND동작시키는 것에 의해 행해진다.

버스 A와 버스 B의 비트가 같다면, 이들의 AND게이트의 출력은 "0"이고 OR게이트 70의 출력도 0이며, 반전된 출력 A=B는 참(논리 "1")이다. 만약 버스 A의 비트가 버스 B로부터의 비트와 다르다면, AND게이트 66.1 또는 AND게이트 68.1의 어느것의 출력은 "1"로 되어 OR게이트 70의 출력도 "1"로 되어 반전된 출력 A=B는 논리 "0"(거짓)이다.

만약에, 2개의 버스 26a, 26b로부터의 데이터 워어드가 모든 비트위치에 있어서 동일하다면, 모든 AND게이트 68는 논리 "0"출력을 생성한다.

그러므로 OR게이트 70는 논리 "0"출력을 갖고, 라인 46상의 출력은 논리 "1"이다. 그렇지만, 입력 워어드가 적어도 1비트 위치로 서로 틀린다면, 적어도 하나의 AND게이트 68는 논리 "1"출력을 발생하고, 이것은 OR게이트 70를 통과하여서 A=B출력라인 46위에 논리 "0"신호를 발생한다. 물론 다른 논리 비교기 60.2, 60.3도 동일모양으로 구성되어 있다.

고장결정 논리장치 44도 또한, 제3도에 보다 상세히 표시되어 있다. 그것은 3개의 배타적 OR(XOR)게이트, 72.1, 72.2, 72.3와, 테스트 레지스터 74와 고장상태 레지스터 76와 고장상태 논리 장치 78를 갖추고 있다. 버스비교 논리장치(42)로부터의 출력라인 46, 48, 50은 각각 3개의 배타적 OR게이트 72.1, 72.2, 72.3에 입력으로서 접속되어 있다. 배타적 OR게이트의 다른쪽의 입력은 테스트 레지스터 74로부터 라인 80.1, 80.2, 80.3위로 공급되며, 이 테스트 레지스터 74는 라인 82위를 프로세서 10로부터 써넣은 데이터를 가진다. 만일, 테스트 레지스터 74가 "0"이면, XOR게이트 72는 라인 46, 48, 50위의 입력신호에 어떠한 영향도 주지않고, XOR게이트 72의 출력은 고장상태 논리장치 74에 입력으로서 공급된다. 고장상태 논리장치는 고장상태 레지스터 76에 라인 84에 의해 출력을 주며, 그것은 라인 86으로 표시한 바와 같이 프로세서 10로부터 읽어내는 것도 좋다.

테스트 레지스터의 임의의 위치의 논리 "1"은 XOR게이트 72의 하나에 의해 고장결정 논리장치 44에 대응하는 입력신호를 논리적으로 반전시키는 효과를 가진다. 이들 잠재적으로 변형한 입력은 XOR게이트 72.1, 72.2, 72.3로부터의 라인 90, 92, 94위에 A'=B', B'=C' 및 A'=C'로 나타내고 있다.

고장상태 논리장치 78는 제5도에 상세히 표시되어 있고, 그것은 표1에 나타낸 진위표의 하나의 가능구성이다. 라인 90, 92, 94위의 입력은 인버어터 96에 반전되어 라인 90', 92', 94'위에 3개의 반전된 입력의 병열의 세트를 출력한다. 논리장치 78로부터의 출력은 8개의 AND게이트(100∼107) 및 OR게이트 108에 부여된다. AND게이트 100는 라인 90, 92, 94로부터의 입력을 받아서, 고장이 없이, 시스템이 정상적으로 동작하고 있는때 "1"을 출력한다. AND게이트 101는 라인 92, 90', 94'으로부터와 입력을 받고, 4모듈이 고장일때 "1"출력한다. AND게이트 102는 라인 94, 90', 92'으로부터의 입력을 받으며, B모듈이 고장일때 "1"을 출력한다. AND게이트 103는 라인 90, 92', 94'으로부터의 입력을 받아서, C모듈이 고장일때 "1"을 출력한다. AND게이트 104는 라인 92, 94, 90'으로부터의 입력을 받아, 비교기 고장을 나타내는 불가능한 조건에 대해서만 "1"을 출력한다. 이와 같이 AND게이트 105는 라인 90, 94, 92'으로부터의 입력을 받아서, 비교기 고장에 대해서만 "1"을 출력하고, AND게이트 106는 라인 90, 92, 94'으로부터의 입력을 받아서, 다른 비교기의 고장이 발생한 때만 "1"을 출력한다. AND게이트 104, 105, 106으로부터의 출력은 OR게이트 108에 OR처리되어 비교기의 고장을 나타내는 단일의 출력신호를 출력한다.

최후의 AND게이트 107는 라인 90', 92', 94'으로부터의 입력을 받으며, 어느 2개의 계산장치의 사이에 일치가 없는 다중고장일때만 "1"을 출력한다.

고장상태 논리장치 78로부터의 출력 6비트는 임의의 유용한 상태 아이템과 함께 고장상태 레지스터 76에 축적되고, 시스템의 동작중에 프로세서에 의해 읽혀내어 질수가 있다. 이 발명의 중요한 특징은, 고장상태 레지스터가 계산장치의 프로세서 중에 읽어 내어지는 방법이다.

이것은 제6도의 하드웨어 볼록도중의 데이타 프로를 검토하는 것에 의해 가장 잘 설명된다. 3개의 예시된 서브 시스템의 각각 중의 하드웨어는 프로세서 10, 메모리 12 및 추가적인 프로그램 가능한 읽어내기 전용 메모리(PROM) 유니트(110), 표결회로 30, 버스비교 논리장치 42, 고장결정 논리장치 44, 멀티 플렉서(multiplexer) 112, 타이밍 및 동기 논리장치 114, 타이밍 및 동기 신호표결회로 116, 및 차단처리 논리장치 118을 구비하고 있다. 또한 메모리 12, 멀티 플렉서(MUX) 112, 및 고장결정 논리장치 44에 접속된 제1의 내부버스 120 및 표결회로 30, 프로세서 10 및 PROM 및 하드웨어 레지스터 110에 접속된 제2의 내부버스 122를 갖추고 있다. 2개의 내부버스 120, 122는 버퍼(buffer)(124)를 통해서 서로 접속되어 있다. 본 발명의 시스템의 동작은 제6도를 참조한 여러가지의 상호의 데이타 플로우(flow) 경로의 의논에서 인식될 수 있다.

<메모리로의 데이타 기록> :

이것은 비교적 간단한 흐름경로(flow path)이며, 프로세서 10으로부터 제2의 내부버스 122로 뻗어서, 버퍼 124를 통해 제1의 내부버스 12에 이르고, 거기서부터 메모리 12에 달한다.

<메모리로부터의 데이타 판독> :

이것은 정상의 표결된 메모리 판독 작동이다. 데이터는 메모리 12로부터 제1의 내부버스 120으로 보내지고, 거기서부터 멀티 플렉서(MUX) 112를 통해 데이터 버스 26의 하나로 보내진다. 모든 데이터 버스 26은 그때부터 표결회로 30를 통해 되돌려 읽혀지고, 표결회로 30의 출력은 제2의 내부버스(122)를 통해서 프로세서 10에 보내진다. 상태에 따라서는 프로세서 10는 메모리(12)로부터 표결되지 않는 판독을 행한다.

이들의 경우의 페이타 플로우 경로는 메모리 12로부터 제1의 내부버스 120로 보내지며, 버퍼 124를 통해서 제2의 내부버스 122로, 그리고 거기서부터 프로세서 10으로 보내진다.

<테스트 레지스터의 데이터의 기록> :

프로세서 10는 착오결정 논리장치 44내의 테스트 레지스터에 데이타를 기록할수가 있다. 그 경로는 프로세서 10로부터 제2의 내부버스 122로, 거기서부터 버퍼 124를 통해 제1의 내부버스 120로, 그리고 거기로부터 고장결정 논리장치 44로 이른다.

<착오상태 레지스터로부터 데이타 판독> :

이것은 표결된 고장상태 정보가 프로세서 10에 의해 판독되는 중요한 경로이다. 이 경로는 고장결정 논리장치 44로부터 제1의 내부버스 120으로, 거기서부터 멀티 플렉서 112를 통하여 대응하는 데이타 버스 26에 이른다. 다른 2개의 서브 시스템은 다른 2개의 데이터 버스 26위의 고장상태의 그것들의 신호를 동시에 준다. 표결회로 30는 데이터 버스 26로부터의 3개 모두의 고장상태 워어드를 판독하여, 그 표결된 출력을 제2의 내부버스 122을 거쳐서 프로세서 10에 보낸다. 경우에 따라서는 고장상태 레지스터로부터의 표결되지 않은 판독이 필요하다. 그 경우의 플로우경로는 고장결정논리장치 44로부터 제1의 내부버스 120로, 거기서부터 버퍼 124를 통해 제2의 내부버스 122로, 그리고 직접 프로세서 10로 이른다.

<통신 모듈과의 사이 데이타의 흐름> :

지금까지 설명하였던 동일 표결원리가 데이터 버스에 결합된 통신 모듈과의 사이의 데이타의 주고 받는것에 적용될 수 있다. 통신 모듈 130은 외부장치와 통신하기위한 별도의 수단을 구비하고 있다. 출력신호는 통신 모듈을 통해 송신되며, 입력신호는 통신모듈을 통해 수신된다. 그렇지만, 프로세서 10과의 직접 통신 대신에, 통로가 데이타 버스 26를 통해서 설정된다. 데이타 입력에 대해서, 통신 모듈 130은 외부에서 발생한 입력신호를 3개의 데이타 버스 26에 분배한다. 입력신호는 데이타 버스 26로부터 표결회로 30에 결합되며, 계산장치로 입력된다.

출력에 대해서는, 각 계산 장치는 출력데이타를 제2의 내부버스 122, 버퍼 124, 제1의 내부버스 120, 멀티플렉서 112를 거쳐서 데이타버스 26으로 송신한다. 멀티플렉서 112는 통신모듈 130에 데이타 및 어드레스 정보를 전달하기 위하여 설치된다. 통신 모듈 130은 데이타 버스 26로부터 출력데이타를 받고, 그 자체 표결회로(도시되지 않음)를 구비하여, 시스템의 외부의 바라는바 목적장치에 표결된 데이타를 준다.

각 서브 시스템의 프로세서 10는 표결회로 30, 버스비교 논리장치 42, 및 고장결정 논리장치 44에 대하여 주기적 시험을 행하도록 프로그래밍 되어 있다. 버스비교 시험은 데이타 버스 26에 하나에 고의로 부정확한 데이타 워어드를 주어, 고장상태 레지스터를 읽는 것에 의해 고장의 지시를 체크함으로서 행해진다. 예를들면 서브 시스템 A가 그 데이타 버스 263위에 부정확한 데이타 워어드를 가지고 있다고 하자 이것은, 4모듈이 고장이라는 것을 나타내는 고장상태 벡터를 생성한다. 그러나, 만일 서브시스템의 하나의 버스비교 논리장치 42가 고장이라면, 이것은 고장의 어떤비교 논리장치를 갖는 서브 시스템 중에 형성되는 부정확한 에러진단을 발생한다. 2개의 서브시스템은 모듈A중의 고장을 정확히 나타내는 고장상태 레지스터를 갖고, 한편, 제3의 것은 다른 상태를 표시한다. 이들의 레지스터가 데이타 버스 26를 통해서 다시 읽혀질때, 적어도 2개의 서브 시스템중의 버스비교 논리장치 42는 고장모듈의 식별자를 나타내는 출력을 발생한다. 예로서, 모듈 C중의 버스비교 논리장치 42가 입력에 관계없이 그 A=B출력에 항상 논리 "1"을 발생시키는 고장을 갖는다고 하자. 만일 고장이 모듈 A를 모의 실험을 한다면, 데이타 버스 26a위에 부정확한 데이타를 놓는것에 의해서, 3개의 서브 시스템중의 비스비교 논리장치 42로부터 다음의 출력을 발생한다.

[표 2]

모듈 A 및 B는 B=C출력라인이 논리 "1"일때만 그들의 버스비교 논리장치로부터 적절한 출력을 낸다.

이것은 모듈 A가 고장인것을 나타내는 고장상태 비트로 변환된다. 고장인 모듈 C는 "비교기 에러"를 나타내지만, 어느 비교기가 에러인가의 지시는 아무것도 전달하지 않는 고장상태 비트에 변환하는 부정확한 결과를 가져온다. 고장상태 레지스터 76의 표결된 판독 동작이 고장상태 정보의 검색에 사용되는 때, 각 서브 시스템으로부터의 고장상태 벡터는 각 데이타 버스 26로 전송되어, 그들의 버스로부터 표결회로 30 및 버스 비교 논리장치 42로 판독된다. 버스 26a, 26b는 모듈 A가 고장인 것을 적절한 지시를 전송하고, 버스 26c는 비교기 에러의 지시를 전송하기 때문에 이 경우 에러는 버스 26c에 있다.

이때 버스비교 논리장치 42의 출력은 다음과 같다.

[표 3]

본예에 있어서의 그 에러상태는 A=B라인위의 "1"출력을 생성하는 것에 관해서 생기기 때문에, 고장이라도 모듈 C는 바른 결과를 낸다. 어쨋든, 모듈의 적어도 대다수의 것은 모듈 C가 고장이라는 것을 나타내는 출력을 발생한다. 이러한 상태 워어드는 그로부터 고장결정 논리장치로부터 판독되어, 고장의 버스비교 논리장치의 식별자를 얻을 수 있다.

이것을 정리하면, 비교논리 장치 42중의 고장은 데이타 버스 26의 하나로 고의로 부정확한 데이터 워어드를 주어, 그 결과의 고장상태 워어드를 고장결정 논리장치로부터 판독하는 것에 의해 검출된다. 한 개이상의 버스 비교 논리장치 42에 에러가 있으면, 고장상태의 표결된 판독은 모의 실험된 데이타 에러상태와 일치한 에러를 표시한다. 고장상태 레지스터의 표결된 판독을 행한 프로세서는 그 자체 고장상태 레지스터중에 새로운 상태를 생성한다.

만일 버스비교 논리장치 42에 전혀 고장이 없다면, 모듈은 모든상태 레지스터로부터의 모듈 A 에러조건을 판독하기 때문에, 고장상태 레지스터의 새로운 상태는 에러가 없는것을 나타낸다. 그러나, 버스비교 논리장치 또는 모듈의 하나의 고장결정 논리장치에 고장이 있다면, 상태 레지스터중의 제1의 상태를 판독하는 일에 의해 생성된 고장상태 레지스터의 새로운 상태는, 고장버스비교 논리장치 또는 고장결정 논리장치를 갖는 모듈중의 에러를 나타낸다. 본질적으로 시험은 고장결정 논리장치 자신의 완전성을 검사하는 방법을 제공한다.

프로세서 10에 의해 주기적으로 행해지는 별도의 정기적인 시험은 고장 결정 논리장치를 검사하는 효과가 있다. 각 프로세서 10는 3비트 테스트 레지스터 중에 1조의 테스트 벡터를 써 넣는다.

각 테스트 벡터는 표1에 표시된 조건을 모의실험한다. 표1에 표시된 적당한 특성은 고장상태 레지스터가 판독되는 때에 기대된다. 통상의 상태에 있어서, 버스비교 논리장치 42로부터의 출력라인 46, 48, 50의 모두가 논리 "1's"이며, 에러가 없음을 표시한다. 고장상태를 실험하기 위해서, 테스트 레지스터는 바라는바 패턴의 비트보수를 부하한다. 예를 들면, 모듈 A의 고장은 다음의 비스비교 출력에 의해 표시된다.

A=B 0

B=C 1

A=C 0

XOR게이트는 논리 "1"이 테스트 레지스터중에 있는때 버스비교 출력신호의 보수 또는 반전이 생기도록 동작하기 때문에, 출력신호의 정상의 1-1-1패턴은 테스트 레지스터 중의 바라는바 패턴의 보수를 주어지는 것에 의해 바라는바 패턴으로 변환될수가 있다. 주어진 예에 있어서는, 0-1-0 패턴은 테스트 레지스터중의 보수의 패턴 1-0-1에 의해 모의실험 될수 있다. 표1의 다른 출력형태로 같은 모양으로 모의실험 된다. 상술한 바와 같이 데이타 에러가 실험되는 또 고장결정 논리장치 중의 에러를 식별한다. 예를 들면, 테스트 레지스터가 모듈A의 고장을 모의실험하는 패턴 1-0-1로 부하되어 있다. 이것은 고장결정 논리장치 44가 정확히 동작하는 것이라면, 3개의 모듈중의 모듈A의 고장을 나타내는 고장상태 벡터를 발생한다. 그러나 모듈B의 고장결정 논리장치중에 비정상적인 고장상태를 가져오는 그런 고장이 있다는 것이다.

그 고장상태 워어드가 고장결정 논리장치로부터 읽혀지면, 테스트레지스터는 일시적으로 지워지고, 고장상태 레지스터로부터의 기대되는 주입력 읽기는 모듈A중의 모의실험된 고장이 있다는 것을 표시한다. 이 표결된 판독프로세서 자체가 이런 경우에는 모듈B중의 에러를 표시하는 새로운 고장상태 워어드가 발생하고 어느 모듈이 고장결정 논리장치중의 에러를 갖고 있는가를 식별한다.

지금까지 깊이 논의되어 있지않은 이 발명의 한 양태는 3개의 모듈의 동기에 관한 것이다. 분명히, 3개의 모듈이 동기해서 작동하는 것은 임계적으로 중요하다. 동기에는 3개의 따로따로의 개념이 포함된다. 즉, 공통의 클럭(clock) 신호를 사용하는 타임베이스에 설정, 이행되지 않으면 안될 제어 기능에 있어서 프로세서에 의해 사용되는 1미리세컨드(millisecond)같은 비교적 긴 기간을 갖는 공통의 실제시간 클럭의 설정, 및 스타트 업(Start Up) 또는 초기화 중의 모듈의 동기이다.

타임 베이스 클럭 발생기는 그 자체의 10메가 헬스클럭출력 및 2개의 다른 모들의 그것들을 받도록 접속된 각 모듈중의 위상 표결회로(도시안됨)를 갖추고 있다. 위상 표결출력은 수정발진기를 제어하고, 또 증폭기와 공동으로 모듈용의 클럭신호를 발생시킨다.

이 장치는 각 모듈에서 발생된 동기에 10메가 헬스의 클럭신호를 제공한다. 실제시간 클럭신호는 10메가 헬스의 클럭신호로부터 더 늦은 실제시간 클럭신호를 생성하기 때문에 통상의 클럭 분할체인에 의해 발생된다. 다시 표결원리가 사용되고, 3개 모두의 모듈로부터의 실제시간 클럭펄스가 동기로 되는것을 확실히 해준다.

스타트업은 동기의 특별한 경우를 표시한다. 모듈은 최초에 따로따로 전력을 공급받는다. 제7도는 전력저하 상태 131, 대기상태 132, 고장상태 134, 리세트상태 136 및 주행상태 138를 포함하는 프로세서 10의 각종 하드웨어 상태를 표시하고 있다. 전력저하상태는 전원 잔압중에 어느것인가가 유효치 않게 된 경우가 된다. 전력의 회복에 있어서 프로세서는 리세트 상태 136로의 이전을 행한다. 리세트 상태 136에서는 프로세서는 다른 모듈과 동기하지 않은채 소프트 웨어를 실행하지만 데이터의 표결을 행하는 것은 허용하지 않는다.

프로세서는 "리세트요구"를 내는것에 의해 주행상태 138로 들어가는 허가를 요구한다. 단 하나의 모듈로부터의 리세트 요구는 아무런 효과도 생기지 않지만 혹시 다른 프로세서도 또 리세트 요구를 출력하면 이것은 "표결 리세트"를 지령하고, 그것은 모든 프로세서에 공통으로 출력된다. 표결리세트의 효과는 모든 프로세서를 차단하고 그것들 모두로부터 차단 승락이 수신될때까지 그것들을 유지하는 것이다. 그때, 프로세서는 개방되어서 동시에 주행상태로 들어간다. 주행상태에 있어서는 프로세서는 완전히 동기해서 데이타의 표결을 행한다.

고장상태는 하드의 고장 또는 과도적 고장의 발생으로 들어가고 프로세서의 동기를 잃게하고 무효의 데이터를 실행시킨다. 고장의 모듈은, 고장의 클리어를 시도하고 자동적인 리세트 상태로 들어가도록 시도하지만, 만약 고장이 지속된다면 다시 고장상태로 들어간다.

대기상태는 전원의 고장, 모듈의 제거 또는 표결 다수의 결여와 같은 어떤 것이든 간의 현저한 사건의 조기감시를 행하는 대기 차단의 발생으로 들어간다. 대기상태는 예기된 사건의 하나이전에 임계적인 데이타를 보호하기 위하여 사용되는 일시적인 것이다. 대기처리에 종료에 있어서 리세트 상태로의 이전이 있다.

본 발명의 중요한 양태에 의하면, 전체의 시스템의 전력을 저하시키는 일 없이 모듈의 교환을 가능케하는 능력을 갖는다. 환언하면, 본 발명의 시스템은 모듈의 "하트(Hot)"한 제거 및 교환을 허용하고, 그 경우 각 모듈은 계산장치, 표결회로 30, 버스비교 논리장치 42 및 고장결정 논리장치 44를 포함하고 있다. 만약에 모듈의 어느것인가가 고장이 나고, 그 고장이 이미 설명한 것이 같이 하여서 검출된다면, 이상적으로는 고장의 모듈은 제거되어서 시스템이 출력하는 데이타의 완전성을 잃어 버리는 일 없이, 시스템이 제어되는 외부 프로세서의 차단을 하는일 없이, 바꾸어 놓지 않으면 안된다. 유감스럽게도 전원이 시스템으로 공급되고 있는 사이에 모듈의 제거 및 교환을 행하는 것은 많은 현저한 문제를 가져온다. 특히, 시스템은 모듈의 제거 및 교환중에 발생하는 의사신호에 의해 생기는 에러를 받기쉽다.

2개의 메카니즘이 제거 및 교환중의 부적절한 동작 및 의사 신호로부터 시스템을 보호하기 위하여 사용한다. 제8도에 표시하는 것 같이 140에 표시되는 각 모듈은 나사고정장치 142로 되는 전기기계적 인터록에 의해 그 동작 위치에 고정된다. 나사 고정장치 142는 나사부 142b에서 끝나는 긴축 142a와 중간 직경의 확대한 부분 142c를 갖고, 이 확대한 부분 142c는 캠으로서 작용한다. 나사 고정장치 142가 그 고정된 위치에 있을때 캠부분 142c는 마이크로 스위치 144를 그 두개의 동작 상태의 한쪽으로 한다. 나사고정장치 142가 제거될때 캠부분 142c에 의해 마이크로 스위치 144는 다른쪽의 상태로 되고 프로세서에 대해서 차단신호를 발생한다. 차단신호는 모듈이 실제로 시스템으로부터 제거 되기전에 마이크로 프로세서의 동작을 종료시키기 위하여 사용된다. 이것에 의해 제거되는 모듈은 제거 과정중에 다음과 같은 의사동작을 행하는 것도 저지된다.

삽입 및 제거 과정동안의 모듈내의 회로의 적절한 동작을 유지 하기위하여, 회로에 공급되는 직류전원이 유지되면서, 제거, 교환과정이 행해지지 않으면 아니된다.

제9도에 표시하는 제2의 메카니즘이 이러한 목적에 사용된다. 모듈 140은 입력/출력(1/0) 커넥터 146을 구비하고, 그것은 통상의 전력 입력핀 148 및 연장된 길이의 제2의 전력입력핀 150을 갖는다. 긴핀 150은 모듈이 장치중에 설치되는 때 전원접속이 최초로 행해지고, 모듈이 제거되는 때에 최후로 차단되는 것을 보증한다. 긴핀 150을 통해서 공급되는 전력은 내부직렬 인덕터 또는 직렬저항 152를 통하여 접속되며, 그렇지 않다면 발생할 가능성이 있는 순간적인 전원서지를 소거한다. 회로는 인덕터 또는 저항 152의 전원제한효과에 의해 서서히 충전되며, 짧은핀 148이 접촉되는 때 인덕터 또는 저항 152는 자동적으로 바이패스된다.

모듈교환의 프로세스는, 이미 작동중인 다른 모듈과 교환된 모듈이 완전히 동기될때까지는 물론 완료하지 않는다. 새로운 모듈이 삽입되고, 전력이 공급된 후, 동기는 앞에 설명한 스타트 업 동작과 유사한 방법으로 행하여진다. 그렇지만, 이 과정은 전적으로 같은 것은 아니다. 그것은 3개의 모듈이 동시에 스타트 하지는 않기 때문이다. 이 경우에 새로운 모듈은 최초에 메모리 하는중에 축적된 프로그램 또는 데이터를 갖지 않는다. 새로운 모듈이 한번 타임베이스 및 다른 2개의 모듈과 실지시간 동기가 설정되면, "리세트 요구"를 보내고, 2개의 모듈이 그들자체의 "리세트 요구"를 보내는 것을 기다린다. 주행상태 138로 작동하고 있는 모듈은 주기적으로 "리세트 요구"를 보내서 새로운 모듈이 주행상태 138로 들어가기 위한 창 또는 타임 슬롯트를 부여한다. "표결된 리세트"를 받으면, 새로운 모듈은 주행상태 138로 들어가고, 다른 2개의 모듈과 연관해서 작동하고, 그들 표결된 데이터를 사용해서 적당한 프로그램의 실행을 결정한다.

새로운 모듈은 최초에는 그 메모리에 아무것도 갖고 있지 않으므로, 올바른 데이터를 발생하지 않고, 다른 2개의 모듈에 의해 표결된다. 다른 모듈의 메모리와 일치하기 위해 새로운 모듈의 메모리를 부하하는 일이 아직 남아있다.

이 프로세서는 모든 모듈에 의한 "배경"작업으로서 행하여진다. 동작 모듈에 의해 행하여지는 다른 처리에 부가해서, 실행되는 배경작업은 메모리 위치를 읽어내고, 그 내용을 다시 메모리 속에 써 넣는다. 이들 읽어내기 및 써넣기를 하는 소프트 웨어는 표결회로 30을 사용해서 3개의 모듈 모두에 있어서 일제히 실행된다.

이와 같이 해서, 동작모듈의 "양호한"메모리중의 내용은 새로운 메모리안에 복사된다. 새로운 모듈의 모든 메모리가 다시 축적된다면, 새로운 모듈은 이미 설명한 것같이 에러가 고장 검출논리 장치에 의해 검출 될때까지 다른 모듈과 일치해서 표결할 수가 있다.

제10도에는, 다수의 전원중의 한개가 고장이 났을때에도 그 부하의 전원의 공급을 계속할수가 있는, 이 발명의 시스템에 유리하게 사용할 수 있는 전원공용회로의 블럭도가 표시되어 있다.

이 발명의 이러한 양태에 의하면, 전력은, 한조의 여분식 전원공급버스위를 3개의 따로따로의 전원 160a, 160b, 160c로부터 시스템중의 갖가지 기능 유니트 중의 전기부하에 공급된다. 한개가 블럭 162로서 표시되어 있는 시스템중의 각 전기부하는 전력 공용회로 164를 통해서 전력이 공급되고 있다. 수개의 부하 및 대응하는 전력공용회로가 한조의 여분식 전원공급버스로 후속될 수도 있다. 각 전원 100은 똑같이 전원공급버스를 형성하는 정(正)전압의 출력라인 166a, 166b, 166c 및 부(負)전압의 출력라인 168a, 168b, 168c를 갖는다. 부(負)전압의 출력라인 168은 공통으로 접지점에 접속되고, 부하 162의 한쪽의 단자도 또 접지되어 있다. 정전압의 출력라인 168은 각각 전력 공용회로 164모두에 접속되고, 전력 공용회로 164중의 한개가 도시되어 있다.

전력공용회로 164는 3개의 전류제한 회로 170 및 3개의 다이오드 172를 갖추고 있다. 각 전원라인 166은 전류제한 회로 170 및 다이오드 172를 통해서 직렬로 접속되어 있다. 다이오드 172의 부, 또는 카소오드 단자는 공통으로 접속되어서 부하 162에 접속되어 있다. 전류는 전원공급버스 186으로부터 전류제한회로 170 및 다이오드 172를 통해서 부하 162로 흐른다. 전원 160으로부터의 전류는 부하 162에 있어서 가산적으로 결합된다. 혹시 어느 전원에 전류를 공급할 수 없는 것같은 고장이 생기면, 나머지 전원이 부하전류를 일정하게 유지하는데에 필요한 추가전류를 공급한다. 더하여, 혹시 어느전원 또는 전력버스가 그 정부의 단자사이에서 단락이 생기면, 이것은 시스템의 동작에 악영향을 끼치지 않는다. 그것은 전류가 다른 전원으로부터 계속 공급되고, 다이오드 172가 적절히 작동하고 있는 전원으로부터 단락되어 있는 부분으로 전류가 흐르는 것을 저지하기 때문이다. 그 때문에 나머지 양호한 전원은 하등의 부가적인 부하를 겪지않는다.

마지막으로, 혹시 부하가 전원시스템으로부터 과대한 전류를 끌어내는 것같은 고장이 생기면, 출력되는 전체의 전류는 전류제한 회로 170에 의해 제한된다. 이것은 한개의 부하회로의 고장이 전체의 전원 시스템의 전력을 부하로 해서 사용하고, 다른 부하에 대한 전력을 빼앗기는 것을 저지한다.

이상과 같은 설명에서 밝혀진 바와 같이 이 발명은 고장을 허용하는 컴퓨터 시스템의 분야에 있어서의 커다란 이 점을 나타내는 것이다. 특히, 이 발명은 다중계산장치안의 고장을 검출할뿐만 아니라, 또 고장결정 논리장치 안의 고장도 검출하는 다중여분식 컴퓨터 시스템을 제공하는 것이다.

이 발명의 시스템은 또한 전체시스템을 차단하지 않고 고장의 모듈을 제거 또는 교환하는 수단을 포함하고 있다. 이 발명의 한 실시예가 설명을 위해 상세하게 기재되어 있지만, 여러가지 변형이 이 발명의 기술적 범위를 이탈하는 일 없이 행하여지는 것이 가능하다. 따라서, 이 발명은 다음의 청구범위에 의해서만 한정되어야 할 것이다.

Claims

다중여분식 킴퓨터 시스템으로서, 복수개의 동기된 계산 장치들을 구비하며, 상기 각 계산 장치는 하나의 프로세서와 하나의 메모리를 구비하며, 그리고 상기 프로세서와 상기 메모리 사이에 하나의 데이타 경로를 구비하며 ; 상기 계산 장치들과 각각 연관된 동일 복수개의 데이타 버스를 구비하며 ; 상기 메모리와 그 해당 프로세서 사이에 있는 데이타 경로 위의 데이타를 인터셉트하며, 상기 인터셉트된 데이타를 상기 계산 장치와 연관된 데이타버스로 전송하는 수단을 각 계산 장치내에 구비하며 ; 상기 각 계산 장치들과 연관된 동일 복수개의 표결회로를 구비하며, 상기 각 표결회로를 상기 복수개의 모든 데이타 버스로부터 입력을 받도록 접속되고, 표결된 단일 출력을 그 관련 계산 장치들로 공급하며 ; 상기 각 계산 장치들과 연관된 동일 복수개의 고장결정논리장치들을 구비하며, 상기 각 고장결정 논리장치는 상기 복수개의 데이타 버스들로부터 입력을 받도록 접속되며, 또 시스템내의 고장상태를 표시하는 고장상태 워어드를 발생하도록 접속되며 ; 상기 고장결정 논리장치로부터 고장상태워어드를 판독하여 관련 데이타 버스에 제공하며, 이를 관련 표결회로를 통하여 관련 계산 장치에 제공하기 위하여 각 관련 계산장치와 연관된 수단을 구비하며, 여기서 상기 각 계산 장치는 고장결정 논리회로들의 다수결에 의해 결정된데로 시스템내의 고장상태를 표시하는 표결된 고장상태 워어드를 정기적으로 공급 받는것을 특징으로하는 다중여분식 컴퓨터 시스템.
제1항에 있어서, 계산장치들의 수는 3개 인것을 특징으로 하는 컴퓨터 시스템.
제1항에 있어서, 상기 각 고장결정 논리장치는 버스비교 논리장치를 구비하며, 이 버스비교 논리장치는 데이타 버스들로부터 신호를 받아, 상기 복수개의 데이타 버스들이 가진 데이터값들에 일치가 있는가의 여부를 표시하는 버스비교 출력신호를 발생하며 고장상태 논리장치를 구비하며, 이 고장상태 논리장치는, 버스비교 논리장치로부터 버스비교 출력신호를 해석하여, 각 계산 장치를 위한 고장상태 워어드를 발생하는 수단을 구비하는 것을 특징을 하는 컴퓨터 시스템.
제3항에 있어서, 상기 각 고장결정 논리회로 내의 상기 고장 상태논리장치는 관련 계산 장치에 의해 번지접근(addressable) 가능하고 상기 고장결정논리회로와 결합된 테스트 레지스터를 구비하며 ; 버스비교 출력신호들을 선택적으로 설정하는 수단을 구비하여, 상기 고장 결정논리장치 내에서 고장의 검출을 용이하게 하는 것을 특징으로 하는 컴퓨터 시스템.
제3항에 있어서, 계산 장치의 수는 3개인 것을 특징으로 하는 컴퓨터 시스템.
제4항에 있어서, 계산 장치의 수는 3개인 것을 특징으로 하는 컴퓨터 시스템.
제1항에 있어서, 상기 시스템은 복수개(N)의 부하로 분할된 전기적 부하를 가지며 ; 상기 시스템은 또한 복수개(M)의 분리된 전원공급장치들과, 복수개의 전력 공용회로를 구비하여, 각 부하는 전월공급 장치들의 선택된 결합으로부터 전력을 받는 방식으로 전원공급장치들을 각 부하에 연결하는 것을 특징으로 하는 컴퓨터 시스템.
제7항에 있어서, 각 전력 공용회로는 복수개의(M) 전류 제한 회로를 구비하며, 부하내의 단락회로 발생시에는 전원 공급장치로부터의 전류를 제한하는 형태로 각 전력 공급라인이 하나로 접속되어 있으며 ; 복수개의(M) 다이오드를 구비하며 이 다이오드들은 하나의 전원 공급장치에서 다른 전원공급장치로 전류가 흐르는 것을 방지하게끔 전력공급라인중 하나에 접속되어 있는것을 특징으로 하는 컴퓨터 시스템.
삼중여분식 컴퓨터 시스템으로서, 3개의 동기된 계산 장치를 구비하며, 상기 각 계산 장치는 하나의 프로세서와 하나의 메모리와 그 사이에 있는 데이터 경로를 구비하며 ; 상기 계산장치들의 각각과 연관된 3개의 데이터 버스를 구비하며 ; 상기 메모리와 상기 프로세서 사이에 있는 데이터 경로상의 데이터를 상기 인터셉트된 데이터를 상기 계산장치와 연관된 데이터 버스로 전송하는 수단을 각 계산장치내에 구비하며 ; 상기 계산장치들의 각각과 연관되며, 상기 3개의 데이터 버스로부터 입력을 받으며 단일 표결된 출력을 해당 계산장치로 공급하게끔 접속된 3개의 표결회로를 구비하며 ; 상기 3개의 데이터 버스에 각각 접속되고, 데이터 버스신호들의 가능성있는 쌍들사이에 일치가 있는지 없는지를 표시하는 3개의 버스비교 출력신호를 제공하는 3개의 버스비교 논리회로를 구비하며 ; 상기 계산장치들의 각각과 연관된 3개의 고장결정 논리장치를 구비하며, 이들은 각각 해당 버스비교 논리회로로부터 버스비교 신호를 입력으로서 받도록 연결되고, 또 이들은 각각 시스템내의 고장상태를 표시하는 고장 상태워어드를 발생하게끔 동작하며 ; 그리고, 상기 고장상태 워어드를 고장결정 논리장치로부터 읽어 관련 데이타버스에 제공하며, 관련표결회로를 통하여 관련 계산장치로 제공하기 위하여 각 계산장치와 연관된 수단을 구비하며, 여기서 각 계산장치는 고장결정 논리장치들의 다수결에 의하여 결정된데로 시스템 내의 고장상태를 표기하는 표결된 고장상태워어드를 공급받는 것을 특징으로 하는 다중 여분식 컴퓨터 시스템.
제9항에 있어서, 상기 각 고장결정 논리장치는 관련 계산 장치에 의해 어드레스(addressable) 가능하고, 상기 고장결정 논리장치에 결합된 테스트 레지스터를 구비하며, 버스비교 출력신호를 선택적으로 설정할 수 있는 수단을 구비하여, 고장결정 논리장치내에서 고장의 검출을 용이하게 하는 것을 특징으로 하는 컴퓨터 시스템.
제10항에 있어서, 상기 시스템은 3개의 모듈을 포함하도록 구성되며, 상기 각 모듈은 하나의 계산 장치와 버스비교 논리장치와 고장 결정논리장치를 포함하며, 상기 각 모듈은 전체 시스템에서 전력을 단절하는 일 없이 모듈을 제거하고 교체할 수 있도록 하는 것을 특징으로 하는 컴퓨터 시스템.
제11항에 있어서, 모듈을 제거하고 교체할 수 있게 하는 상기 수단은 하나의 연장된 길이를 가진 전력 컨넥터 핀을 구비하여, 모듈의 삽입시 다른 연결을 하기 이전에 전력연결을 할수있게 보장하며, 모듈의 제거시 다른 라인의 단절후에 전력선을 단절할 수 있게 보장하는 것을 특징으로 하는 컴퓨터 시스템.
제11항에 있어서, 모듈의 제거와 교체가능케하는 상기 수단은 전기식-기계식 인터록(interlock)를 구비하며, 모듈의 실제 제거 이전에 전기적 인터럽트(illterrupt) 신호를 발생하므로서, 이에따라, 상기 인터럽트 신호는 모듈의 동작을 정돈된 방식으로 끝 마치는데 사용할 수 있는 것을 특징으로 하는 컴퓨터 시스템.
제9항에 있어서, 상기 시스템은 복수개의(N) 부하로 분할된 전기적 부하를 가지고 있으며, 또 상기 시스템은 복수개의(M) 따로따로의 전력 공급장치와 복수개의 전력 공용회로를 구비하며, 각 부하가 모든 전력 공급장치들로부터 전력을 받을 수 있도록 모든 전력 공급장치들을 각 부하에 결합하고 있는 것을 특징으로 하는 컴퓨터 시스템.
제14항에 있어서, 상기 각 전력 공용회로는 복수개의(M) 전류제한회로를 구비하며, 이들은 각각 부하에 단락회로가 발생할시 모든 전원 공급장치의 전류를 제한하도록 각 전력공급라인중 하나에 접속되어 있으며, 복수개의(M) 다이오드를 구비하여, 이들은 한개의 전원공급장치로부터 다른 전원공급장치로 전류가 흐르는것을 방지할 수 있게끔 각 전력공급 라인중 하나에 접속된 것을 특징으로 하는 컴퓨터시스템.
제15항에 있어서, 전원공급장치의 수는 3(M=3)개이며, 상기 각 전력공용회로는 3개의 각 전원공급 장치에 접속된 3개의 전류제한회로를 구비하며, 또 상기 각 전류제한회로와 직렬로 접속된 3개의 다이오드를 구비하며, 상기 다이오드들은 전기부하들 중 하나에 공통으로 접속된 것을 특징으로 하는 컴퓨터시스템.
삼중여분식 컴퓨터 서브시스템의 고장결정 논리장치에서 에러를 검출하는 방법으로서, 3개의 동기화 된 계산 서브시스템 중 하나에서 에러상태를 모의실험하는 단계와 ; 상기 3개의 서비시스템중 각각과 연관된 고장결정논리에서 제1고장상태조건의 결과 세트를 발생하는 단계와 ; 상기 제1고장상태조건을 판독하여 이를 3개의 연관된 데이터버스에 제공하므로서 이에 따라 다수결 표결에 의해 상기 3개의 계산시스템으로 제공하는 단계와 ; 그리고 상기 제1고장상태조건을 판독한 결과로서 상기 고장결정 논리장치내에서 제2고장상태조건을 발생시키며, 상기 제 2고장상태조건은 부적절하게 작동된 고장결정 논리장치의 실체를 제공하는 단계로 구성된 것을 특징으로 하는 에러 검출방법.
제17항에 있어서, 고장상태를 모의실험하는 단계는 고의적으로 부정확한 데이타 워어드를 상기 데이타버스들 중 선택된 하나에 기록하는 단계를 포함하며, 이에 따라, 데이타버스의 버스비교에 의해, 상기 선택된 버스와 연관된 계산 서브시스템내에서 에러표시를 발생하며, 상기 제1고장상태조건을 판독하는 단계는 부적절하게 동작하는 고장결정 논리장치를 표출하는 것을 특징으로 하는 방법.
제17항에 있어서, 고장상태의 모의실험하는 단계는 버스비교신호의 선택된 일단을 상기 고장결정 논리장치내로 주입하는 단계를 포함하며, 이에 따라, 제1고장상태조건을 판독하는 단계는 버스비교신호로부터 예상된 결과를 판독하며, 상기 제1고장상태조건을 판독하는 단계는 상기 고장결정 논리장치 내에서 에러를 표시하는 제2고장상태조건을 발생하는 것을 특징으로 하는 방법.
삼중여분식 컴퓨터시스템의 고장결정 논리장치에서 에러를 검출하는 장치로서, 3개의 동기된 계산시스템 중 하나에서 에러조건을 모의실험하는 수단과 ; 3개의서브시스템의 각각과 연관된 고장결정논리에서 제1고장상태조건의 결과세트를 발생하는 수단과 ; 상기 제1고장상태조건을 판독하여 3개의 연관된 데이터버스에 제공하며, 이에 따라, 다수결 표결에 의해 상기 3개의 계산 시스템의 각각으로 제공할 수 있게하는 수단과 ; 그리고, 상기 제1고장상태조건을 판독한 결과로서 상기 고장결정 논리 장치내에 제2고장상태조건을 발생하며, 상기 제2고장상태조건은 부적절하게 작동하는 고장결정 논리장치의 실체를 파악하게 하는 수단과 포함하여 구성된 것을 특징으로 하는 장치.