JPH0993297A - 変調信号波形整形回路および通信装置 - Google Patents

Abstract

(57)【要約】 【課題】 ディジタルフィルタの応答波形をＲＯＭに記
憶しておき、それを逐次読み出して波形整形を行う処理
において、精度良く所定のフィルタの特性を再現しよう
とするとＲＯＭの容量がかなり大きくなり、ＬＳＩ化が
困難であった。 【解決手段】 波形整形されるべき変調された入力値を
取り込むシフトレジスタとその出力に基づいて形成され
るアドレス信号によってアクセスされるＲＯＭとから構
成され、ＲＯＭから読み出されたディジタルフィルタの
応答波形に対応されるデ−タによって波形整形を行うも
のにおいて、このフィルタの応答波形の有する左右対称
成分、つまり、フィルタのインパルス応答波形の左右対
称性を利用して、シフトレジスタのシフト段の出力を前
段部分と後段部分を選択的に取り出してＲＯＭのアドレ
ス信号に変換し、アクセスするようにした回路１２，１
３，１４並びにその選択的なアドレスに対応する波形デ
−タを格納したＲＯＭ１５及びＲＯＭの出力を合成して
所望の波形整形された変調波形を得るための加算回路１
６を設けるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ディジタル位相
変調処理を行うのに必要な変調信号波形整形回路に係
り、特に種々のフェーズ・シフト・キーイング（ＰＳ
Ｋ）変調信号波形整形処理機能を、単独または復調機能
その他を含めて、半導体集積回路（ＬＳＩ）で実現する
のに適した信号変調回路に利用して有効な技術に関する
ものである。

【０００２】

【従来の技術】ディジタル通信に用いられる変調信号波
形整形用のルートロールオフフィルタを実現するディジ
タルフィルタにおいては、変調信号波形整形をディジタ
ル・シグナル・プロセッサ（以下、単にＤＳＰという）
を用いた積和演算によって処理するもの、所定のフィル
タのインパルス応答の記憶値を入力データの極性に従っ
てたたみ込んで処理するものがある。

【０００３】

【発明が解決しようとする課題】しかしながら上記のよ
うな積和演算による処理方法やたたみ込み処理による方
法は、処理時間が長くなり高速化が困難であるとともに
回路の消費電力が大きくなるという問題点がある。

【０００４】そこで、本発明者は、ディジタルフィルタ
の応答波形を全てＲＯＭに記憶しておき、それを逐次読
み出して波形整形を行う処理方法について検討した。こ
の処理方法は、高速化が可能であり消費電力も少ないと
いう利点を有しているものの、整形すべき入力値を取り
込むシフトレジスタと応答波形データを記憶するＲＯＭ
を必要とする。上記入力用のシフトレジスタのシフト段
数（タップ数）は所定のフィルタのインパルス応答の打
切り幅に比例し、連続的な整形処理のみを行うのであれ
ば、上記ＲＯＭの容量は、『入力のビット数×タップ
数』の２のべき乗にオ−バ−サンプリング数をかけた程
度となってしまう。従って、精度良く所定のフィルタの
特性を再現しようとするとＲＯＭ容量はかなり大きくな
り、ＬＳＩ化が困難になるという問題点があることが明
らかになった。

【０００５】この発明の目的は、ＲＯＭにあらかじめ波
形整形結果を格納しておき、そのＲＯＭを逐次読み出す
ことで変調信号波形整形機能を実現することにより処理
の高速化および回路の低消費電力化を図るとともに、波
形整形結果を格納しておくＲＯＭ容量を低減できるよう
にすることにある。

【０００６】この発明の目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。

【０００８】波形整形されるべき変調された入力値を取
り込むシフトレジスタとその出力に基づいて形成される
アドレス信号によってアクセスされるＲＯＭとから構成
され、ＲＯＭから読み出されたディジタルフィルタの応
答波形に対応されるデ−タによって波形整形を行うとと
もに、このフィルタの応答波形の有する左右対称成分、
つまり、フィルタのインパルス応答波形の左右対称性を
利用して、シフトレジスタのシフト段の出力を前段部分
と後段部分を選択的に取り出してＲＯＭのアドレス信号
に変換し、アクセスするようにした回路ならびにその選
択的なアドレスに対応する波形デ−タを格納したＲＯＭ
及びＲＯＭの出力を合成して所望の波形整形された変調
波形を得るための加算回路を設けるようにしたものであ
る。

【０００９】上記した手段によれば、シフトレジスタの
シフト段の出力を前段部分と後段部分を選択的に取り出
してアドレス信号とするため、左右対称な波形成分を有
する変調信号波形に対してのＲＯＭに格納すべきデ−タ
を共通化することができ、これによってディジタルフィ
ルタの応答波形に対応されるデ−タを格納するＲＯＭの
容量の低減が可能となる。

【００１０】

【発明の実施の形態】図１には、本発明の一実施例に係
る変調信号波形整形回路のブロック図が示されている。
同図に示されている変調信号波形整形回路は、特に制限
されないが、例えば携帯通信端末装置の変調器に好適な
回路であり、公知の半導体集積回路製造技術によって単
結晶シリコンのような１個の半導体基板上に形成され
る。

【００１１】本実施例の変調信号波形整形回路は、所定
の転送レ−トで送られてくるディジタル入力信号として
の変調信号のディジタル値に対しディジタル的なフィル
タリング処理を施して波形整形を行う回路である。

【００１２】この実施例の変調信号波形整形回路は、波
形整形されるべき変調された入力値を取り込むシフトレ
ジスタ１１とその出力に基づいて形成されるアドレス信
号によってアクセスされるＲＯＭ１５を備えている。

【００１３】シフトレジスタ１１は転送レ−ト（シンボ
ルレ−ト）と同じ周期のシンボルクロックによって動作
され、２列で送られくる４値のディジタル入力変調信号
は、シンボルクロックに同期してシフトレジスタ１１に
取り込まれていく。このシフトレジスタ１１のシフト段
数（タップ数）は、構成するフィルタの任意の入力値に
対するフィルタの応答波形を求める際の畳み込み演算で
用いるインパルス応答波形の打切り幅（フィルタの精度
に依存するもの）に対応して決定されるが、ここでは、
一例として８段とする。この８段のシフトレジスタ１１
の各段は、各々２ビットのラッチ回路で構成される。

【００１４】この実施例においては、上記８段のシフト
レジスタ１１が前４段と後４段に分割されて、選択回路
１２により４段ずつ交互に出力が取り出されてデコ−ド
回路１３に供給され、ＲＯＭ１５のアドレス信号にデコ
−ドされる。シフトレジスタ１１より取り出す周期（選
択信号の周期の１／２）は、フィルタのオ−バ−サンプ
リング周期の２倍とされる。

【００１５】一方、ＲＯＭ１５には、シフトレジスタ１
１の前４段（あるいは、後４段）の出力に対応するフィ
ルタの応答波形デ−タのみが格納されており、１シンボ
ル間の読み出す波形形状を特定する波形アドレス（分割
されたインパルス応答波形の何番目の波形かを示すアド
レス）とその波形の各系列値のどのデ−タかを決定する
アドレス（オ−バ−サンプリングアドレス）に従って波
形デ−タが読み出されるように構成されている。

【００１６】上記シフトレジスタ１１の前４段（あるい
は、前４段）の出力が取り出された際には、そのままデ
コ−ド回路１３により、アドレス信号にデコ−ドされた
後、読み出す波形形状を特定する波形アドレスとしてＲ
ＯＭ１５に供給されてこれをアクセスする。その間、サ
ンプリングクロックを計数するカウンタ１４のカウント
値（例えば「０」〜「９」）がオ−バ−サンプリングア
ドレスとしてＲＯＭ１５に供給され、カウンタ１４が１
シンボル間の波形サンプル数（オ−バ−サンプリング
数）をカウントアップするのに従って波形系列デ−タを
読み出していく。

【００１７】ただし、シフトレジスタ１１の後４段（あ
るいは、前４段）の出力が取り出された際には、同様に
デコ−ド処理を行うものの、ＲＯＭ１５には後４段（あ
るいは、後４段）の出力に対応する応答波形デ−タでは
なく、その応答波形の左右逆の波形デ−タを記憶させて
おくようにしているので、ＲＯＭ１５のデータをカウン
タ１４により上記とは逆の順序で読み出すことにより左
右逆の波形を読み出す。そのため、カウンタ１４はカウ
ントダウン動作され、そのカウント値がオ−バ−サンプ
リング用アドレスとしてＲＯＭ１５に供給される。この
ようにすることでＲＯＭ１５に格納すべき波形デ−タ量
を半分に減らし、ＲＯＭ１５の容量を半減させることが
できるようになっている。

【００１８】この実施例では、上記のようにして読み出
されたシフトレジスタ１１の前４段の出力に対応する応
答波形と後４段の出力に対応する応答波形を加算器１６
により加算合成することで、全８段の出力に対応する応
答波形、つまりは所望の波形整形された変調信号波形を
得る。シフトレジスタ１１の前４段の出力に対応する応
答波形と後４段の出力に対応する応答波形を加算できる
ようにするため、セレクタ１７が設けられており、シフ
トレジスタ１１の前４段の出力に対応する応答波形デー
タはセレクタ１７を通ることにより遅延されて後４段の
出力に対応する応答波形データと同時に加算器１６に供
給され、加算後の値がラッチ回路１８に取り込まれるよ
うにセレクタ１７が切り替え動作される。

【００１９】ここで、ＲＯＭ１５に格納されているデ−
タについて説明する。ディジタルフィルタは、ある周期
で入力されるディジタルの入力列に対し、この入力の一
つ一つをこの入力値のレベルの重みがかかったデルタ関
数入力列とした時のこの入力列に対する所定の周波数特
性をもったフィルタの応答波形系列値を出力するもので
ある。この出力は各入力値に対するフィルタのインパル
ス応答波形を入力の入力時間に応じ重ね合わせたものと
なる。

【００２０】これを機能的に表すと図２に示すように、
インパルス応答波形を打ち切る幅（インパルス応答の重
なりの数に対応）に応じた数（図２では「８」）の入力
値を取り込むシフトレジスタと、その各段の出力値がシ
フトレジスタの何段目の出力かに応じて、ＲＯＭ等のメ
モリに格納しておいたインパルス応答を打ち切った波形
系列値を入力周期ごとに分けた部分波形Ｃ１〜Ｃ８をそ
の波形系列タイミングＴで読み出して乗算器により乗算
し、それぞれ出力値の表すレベルｘ１〜ｘ８を重みがけ
した値を加算器により加算する、いわゆる畳み込み演算
を行うものである。

【００２１】図１におけるＲＯＭ１５は、図２の一点鎖
線Ａで囲まれた部分すなわちインパルス応答波形を格納
するメモリと乗算器及び各乗算結果の加算する加算器を
置き換えたもので、今回の実施例では、基本的にはこの
機能を左右で分割した片側、すなわち、各入力信号ｘ１
〜ｘ４（あるいは、ｘ５〜ｘ８）とそれぞれに対応した
入力周期ごと部分波形Ｃ１〜Ｃ４（あるいは、Ｃ５〜Ｃ
４）の波形系列値とを乗算したデータについて加算した
結果を波形データとして記憶させてある。１つの部分波
形は、各々信号レベルを示す例えば１０個のデータから
なり、この１０個のデータが上記カウンタ１４によって
順番に読み出される。

【００２２】ここで、入力信号ｘ５〜ｘ８（あるいは、
ｘ１〜ｘ４）とそれに対応する部分波形Ｃ５〜Ｃ８（あ
るいは、Ｃ１〜Ｃ４）の波形系列値とを乗算したデ−タ
を加算したデ−タについては、インパルス応答波形の左
右対称性から上記ＲＯＭに記憶した波形デ−タを左右逆
に読み出すことで得られるので、時分割でＲＯＭ１５を
アクセスするようにすれば、上記ＲＯＭ１５の容量は全
波形データを記憶する場合の半分でよいことが分かる。

【００２３】次に、ＲＯＭ１５に格納されるデ−タにつ
いて図５を用いて更に具体的に説明する。図５は一例と
してディジタル入力変調信号が２値の場合の波形を示
す。なお、図５において縦方向の複数の点線で示された
平行線はそれぞれ１シンボルの区間を表わす。

【００２４】送信の有無を示す図５（イ）のようなオン
／オフ信号のハイレベルの期間に応じて、図５（ロ）の
ように２値の入力信号が，，，，，，，
，，(10)のような順序で時系列的に入力された場合
を考える。入力された信号（２値）は前述したようにシ
フトレジスタ１１に順次取り込まれる。図５の各入力値
はそれぞれ図に示す縦棒の高さに相当するような重み
（シンボルレベル）を有するものとする。この場合、
，，のようなレベルの入力値は、その下方に示さ
れているインパルス応答波形のうち符号ａ，ｅ，ｈのよ
うなピーク値が正で振幅の小さな波形が対応され、，
，(10)のようなレベルの入力値は符号ｂ，ｇ，ｊのよ
うなピーク値が正で振幅の大きな波形が対応され、，
のようなレベルの入力値は符号ｃ，ｉのようなピーク
値が負で振幅の大きな波形が対応され、，のような
レベルの入力値は符号ｄ，ｆのようなピーク値が負で振
幅の小さな波形が対応される。従って、入力値に対応す
るインパルス応答波形はこの実施例では４種類である。

【００２５】図１の実施例の変調信号波形整形回路にお
いては、図５において点線で区切られた各シンボル期間
の縦方向の波形を合成したデータがＲＯＭ１５に格納さ
れている。ただし、この実施例では、インパルス応答波
形の仕切り数「８」の半分の４個の波形を合成した波形
のうち対称性を考慮して半分の合成波形データが記憶さ
れている。そして、シフトレジスタ１１の前４段と後４
段にラッチされた各入力値列に応じて対応する合成波形
が読み出され、読み出された２つの波形データが加算器
１６で加算される。具体的には、例えば図５のシンボル
区間Ｈでは、波形ａ，ｂ，ｃ，ｄの区間Ｈに相当する部
分波形（○印を付した部分）を合成したデータと、波形
ｅ，ｆ，ｇ，ｈの区間Ｈに相当する部分波形（△印を付
した部分）を合成したデータとがＲＯＭ１５から読み出
される。これらを加算器１６で加算することによって、
ラッチ回路１５から図５（ニ）に示すような波形に相当
する波形データが出力される。他のシンボル期間につい
ても同様である。

【００２６】なお、特に制限されないが、この実施例に
おいてはそれぞれの１シンボル区間に対応して、波形の
レベルを示す１０個のデータがＲＯＭ１５に記憶されて
おり、前述したようにシフトレジスタ１１に取り込まれ
たデータで読み出すべき１区間分の波形の種類が指定さ
れ、指定された部分波形の１０個のデータがサンプリン
グクロックで動作されるカウンタ１４のカウント値によ
って順次ＲＯＭ１５から読み出される。

【００２７】図１の実施例では、シフトレジスタ１１の
前４段のインパルス応答波形を格納するメモリと乗算器
及び加算器（図２の一点鎖線Ａで囲まれた部分）をＲＯ
Ｍに置き換えるようにしたが、図２の破線Ｂで囲まれた
部分すなわちシフトレジスタの前４段のインパルス応答
波形を格納するメモリと乗算器をＲＯＭに置き換えたも
のあるいはそれらを組み合わせたものでも良く、それに
よってＲＯＭ容量を低減できる。

【００２８】具体的には、図３に示すように各入力信号
ｘ１〜ｘ４（あるいは、ｘ５〜ｘ８）それぞれに対応し
たインパルス応答波形の部分波形を各ＲＯＭ１５ａ，１
５ｂ，１５ｃ，１５ｄに記憶しておけば、シフトレジス
タ１１の前４段と後４段の出力を選択的に取り出す選択
回路１２及びその選択により波形デ−タの逆読み出しを
行うカウンタ回路１４を追加することにより、入力信号
ｘ５〜ｘ８（あるいは、ｘ１〜ｘ４）それぞれに対応し
たインパルス応答波形の部分波形デ−タを各ＲＯＭに記
憶する必要がない。

【００２９】図４には、本発明に係るディジタルフィル
タを搭載してなる携帯通信端末装置の一実施例のブロッ
ク図が示されている。この実施例の携帯通信端末装置
は、音声コーデック部２０１と、中間周波数部２０２
と、高周波部２０３とから構成されている。

【００３０】音声コーデック部２０１は、マイクロフォ
ン２１０から入力された送信アナログ音声信号のうち高
域雑音成分を抑制するプレフィルタ２１１、その出力を
ディジタル信号に変換するＡ／Ｄ変換器２１２、その出
力をディジタル信号処理によって帯域圧縮し、また上記
とは逆に、帯域圧縮された受信ディジタル音声信号をも
との帯域に伸長するためのＤＳＰ２１３、このＤＳＰ２
１３で帯域伸長された出力をアナログ音声信号に変換す
るＤ／Ａ変換器２１４、その出力に含まれる高周波成分
を抑圧しかつその出力を増幅するためのポストフィルタ
２１５、このポストフィルタ２１５の出力によって駆動
されるスピーカ２１６などによって構成される。

【００３１】中間周波数部２０２は、前記ＤＳＰ２１３
から出力される信号に対して無線電送に適した変調、例
えばガウシアン・ミニマム・シフト・キーイング（ＧＭ
ＳＫ；Ｇａｕｓｓｉａｎ Ｍｉｎｉｍｕｍ Ｓｈｉｆｔ
Ｋｅｙｉｎｇ）変調またはπ／４シフト・キュー・ピ
ー・エス・ケイ（ＱＰＳＫ）変調などを行なう本発明に
係るディジタルフィルタを含む変調信号波形整形回路か
らなる第１変調回路を主体として構成される第１変調器
２２０、この第１変調器２２０の出力をアナログ信号に
変換するＤ／Ａ変換器２２１、その出力に含まれる高周
波成分を抑制するポストフィルタ２２２、及び上記とは
逆に受信変調信号に含まれる位相のずれを検出する位相
検出回路２２３、この位相検出回路２２３の出力から元
の基本信号成分を復調する第１復調器２２４などによっ
て構成される。

【００３２】上記の第１変調器２２０、Ｄ／Ａ変換器２
２１、及びポストフィルタ２２２は、システムの構成に
応じて、互いに正相及び逆相の信号出力を行なうため
に、あるいは９０°の位相差、すなわち直交した信号出
力を行なうために並列に複数組設けられる。

【００３３】高周波部２０３は、ポストフィルタ２２２
から出力される信号を、例えば８００ＭＨｚから２ＧＨ
ｚ程度の無線周波数キャリア信号で変調するための第２
変調器２３０、この変調器２３０の出力を所定の送信電
力にまで増幅し、送受信切換スイッチ２３１を介してア
ンテナ２３２を励振するための高電力増幅器２３３、前
記アンテナ２３２及びその増幅器２３４の出力から所望
の信号を検波するための検波器２３５などから構成され
る。

【００３４】上記の第２変調器２３０は、システムの構
成に応じて、例えば４５５ＫＨｚや９０ＭＨｚ程度のや
や低い周波数で変調した後、所定の８００ＭＨｚから２
ＧＨｚ程度の無線周波数キャリア信号で変調する等の、
複数段に分けた構成がなされることがある。また図には
示されていないが、携帯通信端末には、キーパッド、ダ
イヤル信号発生器、並びにバッテリーを電源とする電源
回路などが設けられている。

【００３５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００３６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【００３７】すなわち、ＲＯＭにあらかじめ波形整形結
果を格納しておき、そのＲＯＭを逐次読み出すことで変
調信号波形整形機能を実現することにより処理の高速化
および回路の低消費電力化を図るとともに、応答波形デ
−タを格納したＲＯＭのアクセスアドレスを形成するた
め波形整形すべき変調信号を取り込むシフトレジスタと
その出力を選択的に取り出す回路及びその選択によりＲ
ＯＭのデ−タを逆順序で読み出す回路を設けることによ
り、左右対称成分を有する変調信号波形に対してのＲＯ
Ｍのデ−タを共通化することができ、これによりＲＯＭ
の容量を半減することができる。

【図面の簡単な説明】

【図１】本発明に係る変調信号波形整形回路の一実施例
を示す図である。

【図２】本発明に係る変調信号波形整形回路を実現する
ディジタルフィルタの一例を示す模式図である。

【図３】本発明に係る変調信号波形整形回路の他の実施
例を示す図である。

【図４】本発明に係る変調信号波形整形回路を搭載して
なる携帯通信端末装置の一実施例を示すブロック図であ
る。

【図５】本発明の一実施例の変調信号波形整形回路にお
ける入力信号および対応するインパルス応答波形の一例
を示すタイムチャートである。

【符号の説明】

１１ シフトレジスタ １２ 選択回路 １３ テコーダ １４ カウンタ １５ ＲＯＭ １６ 加算器 １７ セレクタ １８ ラッチ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ディジタルフィルタの応答波形に対応さ
   れる複数の波形デ−タを格納したＲＯＭを備え、ディジ
   タル入力に対する波形整形処理を、その入力に基づいて
   上記ＲＯＭのデ−タを逐次読み出しながら行う変調信号
   波形整形回路において、クロック信号に同期して上記デ
   ィジタル入力信号を順次取り込んでシフするシフトレジ
   スタと、上記シフトレジスタの保持デ−タを前段部分と
   後段部分に分けてそれらを選択的に取り出してデコ−ド
   し、上記ＲＯＭのアドレス信号とするデコーダ回路と、
   このアドレス信号にて上記ＲＯＭから読み出されたデ−
   タを入力とし、所望の波形整形された変調波形デ−タを
   得るため選択的に上記ＲＯＭから読み出された波形デ−
   タ同士を合成する加算回路とを含んでなることを特徴と
   する変調信号波形整形回路。
2. 【請求項２】 オーバーサンプリングクロックにより動
   作されるカウンタ回路を備え、上記ＲＯＭに応答波形の
   半分の波形データを格納しておき、上記カウンタ回路を
   アップカウントおよびダウンカウントさせることで応答
   波形の全波形を再現可能にしたことを特徴とする請求項
   １に記載の変調信号波形整形回路。
3. 【請求項３】 上記ＲＯＭに格納される波形データは、
   インパルス応答波形を打切った波形系列値を入力周期ご
   とに分けた部分波形にそれぞれ入力値の表すレベルを重
   みがけした値を加算したデータであることを特徴とする
   請求項１または請求項２に記載の変調信号波形整形回
   路。
4. 【請求項４】 音声コーデック部と中間周波部と高周波
   部とからなる通信装置であって、上記中間周波部の信号
   変調回路に、請求項１、２または３に記載の変調信号波
   形整形回路を含んでなることを特徴とする通信装置。