JPH098256A - 不揮発性半導体装置の素子分離方法 - Google Patents
不揮発性半導体装置の素子分離方法Info
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- JPH098256A JPH098256A JP8117887A JP11788796A JPH098256A JP H098256 A JPH098256 A JP H098256A JP 8117887 A JP8117887 A JP 8117887A JP 11788796 A JP11788796 A JP 11788796A JP H098256 A JPH098256 A JP H098256A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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Abstract
(57)【要約】
【課題】 フィールド絶縁膜の下部に局部的にチャネル
ストップ不純物領域２２が形成される不揮発性半導体装
置の素子分離方法を提供する。 【解決手段】 本発明の不揮発性半導体装置の素子分離
方法は、第１導電型の半導体基板２１上に絶縁膜、シリ
コン膜及び酸化防止膜を順次形成する段階と、酸化防止
膜パターンを形成する段階と、フィールド酸化膜を形成
する段階と、前記酸化防止膜パターン、シリコン膜及び
絶縁膜を取り除く段階と、前記フィールド酸化膜の形成
された基板の全面にトンネル酸化膜２６と導電膜３１と
を順に形成する段階と、前記フィールド酸化膜を露出さ
せる導電膜パターン３２ａを形成する段階と、前記基板
の全面にチャネルストップ用不純物を注入する段階とを
含む。従って、チャネルストップ用不純物をフィールド
酸化膜の下の一部領域に注入するので、後続の高温工程
による不純物の側面拡散が縮まって接合破壊電圧を増加
させ得る。
ストップ不純物領域２２が形成される不揮発性半導体装
置の素子分離方法を提供する。 【解決手段】 本発明の不揮発性半導体装置の素子分離
方法は、第１導電型の半導体基板２１上に絶縁膜、シリ
コン膜及び酸化防止膜を順次形成する段階と、酸化防止
膜パターンを形成する段階と、フィールド酸化膜を形成
する段階と、前記酸化防止膜パターン、シリコン膜及び
絶縁膜を取り除く段階と、前記フィールド酸化膜の形成
された基板の全面にトンネル酸化膜２６と導電膜３１と
を順に形成する段階と、前記フィールド酸化膜を露出さ
せる導電膜パターン３２ａを形成する段階と、前記基板
の全面にチャネルストップ用不純物を注入する段階とを
含む。従って、チャネルストップ用不純物をフィールド
酸化膜の下の一部領域に注入するので、後続の高温工程
による不純物の側面拡散が縮まって接合破壊電圧を増加
させ得る。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体装置
の素子分離方法に係り、さらに詳細にはフィールド絶縁
膜の下部に局部的にチャネルストップ不純物領域が形成
される不揮発性半導体装置の素子分離方法に関する。
の素子分離方法に係り、さらに詳細にはフィールド絶縁
膜の下部に局部的にチャネルストップ不純物領域が形成
される不揮発性半導体装置の素子分離方法に関する。
【０００２】
【従来の技術】最近、メモリセルアレイ部及び周辺回路
部に形成される単位素子が次第に小さくなっている。こ
れにより、高集積化のためには素子と素子とを分離する
分離領域が次第に小さくなるべきであり、素子間の隔離
効果はそのまま保たなければならない。ところで、素子
の縮小から発生する短チャネル効果又は狭幅効果により
素子のスレショルド電圧が変わるので素子の縮小が制限
されている。特に、不揮発性半導体におけるメモリセル
アレイ部の駆動はＶｃｃ以上の高電圧（約２０Ｖ）で駆
動するので素子間の隔離効果が確実に保たれるように素
子分離領域を形成しなければならない。
部に形成される単位素子が次第に小さくなっている。こ
れにより、高集積化のためには素子と素子とを分離する
分離領域が次第に小さくなるべきであり、素子間の隔離
効果はそのまま保たなければならない。ところで、素子
の縮小から発生する短チャネル効果又は狭幅効果により
素子のスレショルド電圧が変わるので素子の縮小が制限
されている。特に、不揮発性半導体におけるメモリセル
アレイ部の駆動はＶｃｃ以上の高電圧（約２０Ｖ）で駆
動するので素子間の隔離効果が確実に保たれるように素
子分離領域を形成しなければならない。
【０００３】ここで、従来の半導体装置の素子分離方法
を調べてみれば、次の通りである。半導体基板上に通常
の方法によりフィールド酸化膜を成長させて活性領域と
不活性領域（又はフィールド領域）とに分けて形成し素
子間の隔離効果を上げるためにフィールド酸化膜領域の
下部にチャネルストップ不純物領域を形成させる。前記
チャネネルストップ不純物領域はフィールド酸化膜の形
成前に半導体基板に選択的に不純物をイオン注入して形
成する。前記フィールド酸化膜の形成前にチャネルスト
ップ不純物領域を形成する方法は、後続の高温工程であ
るフィールド酸化膜の形成時に多量の不純物が外部拡散
されることによって不純物濃度が下がってチャネルスト
ップの効果を減らしたり、基板内における側面拡散によ
りチャネルストップ不純物とチャネル領域とが接触して
チャネル領域の幅が縮まる狭幅効果を引き起こしたり、
後続工程により形成されるソース／ドレイン領域と接触
して接合破壊電圧の降下を招く。
を調べてみれば、次の通りである。半導体基板上に通常
の方法によりフィールド酸化膜を成長させて活性領域と
不活性領域（又はフィールド領域）とに分けて形成し素
子間の隔離効果を上げるためにフィールド酸化膜領域の
下部にチャネルストップ不純物領域を形成させる。前記
チャネネルストップ不純物領域はフィールド酸化膜の形
成前に半導体基板に選択的に不純物をイオン注入して形
成する。前記フィールド酸化膜の形成前にチャネルスト
ップ不純物領域を形成する方法は、後続の高温工程であ
るフィールド酸化膜の形成時に多量の不純物が外部拡散
されることによって不純物濃度が下がってチャネルスト
ップの効果を減らしたり、基板内における側面拡散によ
りチャネルストップ不純物とチャネル領域とが接触して
チャネル領域の幅が縮まる狭幅効果を引き起こしたり、
後続工程により形成されるソース／ドレイン領域と接触
して接合破壊電圧の降下を招く。
【０００４】ここで、従来の不揮発性半導体装置のフィ
ールド酸化膜の形成方法を説明する。図１乃至図５は従
来の技術による不揮発性半導体装置の素子分離方法を示
した断面図である。図１は半導体基板１上に絶縁膜５、
シリコン膜１０及び酸化防止膜１５を形成する段階を示
す。具体的に、第１導電型の半導体基板１上に絶縁膜５
及びシリコン膜１０を順次積層する。
ールド酸化膜の形成方法を説明する。図１乃至図５は従
来の技術による不揮発性半導体装置の素子分離方法を示
した断面図である。図１は半導体基板１上に絶縁膜５、
シリコン膜１０及び酸化防止膜１５を形成する段階を示
す。具体的に、第１導電型の半導体基板１上に絶縁膜５
及びシリコン膜１０を順次積層する。
【０００５】次いで、前記シリコン膜１０上に酸化防止
膜用として例えば、シリコン窒化膜を形成した後、通常
の写真工程を用いてメモリセル領域（Ｃ）と第１導電型
チャネル（ＰチャネルのＡ）の周辺素子領域及び第２導
電型チャネル（ＮチャネルのＢ）の周辺素子領域のフィ
ールド領域が形成される部分が露出されるように前記シ
リコン窒化膜を食刻して酸化防止膜１５を形成する。
膜用として例えば、シリコン窒化膜を形成した後、通常
の写真工程を用いてメモリセル領域（Ｃ）と第１導電型
チャネル（ＰチャネルのＡ）の周辺素子領域及び第２導
電型チャネル（ＮチャネルのＢ）の周辺素子領域のフィ
ールド領域が形成される部分が露出されるように前記シ
リコン窒化膜を食刻して酸化防止膜１５を形成する。
【０００６】前記絶縁膜５は２００〜３００Åの厚さに
熱酸化膜を用いて形成する。前記シリコン膜１０は８０
０〜１２００Åの厚さに多結晶質シリコン膜又は非晶質
シリコン膜中のいずれか一つを用いて形成する。前記酸
化防止膜１５は１３００〜１７００Åの厚さに形成す
る。図２はフィールド酸化膜１１を形成する段階を示
す。まず、基板の全面にフォトレジストを塗布した後、
通常の写真工程によりセルアレイ部（図１のＣ）及び周
辺回路部のＮチャネル領域（図１のＢ）を露出させるフ
ォトレジストパターン（図示せず）を形成する。次に、
前記フォトレジストパターンをイオン注入マスクとして
基板の全面に不純物をイオン注入してチャネルストップ
不純物領域２を形成する。次に、前記酸化防止膜１５を
マスクとして酸化工程を用いてフィールド酸化膜１１を
形成する。
熱酸化膜を用いて形成する。前記シリコン膜１０は８０
０〜１２００Åの厚さに多結晶質シリコン膜又は非晶質
シリコン膜中のいずれか一つを用いて形成する。前記酸
化防止膜１５は１３００〜１７００Åの厚さに形成す
る。図２はフィールド酸化膜１１を形成する段階を示
す。まず、基板の全面にフォトレジストを塗布した後、
通常の写真工程によりセルアレイ部（図１のＣ）及び周
辺回路部のＮチャネル領域（図１のＢ）を露出させるフ
ォトレジストパターン（図示せず）を形成する。次に、
前記フォトレジストパターンをイオン注入マスクとして
基板の全面に不純物をイオン注入してチャネルストップ
不純物領域２を形成する。次に、前記酸化防止膜１５を
マスクとして酸化工程を用いてフィールド酸化膜１１を
形成する。
【０００７】図３はトンネル酸化膜６と導電膜１２を順
に積層する段階を示す。前記フォトレジストパターン酸
化防止膜１５、シリコン膜１０及び前記絶縁膜５を取り
除いた後トンネル酸化膜６と導電膜１２を順に積層す
る。トンネル酸化膜６は通常の酸化工程により８０〜１
１０Åの厚さに形成し、導電膜１２は高濃度の不純物を
含有する多結晶シリコンを１４００〜１６００Åの厚さ
に通常のＣＶＤ方法で形成する。
に積層する段階を示す。前記フォトレジストパターン酸
化防止膜１５、シリコン膜１０及び前記絶縁膜５を取り
除いた後トンネル酸化膜６と導電膜１２を順に積層す
る。トンネル酸化膜６は通常の酸化工程により８０〜１
１０Åの厚さに形成し、導電膜１２は高濃度の不純物を
含有する多結晶シリコンを１４００〜１６００Åの厚さ
に通常のＣＶＤ方法で形成する。
【０００８】図４は第２フォトレジストパターン１７を
形成する段階を示す。具体的に、前記導電膜１２上にフ
ォトレジストを塗布した後写真工程を用いて浮遊ゲート
用導電膜１２をパタニングするための第２フォトレジス
トパターン１７を形成する。前記フォトレジストパター
ン１７は浮遊ゲートが形成されるメモリセルアレイ部
（Ｃ）のみに形成し、残り領域（Ａ，Ｂ）は露出させ
る。
形成する段階を示す。具体的に、前記導電膜１２上にフ
ォトレジストを塗布した後写真工程を用いて浮遊ゲート
用導電膜１２をパタニングするための第２フォトレジス
トパターン１７を形成する。前記フォトレジストパター
ン１７は浮遊ゲートが形成されるメモリセルアレイ部
（Ｃ）のみに形成し、残り領域（Ａ，Ｂ）は露出させ
る。
【０００９】図５は浮遊ゲート用導電膜１２を形成する
段階を示す。前記フォトレジストパターン１７を食刻マ
スクとして用いてメモリセル内の前記導電膜１２をパタ
ニングして導電膜パターン１２ａを形成し残り領域
（Ａ，Ｂ）の導電膜１２は取り除く。次に、前記第２フ
ォトレジストパターン１７を取り除いた後周辺素子及び
メモリセルを形成して不揮発性半導体装置を完成する。
段階を示す。前記フォトレジストパターン１７を食刻マ
スクとして用いてメモリセル内の前記導電膜１２をパタ
ニングして導電膜パターン１２ａを形成し残り領域
（Ａ，Ｂ）の導電膜１２は取り除く。次に、前記第２フ
ォトレジストパターン１７を取り除いた後周辺素子及び
メモリセルを形成して不揮発性半導体装置を完成する。
【００１０】前記したように従来技術による素子分離領
域の形成方法は図３に示したようにＰチャネルストップ
用不純物の注入のための追加写真工程が要求されるので
高コストとなる問題がある。さらに、フィールド酸化膜
の下に形成されたチャネルストップ用不純物領域と後続
の高温工程時側面拡散されて後続工程で形成されるソー
ス／ドレイン領域とがオーバーラップされて接合破壊電
圧を向上させ得ない。
域の形成方法は図３に示したようにＰチャネルストップ
用不純物の注入のための追加写真工程が要求されるので
高コストとなる問題がある。さらに、フィールド酸化膜
の下に形成されたチャネルストップ用不純物領域と後続
の高温工程時側面拡散されて後続工程で形成されるソー
ス／ドレイン領域とがオーバーラップされて接合破壊電
圧を向上させ得ない。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
はチャネルストップ不純物領域をフィールド酸化膜の下
の一部領域に限定して後続工程で形成されるソース／ド
レイン領域との距離を延ばすことによって素子隔離効果
を向上させる不揮発性半導体装置の素子分離方法を提供
するにある。
はチャネルストップ不純物領域をフィールド酸化膜の下
の一部領域に限定して後続工程で形成されるソース／ド
レイン領域との距離を延ばすことによって素子隔離効果
を向上させる不揮発性半導体装置の素子分離方法を提供
するにある。
【００１２】
【課題を解決するための手段】前記の目的を達成するた
めに本発明の不揮発性半導体装置の素子分離方法は、メ
モリセルアレイ部とこれを駆動するための第１導電型チ
ャネル及び前記第１導電型チャネルと反対の第２導電型
チャネルを有する周辺回路部より構成される不揮発性半
導体装置において、第１導電型の半導体基板上に絶縁
膜、シリコン膜及び酸化防止膜を順次形成する段階と、
前記酸化防止膜をパタニングして酸化防止膜パターンを
形成する段階と、前記結果物を前記酸化防止膜パターン
をマスクとして酸化させてフィールド酸化膜を形成する
段階と、前記酸化防止膜パターン、シリコン膜及び絶縁
膜を取り除く段階と、前記フィールド酸化膜の形成され
た基板の全面にトンネル酸化膜と導電膜を順に形成する
段階と、前記導電膜上に形成され、前記メモリセルアレ
イ部及び第２導電型チャネルの周辺回路部に開口部を有
するフォトレジストパターンを形成する段階と、前記フ
ォトレジストパターンをマスクとして前記メモリセルア
レイ部及び第２導電型チャネルの周辺回路部に形成され
た前記導電膜を食刻して前記フィールド酸化膜を露出さ
せる導電膜パターンを形成する段階と、前記フォトレジ
ストパターンと前記導電膜パターンをマスクとして前記
基板の全面にチャネルストップ用の不純物を注入する段
階とを含むことを特徴とする。
めに本発明の不揮発性半導体装置の素子分離方法は、メ
モリセルアレイ部とこれを駆動するための第１導電型チ
ャネル及び前記第１導電型チャネルと反対の第２導電型
チャネルを有する周辺回路部より構成される不揮発性半
導体装置において、第１導電型の半導体基板上に絶縁
膜、シリコン膜及び酸化防止膜を順次形成する段階と、
前記酸化防止膜をパタニングして酸化防止膜パターンを
形成する段階と、前記結果物を前記酸化防止膜パターン
をマスクとして酸化させてフィールド酸化膜を形成する
段階と、前記酸化防止膜パターン、シリコン膜及び絶縁
膜を取り除く段階と、前記フィールド酸化膜の形成され
た基板の全面にトンネル酸化膜と導電膜を順に形成する
段階と、前記導電膜上に形成され、前記メモリセルアレ
イ部及び第２導電型チャネルの周辺回路部に開口部を有
するフォトレジストパターンを形成する段階と、前記フ
ォトレジストパターンをマスクとして前記メモリセルア
レイ部及び第２導電型チャネルの周辺回路部に形成され
た前記導電膜を食刻して前記フィールド酸化膜を露出さ
せる導電膜パターンを形成する段階と、前記フォトレジ
ストパターンと前記導電膜パターンをマスクとして前記
基板の全面にチャネルストップ用の不純物を注入する段
階とを含むことを特徴とする。
【００１３】前記絶縁膜は熱酸化膜より形成し、前記シ
リコン膜は多結晶シリコン又は非晶質シリコン膜中いず
れか一つより形成する。さらに、前記酸化防止膜はシリ
コン窒化膜より形成し、前記導電膜は高濃度の不純物を
含有する多結晶シリコンで形成し、前記トンネル酸化膜
はシリコン熱酸化膜で形成し、前記チャネルストップ用
の不純物として第１導電型の不純物を用いる。
リコン膜は多結晶シリコン又は非晶質シリコン膜中いず
れか一つより形成する。さらに、前記酸化防止膜はシリ
コン窒化膜より形成し、前記導電膜は高濃度の不純物を
含有する多結晶シリコンで形成し、前記トンネル酸化膜
はシリコン熱酸化膜で形成し、前記チャネルストップ用
の不純物として第１導電型の不純物を用いる。
【００１４】本発明は、前記チャネルストップ用不純物
を注入する段階後に前記フォトレジストパターンを取り
除く段階と、前記第１導電型チャネルの周辺回路部に形
成された導電膜パターン上に開口部を有する第２フォト
レジストパターンを形成する段階と、前記第２フォトレ
ジストパターンを食刻マスクとして前記導電膜パターン
を食刻する段階と、前記第２フォトレジストパターン及
び食刻された導電膜パターンをマスクとしてチャネルス
トップ用の不純物を注入する段階とをさらに具備するこ
とができる。
を注入する段階後に前記フォトレジストパターンを取り
除く段階と、前記第１導電型チャネルの周辺回路部に形
成された導電膜パターン上に開口部を有する第２フォト
レジストパターンを形成する段階と、前記第２フォトレ
ジストパターンを食刻マスクとして前記導電膜パターン
を食刻する段階と、前記第２フォトレジストパターン及
び食刻された導電膜パターンをマスクとしてチャネルス
トップ用の不純物を注入する段階とをさらに具備するこ
とができる。
【００１５】前記チャネルストップ用の不純物として第
２導電型の不純物を用いる。本発明は、前記絶縁膜を形
成する段階の前に前記メモリセルアレイ部の形成される
基板に第２導電型の不純物ウェル領域と第１導電型の第
１不純物ウェール領域を形成する段階と、前記第１導電
型チャネルを有する周辺回路部の形成される基板に第２
導電型の第２不純物ウェール領域を形成する段階と、前
記第２導電型チャネルを有する周辺回路部の形成される
基板に第１導電型の第２不純物のウェール領域を形成す
る段階とをさらに具備しても良い。
２導電型の不純物を用いる。本発明は、前記絶縁膜を形
成する段階の前に前記メモリセルアレイ部の形成される
基板に第２導電型の不純物ウェル領域と第１導電型の第
１不純物ウェール領域を形成する段階と、前記第１導電
型チャネルを有する周辺回路部の形成される基板に第２
導電型の第２不純物ウェール領域を形成する段階と、前
記第２導電型チャネルを有する周辺回路部の形成される
基板に第１導電型の第２不純物のウェール領域を形成す
る段階とをさらに具備しても良い。
【００１６】
【発明の実施の形態】図６乃至図１０は本発明の第１実
施例による不揮発性半導体装置の素子分離方法を示した
断面図である。図６は絶縁膜２５、シリコン膜３０及び
酸化防止膜３５を形成する段階を示す。具体的に、第１
導電型の半導体基板２１上に絶縁膜２５及びシリコン膜
３０を順に積層する。次いで、前記シリコン膜３０上に
酸化防止用として例えば、シリコン窒化膜を形成した
後、写真工程を用いてメモリセルアレイ部（Ｆ）、第１
導電型チャネル（Ｐチャネル）の周辺回路部（Ｄ）及び
第２導電型チャネル（Ｎチャネル）の周辺回路部（Ｅ）
のフィールド領域の形成される部分が露出されるように
前記シリコン窒化膜を食刻して酸化防止膜３５を形成す
る。
施例による不揮発性半導体装置の素子分離方法を示した
断面図である。図６は絶縁膜２５、シリコン膜３０及び
酸化防止膜３５を形成する段階を示す。具体的に、第１
導電型の半導体基板２１上に絶縁膜２５及びシリコン膜
３０を順に積層する。次いで、前記シリコン膜３０上に
酸化防止用として例えば、シリコン窒化膜を形成した
後、写真工程を用いてメモリセルアレイ部（Ｆ）、第１
導電型チャネル（Ｐチャネル）の周辺回路部（Ｄ）及び
第２導電型チャネル（Ｎチャネル）の周辺回路部（Ｅ）
のフィールド領域の形成される部分が露出されるように
前記シリコン窒化膜を食刻して酸化防止膜３５を形成す
る。
【００１７】本実施例において、前記絶縁膜２５は２０
０〜３００Åの厚さにシリコン熱酸化膜を用いて形成す
る。前記シリコン膜３０は８００〜１２００Åの厚さに
多結晶シリコン又は非晶質シリコンのうちいずれか一つ
を用いて形成する。前記酸化防止膜３５は１３００〜１
７００Åの厚さに形成する。図７はフィールド酸化膜３
１を形成する段階を示す。具体的に、前記酸化防止膜３
５をマスクとして酸化工程を用いてフィールド酸化膜３
１を形成する。
０〜３００Åの厚さにシリコン熱酸化膜を用いて形成す
る。前記シリコン膜３０は８００〜１２００Åの厚さに
多結晶シリコン又は非晶質シリコンのうちいずれか一つ
を用いて形成する。前記酸化防止膜３５は１３００〜１
７００Åの厚さに形成する。図７はフィールド酸化膜３
１を形成する段階を示す。具体的に、前記酸化防止膜３
５をマスクとして酸化工程を用いてフィールド酸化膜３
１を形成する。
【００１８】図８はトンネル酸化膜２６と導電膜３２を
順次に形成する段階を示す。まず、前記フィールド酸化
膜の形成後、前記酸化防止膜３５、前記シリコン膜３０
及び前記絶縁膜２５を順次に食刻工程を用いて取り除
く。次いで、８０〜１１０Åの厚さのトンネル酸化膜２
６と１４００〜１６００Åの厚さの導電膜３２を順に積
層する。前記トンネル酸化膜２６としてはシリコン熱酸
化膜を用い、前記導電膜３２は高濃度の不純物を含有す
る多結晶シリコン膜をＣＶＤ方法で形成する。
順次に形成する段階を示す。まず、前記フィールド酸化
膜の形成後、前記酸化防止膜３５、前記シリコン膜３０
及び前記絶縁膜２５を順次に食刻工程を用いて取り除
く。次いで、８０〜１１０Åの厚さのトンネル酸化膜２
６と１４００〜１６００Åの厚さの導電膜３２を順に積
層する。前記トンネル酸化膜２６としてはシリコン熱酸
化膜を用い、前記導電膜３２は高濃度の不純物を含有す
る多結晶シリコン膜をＣＶＤ方法で形成する。
【００１９】図９は前記導電膜３２上のＮチャネル領域
（メモリセルアレイ部及び第２導電型チャネルの周辺回
路部）に開口部を有する第１フォトレジストパターン３
７を形成する段階を示す。具体的に、前記導電膜３２上
にフォトレジストを塗布した後、写真工程を用いてＮチ
ャネル領域［メモリセルアレイ部（Ｆ）及び第２導電型
チャネルの周辺回路部（Ｅ）］のフィールド領域が露出
されるようにパタニングして第１フォトレジストパター
ン３７を形成する。この際、Ｐチャネル領域（Ｄ）は前
記フォトレジストが全面に塗布された形態となる。
（メモリセルアレイ部及び第２導電型チャネルの周辺回
路部）に開口部を有する第１フォトレジストパターン３
７を形成する段階を示す。具体的に、前記導電膜３２上
にフォトレジストを塗布した後、写真工程を用いてＮチ
ャネル領域［メモリセルアレイ部（Ｆ）及び第２導電型
チャネルの周辺回路部（Ｅ）］のフィールド領域が露出
されるようにパタニングして第１フォトレジストパター
ン３７を形成する。この際、Ｐチャネル領域（Ｄ）は前
記フォトレジストが全面に塗布された形態となる。
【００２０】図１０は図９の導電膜３２を食刻した後、
チャネルストップ用不純物をイオン注入する段階を示
す。具体的に、前記第１フォトレジストパターン３７を
マスクとして前記導電膜３１を乾式食刻して前記Ｎチャ
ネル領域［メモリセルアレイ部（Ｆ）及び第２導電型チ
ャネルの周辺回路部（Ｅ）］のフィールド酸化膜を露出
させる浮遊ゲート用導電膜パターン３２ａを形成する。
次いで、前記第１フォトレジストパターン３７及び導電
膜パターン３２ａをイオン注入マスクとして不純物をイ
オン注入してチャネルストップ不純物領域２２を形成す
る。この際、本発明は従来技術と違って第２導電型チャ
ネルの周辺回路部に浮遊ゲート用導電膜パターン３２ａ
が形成される。前記チャネルストップ用不純物として第
１導電型の不純物を用い、１００〜３００ｋｅＶのエネ
ルギでイオン注入してフィールド酸化膜の下の一部領域
にチャネルストップ不純物領域２２が形成される。次
に、前記メモリセル領域（Ｆ）を除いた領域に形成され
た導電膜パターン３２ａは後続工程で取り除かれる。
チャネルストップ用不純物をイオン注入する段階を示
す。具体的に、前記第１フォトレジストパターン３７を
マスクとして前記導電膜３１を乾式食刻して前記Ｎチャ
ネル領域［メモリセルアレイ部（Ｆ）及び第２導電型チ
ャネルの周辺回路部（Ｅ）］のフィールド酸化膜を露出
させる浮遊ゲート用導電膜パターン３２ａを形成する。
次いで、前記第１フォトレジストパターン３７及び導電
膜パターン３２ａをイオン注入マスクとして不純物をイ
オン注入してチャネルストップ不純物領域２２を形成す
る。この際、本発明は従来技術と違って第２導電型チャ
ネルの周辺回路部に浮遊ゲート用導電膜パターン３２ａ
が形成される。前記チャネルストップ用不純物として第
１導電型の不純物を用い、１００〜３００ｋｅＶのエネ
ルギでイオン注入してフィールド酸化膜の下の一部領域
にチャネルストップ不純物領域２２が形成される。次
に、前記メモリセル領域（Ｆ）を除いた領域に形成され
た導電膜パターン３２ａは後続工程で取り除かれる。
【００２１】次いで、前記第１フォトレジストパターン
３７を取り除いた後周辺素子及びメモリセルを形成して
不揮発性半導体メモリ装置を完成する。図１１は本発明
の第２実施例による不揮発性半導体装置の素子分離方法
を示した断面図である。本発明の第２実施例は前記第１
実施例の図６乃至図１０の段階と同一に行う。
３７を取り除いた後周辺素子及びメモリセルを形成して
不揮発性半導体メモリ装置を完成する。図１１は本発明
の第２実施例による不揮発性半導体装置の素子分離方法
を示した断面図である。本発明の第２実施例は前記第１
実施例の図６乃至図１０の段階と同一に行う。
【００２２】次に、前記第１フォトレジストパターン３
７を取り除いた後、基板の全面にフォトレジストを塗布
した後写真工程を用いてＰチャネル領域［第１導電型チ
ャネルの周辺回路部（Ｄ）］のフィールド領域が露出さ
れるようにパタニングして第２フォトレジストパターン
３８を形成する。この際、Ｎチャネル領域［メモリセル
アレイ部（Ｅ）及び第２導電型チャネルの周辺回路部
（図６のＥ）］は前記フォトレジストが全面に塗布され
る形態となる。
７を取り除いた後、基板の全面にフォトレジストを塗布
した後写真工程を用いてＰチャネル領域［第１導電型チ
ャネルの周辺回路部（Ｄ）］のフィールド領域が露出さ
れるようにパタニングして第２フォトレジストパターン
３８を形成する。この際、Ｎチャネル領域［メモリセル
アレイ部（Ｅ）及び第２導電型チャネルの周辺回路部
（図６のＥ）］は前記フォトレジストが全面に塗布され
る形態となる。
【００２３】次いで、前記第２フォトレジストパターン
３８をマスクとして前記導電膜パターン３２ａを食刻し
てフィールド酸化膜３１を露出させる食刻された導電膜
パターン３２ｂを形成する。次に、前記食刻された導電
膜パターン３２ｂ及び第２フォトレジストパターン３８
をマスクとして不純物をイオン注入してチャネルストッ
プ不純物領域２２ａを形成する。この際、チャネルスト
ップ用不純物として第２導電型の不純物を用いる。
３８をマスクとして前記導電膜パターン３２ａを食刻し
てフィールド酸化膜３１を露出させる食刻された導電膜
パターン３２ｂを形成する。次に、前記食刻された導電
膜パターン３２ｂ及び第２フォトレジストパターン３８
をマスクとして不純物をイオン注入してチャネルストッ
プ不純物領域２２ａを形成する。この際、チャネルスト
ップ用不純物として第２導電型の不純物を用いる。
【００２４】次いで、前記第２フォトレジストパターン
３８を取り除いた後周辺素子及びメモリセルを形成して
不揮発性半導体メモリ装置を完成する。
３８を取り除いた後周辺素子及びメモリセルを形成して
不揮発性半導体メモリ装置を完成する。
【００２５】
【発明の効果】前記した本発明による不揮発性半導体装
置の素子分離方法による効果は次通りである。第一に、
チャネルストップ用不純物を注入させるための追加写真
工程が省けるので工程が単純化し、よって低コストとな
る。第二に、フィールド酸化膜の下の一部領域にのみチ
ャネルストップ用不純物を注入するので後続の高温工程
による不純物の側面拡散が縮まって接合破壊電圧を増加
させ得る。第三に、周辺回路部にもフィールド酸化膜の
下の一部領域にのみチャネルストップを注入し得るので
素子特性を向上させ得る。
置の素子分離方法による効果は次通りである。第一に、
チャネルストップ用不純物を注入させるための追加写真
工程が省けるので工程が単純化し、よって低コストとな
る。第二に、フィールド酸化膜の下の一部領域にのみチ
ャネルストップ用不純物を注入するので後続の高温工程
による不純物の側面拡散が縮まって接合破壊電圧を増加
させ得る。第三に、周辺回路部にもフィールド酸化膜の
下の一部領域にのみチャネルストップを注入し得るので
素子特性を向上させ得る。
【００２６】以上、本発明を具体的な実施例で説明した
が、本発明は前記実施例に限定されず、当業者の通常の
知識の範囲内でその変形や改良が可能である。
が、本発明は前記実施例に限定されず、当業者の通常の
知識の範囲内でその変形や改良が可能である。
【図１】従来技術による不揮発性半導体装置の素子分離
方法を示した断面図である。
方法を示した断面図である。
【図２】従来技術による不揮発性半導体装置の素子分離
方法を示した断面図である。
方法を示した断面図である。
【図３】従来技術による不揮発性半導体装置の素子分離
方法を示した断面図である。
方法を示した断面図である。
【図４】従来技術による不揮発性半導体装置の素子分離
方法を示した断面図である。
方法を示した断面図である。
【図５】従来技術による不揮発性半導体装置の素子分離
方法を示した断面図である。
方法を示した断面図である。
【図６】本発明の第１実施例による不揮発性半導体装置
の素子分離方法を示した断面図である。
の素子分離方法を示した断面図である。
【図７】本発明の第１実施例による不揮発性半導体装置
の素子分離方法を示した断面図である。
の素子分離方法を示した断面図である。
【図８】本発明の第１実施例による不揮発性半導体装置
の素子分離方法を示した断面図である。
の素子分離方法を示した断面図である。
【図９】本発明の第１実施例による不揮発性半導体装置
の素子分離方法を示した断面図である。
の素子分離方法を示した断面図である。
【図１０】本発明の第１実施例による不揮発性半導体装
置の素子分離方法を示した断面図である。
置の素子分離方法を示した断面図である。
【図１１】本発明の第２実施例による不揮発性半導体装
置の素子分離方法を示した断面図である。
置の素子分離方法を示した断面図である。
２１ 半導体基板 ２２ チャンネルストップ不純物領域 ２６ トンネル酸化膜 ３１ 導電膜 ３２ａ 導電膜パターン ３７ フォトレジストパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (9)
- 【請求項１】 メモリセルアレイ部とこれを駆動するた
めの第１導電型チャネル及び前記第１導電型チャネルと
反対の第２導電型チャネルを有する周辺回路部より構成
される不揮発性半導体装置において、 第１導電型の半導体基板上に絶縁膜、シリコン膜及び酸
化防止膜を順次形成する段階と、 前記酸化防止膜をパタニングして酸化防止膜パターンを
形成する段階と、 前記結果物を前記酸化防止膜パターンをマスクとして酸
化させてフィールド酸化膜を形成する段階と、 前記酸化防止膜パターン、シリコン膜及び絶縁膜を取り
除く段階と、 前記フィールド酸化膜の形成された基板の全面にトンネ
ル酸化膜と導電膜を順に形成する段階と、 前記導電膜上に形成され、前記メモリセルアレイ部及び
第２導電型チャネルの周辺回路部に開口部を有するフォ
トレジストパターンを形成する段階と、 前記フォトレジストパターンをマスクとして前記メモリ
セルアレイ部及び第２導電型チャネルの周辺回路部に形
成された前記導電膜を食刻して前記フィールド酸化膜を
露出させる導電膜パターンを形成する段階と、 前記フォトレジストパターンと前記導電膜パターンをマ
スクとして前記基板の全面にチャネルストップ用の不純
物を注入する段階とを含むことを特徴とする不揮発性半
導体装置の素子分離方法。 - 【請求項２】 前記絶縁膜及び前記酸化防止膜はそれぞ
れシリコン熱酸化膜及びシリコン窒化膜であることを特
徴とする請求項１に記載の不揮発性半導体装置の素子分
離方法。 - 【請求項３】 前記シリコン膜は多結晶シリコン又は非
晶質シリコン膜のうちいずれか一つであることを特徴と
する請求項１に記載の不揮発性半導体装置の素子分離方
法。 - 【請求項４】 前記導電膜は高濃度の不純物を含有する
多結晶シリコン膜であることを特徴とする請求項１に記
載の不揮発性半導体装置の素子分離方法。 - 【請求項５】 前記トンネル酸化膜はシリコン熱酸化膜
であることを特徴とする請求項１に記載の不揮発性半導
体装置の素子分離方法。 - 【請求項６】 前記チャネルストップ用の不純物は第１
導電型の不純物であることを特徴とする請求項１に記載
の不揮発性半導体装置の素子分離方法。 - 【請求項７】 前記チャネルストップ用の不純物を注入
する段階後に前記フォトレジストパターンを取り除く段
階と、 前記第１導電型チャネルの周辺回路部に形成された導電
膜パターン上に開口部を有する第２フォトレジストパタ
ーンを形成する段階と、 前記第２フォトレジストパターンを食刻マスクとして前
記導電膜パターンを食刻する段階と、 前記第２フォトレジストパターン及び食刻された導電膜
パターンをマスクとしてチャネルストップ用の不純物を
注入する段階とをさらに具備することを特徴とする請求
項１に記載の不揮発性半導体装置の素子分離方法。 - 【請求項８】 前記チャネルストップ用の不純物は第２
導電型の不純物であることを特徴とする請求項７に記載
の不揮発性半導体装置の素子分離方法。 - 【請求項９】 前記絶縁膜を形成する段階の前に前記メ
モリセルアレイ部の形成される基板に第２導電型の不純
物ウェル領域と第１導電型の第１不純物ウェール領域と
を形成する段階と、 前記第１導電型チャネルを有する周辺回路部の形成され
る基板に第２導電型の第２不純物ウェール領域を形成す
る段階と、 前記第２導電型チャネルを有する周辺回路部の形成され
る基板に第１導電型の第２不純物ウェール領域を形成す
る段階とをさらに具備することを特徴とする請求項１に
記載の不揮発性半導体装置の素子分離方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950015593A KR0155827B1 (ko) | 1995-06-13 | 1995-06-13 | 불휘발성 반도체 장치의 소자분리방법 |
| KR1995P15593 | 1995-06-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098256A true JPH098256A (ja) | 1997-01-10 |
Family
ID=19417012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8117887A Pending JPH098256A (ja) | 1995-06-13 | 1996-05-13 | 不揮発性半導体装置の素子分離方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH098256A (ja) |
| KR (1) | KR0155827B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990061339A (ko) * | 1997-12-31 | 1999-07-26 | 윤종용 | 반도체 소자 제조방법 |
-
1995
- 1995-06-13 KR KR1019950015593A patent/KR0155827B1/ko not_active IP Right Cessation
-
1996
- 1996-05-13 JP JP8117887A patent/JPH098256A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR970003785A (ko) | 1997-01-29 |
| KR0155827B1 (ko) | 1998-12-01 |
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