JPH0981511A - バスシステムの構成方法、データ処理装置 - Google Patents
バスシステムの構成方法、データ処理装置Info
- Publication number
- JPH0981511A JPH0981511A JP23361895A JP23361895A JPH0981511A JP H0981511 A JPH0981511 A JP H0981511A JP 23361895 A JP23361895 A JP 23361895A JP 23361895 A JP23361895 A JP 23361895A JP H0981511 A JPH0981511 A JP H0981511A
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Abstract
(57)【要約】
【課題】 システムバスと入出力バスを分離したバスシ
ステムを安価に構成する。 【解決手段】 外部の周辺装置とのデータ転送は入出力
コントローラ３６１〜３６ｎの１つとが入出力バス３８
を占有してバッファメモリ１３との間でＤＭＡコントロ
ーラ３７１〜３７ｍの１つの制御により行う。ＣＰＵ３
１とバッファメモリ１３との間のデータ転送は、ＣＰＵ
３１がシステムバス３３、入出力バス３８を占有してバ
ッファ１４を介して行う。競合制御回路１１は上記のバ
ス占有制御を行う。
ステムを安価に構成する。 【解決手段】 外部の周辺装置とのデータ転送は入出力
コントローラ３６１〜３６ｎの１つとが入出力バス３８
を占有してバッファメモリ１３との間でＤＭＡコントロ
ーラ３７１〜３７ｍの１つの制御により行う。ＣＰＵ３
１とバッファメモリ１３との間のデータ転送は、ＣＰＵ
３１がシステムバス３３、入出力バス３８を占有してバ
ッファ１４を介して行う。競合制御回路１１は上記のバ
ス占有制御を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、バスシステムの構
成方法に係り、とくにシステムバスと入出力バスを分離
したバスシステムの構成方法に関する。
成方法に係り、とくにシステムバスと入出力バスを分離
したバスシステムの構成方法に関する。
【０００２】
【従来の技術】高速大容量のデータ転送が可能な周辺装
置を用いたデータ処理システムに於ては、それらの周辺
装置と処理システムとの間のデータ転送によるシステム
バスの占有率が高くなり、処理能力が低下するのを防止
するために、周辺装置とメモリ間のデータ転送用の入出
力バスをシステムバスとは別に設けるバス構成が用いら
れる。
置を用いたデータ処理システムに於ては、それらの周辺
装置と処理システムとの間のデータ転送によるシステム
バスの占有率が高くなり、処理能力が低下するのを防止
するために、周辺装置とメモリ間のデータ転送用の入出
力バスをシステムバスとは別に設けるバス構成が用いら
れる。
【０００３】図３は、システムバスと入出力バスとを分
離した従来のバス構成を示したもので、演算処理用のＣ
ＰＵ３１、コードメモリ３２等を接続したシステムバス
３３と、入出力バス制御用のＣＰＵ３４、コードメモリ
３５、入出力コントローラ３６１、３６２、…３６ｎ、
及びＤＭＡコントローラ３７１、３７２、…、３７ｍを
接続した入出力バス３８とが、設けられ、これらが２ポ
ートバッファメモリ３９を介して接続されている。ＣＰ
Ｕ３４は、コードメモリ３５に格納された命令を用いて
入出力バスの制御を行うもので、専用のプロセッサある
いは汎用のマイクロプロセッサが利用される。
離した従来のバス構成を示したもので、演算処理用のＣ
ＰＵ３１、コードメモリ３２等を接続したシステムバス
３３と、入出力バス制御用のＣＰＵ３４、コードメモリ
３５、入出力コントローラ３６１、３６２、…３６ｎ、
及びＤＭＡコントローラ３７１、３７２、…、３７ｍを
接続した入出力バス３８とが、設けられ、これらが２ポ
ートバッファメモリ３９を介して接続されている。ＣＰ
Ｕ３４は、コードメモリ３５に格納された命令を用いて
入出力バスの制御を行うもので、専用のプロセッサある
いは汎用のマイクロプロセッサが利用される。
【０００４】図４は、上記した従来のバス構成に於るデ
ータ転送のフロー図である。同図に於て、例えば周辺装
置からのデータが入出力コントローラ３６１〜３６ｎの
１つにより受け付けられると、データ転送要求信号が空
いているＤＭＡコントローラの１つに伝えられる。この
データ転送要求を受信したＤＭＡコントローラは、入出
力バス３８の使用要求信号をＣＰＵ３４に対して発行
し、ＣＰＵ３４は、入出力バス３８が使用中でない条件
でその使用許可信号を当該ＤＭＡコントローラへ返す。
そうすると当該ＤＭＡコントローラは、データ転送要求
信号を送ってきた入出力コントローラにデータ転送許可
信号を送り、その入出力コントローラと２ポートバッフ
ァメモリ３９との間の入出力バス３８を介してのデータ
転送を制御する。
ータ転送のフロー図である。同図に於て、例えば周辺装
置からのデータが入出力コントローラ３６１〜３６ｎの
１つにより受け付けられると、データ転送要求信号が空
いているＤＭＡコントローラの１つに伝えられる。この
データ転送要求を受信したＤＭＡコントローラは、入出
力バス３８の使用要求信号をＣＰＵ３４に対して発行
し、ＣＰＵ３４は、入出力バス３８が使用中でない条件
でその使用許可信号を当該ＤＭＡコントローラへ返す。
そうすると当該ＤＭＡコントローラは、データ転送要求
信号を送ってきた入出力コントローラにデータ転送許可
信号を送り、その入出力コントローラと２ポートバッフ
ァメモリ３９との間の入出力バス３８を介してのデータ
転送を制御する。
【０００５】このデータ転送が終了すると当該入出力コ
ントローラからデータ転送要求解除信号が該当するＤＭ
Ａコントローラに送られ、これを受けたＤＭＡコントロ
ーラはＣＰＵ３４へ入出力バス３８の使用要求解除信号
を送信する。こうして上記ＤＭＡコントローラによる入
出力バスの使用許可が解除され、周辺装置との間のデー
タ転送が終了する。これとともにＣＰＵ３４からデータ
転送終了割込み信号が割込みライン４０を介してＣＰＵ
３１に伝えられ、これを受けてＣＰＵ３１はシステムバ
ス３３を介して２ポートバッファメモリとの間のデータ
転送を行う。
ントローラからデータ転送要求解除信号が該当するＤＭ
Ａコントローラに送られ、これを受けたＤＭＡコントロ
ーラはＣＰＵ３４へ入出力バス３８の使用要求解除信号
を送信する。こうして上記ＤＭＡコントローラによる入
出力バスの使用許可が解除され、周辺装置との間のデー
タ転送が終了する。これとともにＣＰＵ３４からデータ
転送終了割込み信号が割込みライン４０を介してＣＰＵ
３１に伝えられ、これを受けてＣＰＵ３１はシステムバ
ス３３を介して２ポートバッファメモリとの間のデータ
転送を行う。
【０００６】このようにして、２ポートバッファメモリ
３９を介してＣＰＵ３１と周辺装置間のデータ転送が行
われるが、２ポートバッファメモリ３９はシステムバス
３３と入出力バス３８の両方向からの入出力が行われ
る。このため両方向からのデータ転送要求が衝突するこ
ともありうるが、そのようなときは、２ポートバッファ
メモリ３９内部に設けられた制御回路によって衝突を回
避するための制御が行われる。
３９を介してＣＰＵ３１と周辺装置間のデータ転送が行
われるが、２ポートバッファメモリ３９はシステムバス
３３と入出力バス３８の両方向からの入出力が行われ
る。このため両方向からのデータ転送要求が衝突するこ
ともありうるが、そのようなときは、２ポートバッファ
メモリ３９内部に設けられた制御回路によって衝突を回
避するための制御が行われる。
【０００７】
【発明が解決しようとする課題】上記した従来技術で
は、入出力バスを制御するための汎用マイクロプロセッ
サあるいは専用プロセッサと、２つのバス間で共有する
ための２ポートバッファメモリを必要とするが、これら
はいずれも高価である。また入出力バス制御用の命令を
格納したコードメモリも必要だが、このコードの開発費
用やコードメモリ自体のハードウェアコストもかさむと
いう問題があった。
は、入出力バスを制御するための汎用マイクロプロセッ
サあるいは専用プロセッサと、２つのバス間で共有する
ための２ポートバッファメモリを必要とするが、これら
はいずれも高価である。また入出力バス制御用の命令を
格納したコードメモリも必要だが、このコードの開発費
用やコードメモリ自体のハードウェアコストもかさむと
いう問題があった。
【０００８】本発明の目的は、上記した従来技術のコス
ト問題を解決し、システムバスと入出力バスを分離した
システムを安価に構成できるバスシステムの構成方法を
提供するにある。
ト問題を解決し、システムバスと入出力バスを分離した
システムを安価に構成できるバスシステムの構成方法を
提供するにある。
【０００９】
【課題を解決するための手段】本発明は、少なくとも主
処理装置を接続したシステムバスと少なくとも入出力コ
ントローラ及びバッファメモリを接続した入出力バスと
をバッファ回路を介して結合し、外部周辺装置と前記バ
ッファメモリとの間でデータ転送を行うときは、当該外
部周辺装置を接続した入出力コントローラが前記入出力
バスを占有して前記バッファメモリとの間で直接メモリ
アクセス方式によりデータ転送を行い、前記主処理装置
が前記バッファメモリとの間でデータ転送を行うとき
は、前記主処理装置が前記システムバス及び入出力バス
を占有して前記バッファ回路を介してデータ転送を行う
ように構成したことを特徴とするバスシステムの構成し
たことを特徴とするバスシステムの構成方法を開示す
る。
処理装置を接続したシステムバスと少なくとも入出力コ
ントローラ及びバッファメモリを接続した入出力バスと
をバッファ回路を介して結合し、外部周辺装置と前記バ
ッファメモリとの間でデータ転送を行うときは、当該外
部周辺装置を接続した入出力コントローラが前記入出力
バスを占有して前記バッファメモリとの間で直接メモリ
アクセス方式によりデータ転送を行い、前記主処理装置
が前記バッファメモリとの間でデータ転送を行うとき
は、前記主処理装置が前記システムバス及び入出力バス
を占有して前記バッファ回路を介してデータ転送を行う
ように構成したことを特徴とするバスシステムの構成し
たことを特徴とするバスシステムの構成方法を開示す
る。
【００１０】更に本発明は、前記入出力コントローラに
よる前記入出力バスの占有制御及び前記主処理装置によ
る前記システムバス及び入出力バスの占有制御を、予め
定めた優先度に従って行うことを特徴とするバスシステ
ムの構成方法を開示する。
よる前記入出力バスの占有制御及び前記主処理装置によ
る前記システムバス及び入出力バスの占有制御を、予め
定めた優先度に従って行うことを特徴とするバスシステ
ムの構成方法を開示する。
【００１１】更に本発明は、バスシステムの構成方法を
用いてそのバスシステムを構成したことを特徴とするデ
ータ処理装置を開示する。
用いてそのバスシステムを構成したことを特徴とするデ
ータ処理装置を開示する。
【００１２】
【発明の実施の形態】以下、本発明をその実施の形態を
用いて説明する。図１は、本発明になるバスシステムの
構成方法を用いたデータ処理システムの構成例を示すも
のである。本構成は、演算処理用ＣＰＵ３１及びコード
メモリ３２がシステムバス３３に接続され、入出力コン
トローラ３６１〜３６ｎ、ＤＭＡコントローラ３７１〜
３７ｍが入出力バス３８に接続されたバス分離方式の構
成となっているのは従来の図３と同じである。異なって
いる点は、図３のＣＰＵ３４及びコードメモリ３５と２
ポートバッファメモリ３９を除去し、代わって競合制御
回路１１、デコーダ１２、バッファメモリ１３、及びバ
ッファ１４と、信号線１５、１６を設置している点であ
る。
用いて説明する。図１は、本発明になるバスシステムの
構成方法を用いたデータ処理システムの構成例を示すも
のである。本構成は、演算処理用ＣＰＵ３１及びコード
メモリ３２がシステムバス３３に接続され、入出力コン
トローラ３６１〜３６ｎ、ＤＭＡコントローラ３７１〜
３７ｍが入出力バス３８に接続されたバス分離方式の構
成となっているのは従来の図３と同じである。異なって
いる点は、図３のＣＰＵ３４及びコードメモリ３５と２
ポートバッファメモリ３９を除去し、代わって競合制御
回路１１、デコーダ１２、バッファメモリ１３、及びバ
ッファ１４と、信号線１５、１６を設置している点であ
る。
【００１３】バッファメモリ１３は通常のメモリで、２
ポートバッファメモリのような複雑な制御回路を必要と
しない安価なもので、これと２つのバス間のデータ転送
方向を制御するバッファによりシステムバス３３と入出
力バス３８の間の接続を行っている。競合制御回路１１
は、ＣＰＵ３１及びＤＭＡコントローラからのバス使用
要求を受けてその競合を防止する制御を行うもので、予
め定めた優先度にもとづく優先度制御を行うための、比
較的少ないゲート数で安価に実現可能な回路である。
ポートバッファメモリのような複雑な制御回路を必要と
しない安価なもので、これと２つのバス間のデータ転送
方向を制御するバッファによりシステムバス３３と入出
力バス３８の間の接続を行っている。競合制御回路１１
は、ＣＰＵ３１及びＤＭＡコントローラからのバス使用
要求を受けてその競合を防止する制御を行うもので、予
め定めた優先度にもとづく優先度制御を行うための、比
較的少ないゲート数で安価に実現可能な回路である。
【００１４】図２は、図１のシステムに於るデータ転送
のフロー図である。同図において、例えば周辺装置から
データが入出力コントローラ３６１〜３６ｎの内の１つ
で受信されると、データ転送要求信号が空いているＤＭ
Ａコントローラの１つに伝えられる。データ転送要求信
号を受けとったＤＭＡコントローラは、信号線１７を介
して入出力バス３８の使用要求信号を競合制御回路１１
へ送る。ここで入出力バス３８が空いていれば、競合制
御回路１１は信号線１５を介してＣＰＵ３１にはウェー
ト信号を送ってＣＰＵ３１からデータ転送があってもこ
れを待たせるとともに、他のＤＭＡコントローラに対し
ても入出力バス３８の使用禁止にしておいて当該ＤＭＡ
コントローラに信号線１６を介して入出力バスの使用許
可信号を送る。こうして入出力バスの使用許可を受けた
ＤＭＡコントローラのＤＭＡの制御により、入出力バス
３８を介してバッファメモリ１３と当該入出力コントロ
ーラとの間でのデータ転送が行われる。
のフロー図である。同図において、例えば周辺装置から
データが入出力コントローラ３６１〜３６ｎの内の１つ
で受信されると、データ転送要求信号が空いているＤＭ
Ａコントローラの１つに伝えられる。データ転送要求信
号を受けとったＤＭＡコントローラは、信号線１７を介
して入出力バス３８の使用要求信号を競合制御回路１１
へ送る。ここで入出力バス３８が空いていれば、競合制
御回路１１は信号線１５を介してＣＰＵ３１にはウェー
ト信号を送ってＣＰＵ３１からデータ転送があってもこ
れを待たせるとともに、他のＤＭＡコントローラに対し
ても入出力バス３８の使用禁止にしておいて当該ＤＭＡ
コントローラに信号線１６を介して入出力バスの使用許
可信号を送る。こうして入出力バスの使用許可を受けた
ＤＭＡコントローラのＤＭＡの制御により、入出力バス
３８を介してバッファメモリ１３と当該入出力コントロ
ーラとの間でのデータ転送が行われる。
【００１５】このデータ転送が終了すると、当該入出力
コントローラからデータ転送要求解除信号が該当するＤ
ＭＡコントローラへ送られ、これを受けたＤＭＡコント
ローラが入出力バス使用要求解除信号を競合制御回路１
１へ送ることで入出力バスが解除される。これと同時に
信号線１５を介してＣＰＵ３１にウェート解除信号が送
られ、他のＤＭＡコントローラによる入出力バス使用要
求も受付可能な状態になる。ＣＰＵ３１からのデータ転
送要求信号がデコーダ１２及び信号線１８を介して競合
制御回路１１に入力されていると、これが直ちに許可さ
れ、ＣＰＵ３１によるシステムバス３３、入出力バス３
８の占有が行われ、システムバス３３、バッファ１４、
及び入出力バス３８を介してＣＰＵ３１とバッファメモ
リ１３との間でデータ転送が行われる。この場合、バッ
ファ１４はデータ転送の方向に応じた方向にデータを転
送するように競合制御回路１１により制御される。
コントローラからデータ転送要求解除信号が該当するＤ
ＭＡコントローラへ送られ、これを受けたＤＭＡコント
ローラが入出力バス使用要求解除信号を競合制御回路１
１へ送ることで入出力バスが解除される。これと同時に
信号線１５を介してＣＰＵ３１にウェート解除信号が送
られ、他のＤＭＡコントローラによる入出力バス使用要
求も受付可能な状態になる。ＣＰＵ３１からのデータ転
送要求信号がデコーダ１２及び信号線１８を介して競合
制御回路１１に入力されていると、これが直ちに許可さ
れ、ＣＰＵ３１によるシステムバス３３、入出力バス３
８の占有が行われ、システムバス３３、バッファ１４、
及び入出力バス３８を介してＣＰＵ３１とバッファメモ
リ１３との間でデータ転送が行われる。この場合、バッ
ファ１４はデータ転送の方向に応じた方向にデータを転
送するように競合制御回路１１により制御される。
【００１６】本実施の形態に示したように、図１の構成
によれば、複雑で高価な汎用マイクロプロセッサあるい
はバス制御専用プロセッサとコードメモリに代わって簡
単な回路構成の競合制御回路で入出力バスの占有制御が
行え、さらにシステムバスと入出力バスを結合するため
のメモリとしても、通常の簡単な構成で安価なバッファ
メモリが使用できる。
によれば、複雑で高価な汎用マイクロプロセッサあるい
はバス制御専用プロセッサとコードメモリに代わって簡
単な回路構成の競合制御回路で入出力バスの占有制御が
行え、さらにシステムバスと入出力バスを結合するため
のメモリとしても、通常の簡単な構成で安価なバッファ
メモリが使用できる。
【００１７】
【発明の効果】本発明によれば、低コストでシステムバ
スと入出力バスを分離した性能のよいデータ処理システ
ムを構成できる効果がある。
スと入出力バスを分離した性能のよいデータ処理システ
ムを構成できる効果がある。
【図１】本発明になるバスシステムの構成方法の一実施
の形態を示すブロック図である。
の形態を示すブロック図である。
【図２】図１のシステムに於けるデータ転送のフロー図
である。
である。
【図３】システムバスと入出力バスを分離した従来のバ
ス構成を示す図である。
ス構成を示す図である。
【図４】図３のシステムに於けるデータ転送のフロー図
である。
である。
１１ 競合制御回路 １３ バッファメモリ １４ バッファ ３１ ＣＰＵ ３３ システムバス ３６１〜３６ｎ 入出力コントローラ ３７１〜３７ｍ ＤＭＡコントローラ ３８ 入出力バス
Claims (3)
- 【請求項１】 少なくとも主処理装置を接続したシステ
ムバスと少なくとも入出力コントローラ及びバッファメ
モリを接続した入出力バスとをバッファ回路を介して結
合し、 外部周辺装置と前記バッファメモリとの間でデータ転送
を行うときは、当該外部周辺装置を接続した入出力コン
トローラが前記入出力バスを占有して前記バッファメモ
リとの間で直接メモリアクセス方式によりデータ転送を
行い、 前記主処理装置が前記バッファメモリとの間でデータ転
送を行うときは、前記主処理装置が前記システムバス及
び入出力バスを占有して前記バッファ回路を介してデー
タ転送を行うように構成したことを特徴とするバスシス
テムの構成方法。 - 【請求項２】 前記入出力コントローラによる前記入出
力バスの占有制御及び前記主処理装置による前記システ
ムバス及び入出力バスの占有制御を、予め定めた優先度
に従って行うことを特徴とする請求項１記載のバスシス
テムの構成方法。 - 【請求項３】 請求項１または２に記載のバスシステム
の構成方法を用いてそのバスシステムを構成したことを
特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23361895A JPH0981511A (ja) | 1995-09-12 | 1995-09-12 | バスシステムの構成方法、データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23361895A JPH0981511A (ja) | 1995-09-12 | 1995-09-12 | バスシステムの構成方法、データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0981511A true JPH0981511A (ja) | 1997-03-28 |
Family
ID=16957875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23361895A Pending JPH0981511A (ja) | 1995-09-12 | 1995-09-12 | バスシステムの構成方法、データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0981511A (ja) |
-
1995
- 1995-09-12 JP JP23361895A patent/JPH0981511A/ja active Pending
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