JPH0974479A

JPH0974479A - 固体撮像素子のオフセット補正回路

Info

Publication number: JPH0974479A
Application number: JP7229099A
Authority: JP
Inventors: Katsumi Inoue; 上克視井
Original assignee: Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp
Priority date: 1995-09-06
Filing date: 1995-09-06
Publication date: 1997-03-18

Abstract

(57)【要約】【課題】部品点数を削減することによって、大幅にコス
トダウンすることができる固体撮像素子のオフセット補
正回路の提供。【解決手段】ダミー画素のデータを主走査方向に所定数
累積加算して、１ライン当たりのダミー画素の累積加算
データを算出し、次いで、この１ライン当たりのダミー
画素の累積加算データを副走査方向に所定数累積加算し
て、所定画素および所定ラインからなる所定数のダミー
画素の累積加算データを算出し、この累積加算データの
平均値を信号画素のデータの基準電圧レベルの補正値と
して用いる。また、ダミー画素の累積加算データを保持
するメモリとしてＤＰＲＡＭを、信号画素のデータを保
持するメモリとしてＦＩＦＯメモリを用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばＣＣＤなど
の固体撮像素子をラインセンサとして用い、１ラインづ
つ順次画像データを読み取る画像読取装置において、画
像データの基準電圧レベルからのズレを補正する固体撮
像素子のオフセット補正回路に関するものである。

【０００２】

【従来の技術】従来より、原稿台に載置された透過原稿
や反射原稿などの画像データを読み取る画像読取装置
は、印刷製版装置や複写装置などの各種の画像形成装置
における画像データの入力装置として用いられている。

【０００３】画像読取装置においては、蛍光灯などの一
次元方向（主走査方向）に延在する読取光源を用い、原
稿台あるいは読取光源を一次元方向とほぼ直交する方向
（副走査方向）に一定速度で搬送することによって、読
取光源で原稿の表面を照射し、原稿の裏面から射出する
透過光、または原稿の表面からの反射光を投影レンズを
通してプリズムによって色分解した後、ラインセンサに
よって光電変換し、１ライン毎に順次、透過原稿のカラ
ー画像データを得ている。

【０００４】このようにして得られた原稿の画像データ
は、上述する印刷製版装置や複写装置などの画像形成装
置においては、画像処理装置によって様々な処理がなさ
れた後、画像記録装置において、主走査方向に偏向され
る光ビームによって、主走査方向とほぼ直交する副走査
方向に一定速度で搬送される記録材料を２次元的に走査
露光し、画像記録を行うことによって再生画像を得てい
る。

【０００５】ところで、上述する画像読取装置におい
て、ラインセンサに照射された光は、１ライン中の信号
画素毎に受光量に比例した電圧レベルを有するデータに
変換され、センサのシフトレジスタによって順次転送さ
れ、増幅されて出力される。ところが、信号画素のデー
タを順次転送する時の漏洩電流などによって、基準電圧
レベルが１ライン毎に変動して、再生画像に色ムラやス
ジ模様が発生してしまい、再生画像の画質が著しく低下
するという問題点があった。

【０００６】このような問題点を解決する手段の一つと
して、ラインセンサによって読み取られた画像データの
基準電圧レベルを補正するオフセット補正回路がある。
図１０に示されるように、ラインセンサとなる固体撮像
素子の受光部は、例えば受光素子を持つ５０００個の信
号画素と、この信号画素の前に、例えば受光素子を持た
ない３２個のダミー画素と、信号画素の後ろに、例えば
受光素子を持たない１２８個のダミー画素とを有してい
る。

【０００７】受光素子を持つ信号画素からは受光量に応
じた電圧レベルを有するデータが出力される。一方、受
光素子を持たないダミー画素には、信号画素が転送され
る時の漏洩電流などに応じて、即ち、基準電圧レベルの
変動に応じて電荷がチャージされ、チャージされた電荷
に応じた電圧レベルを有するデータが出力される。オフ
セット補正回路においては、所定数のダミー画素のデー
タの平均値が、信号画素のデータの基準電圧レベルの補
正値として用いられる。

【０００８】図１１は、従来の固体撮像素子のオフセッ
ト補正回路の一例となるブロック図である。このオフセ
ット補正回路１３０は、図３に示されるように、主走査
方向に８偶数画素および副走査方向に８ラインからなる
合計６４個のダミー画素のデータの平均値と、主走査方
向に８奇数画素および副走査方向に８ラインからなる合
計６４個のダミー画素のデータの平均値とによって、そ
れぞれ中心ラインの信号画素の偶数画素および奇数画素
のデータの基準電圧レベルを補正するものであって、デ
ータ更新部１３２と、補正データ作成部１３４と、ライ
ン遅延部１３６と、確率補正部１３８と、補正演算部１
４０とを有する。

【０００９】ここで、データ更新部１３２は、新規に入
力される次のラインの入力データ、即ち、図３におい
て、次のライン８のダミー画素のデータを加算し、最古
のライン０のダミー画素のデータを減算するものであっ
て、次のラインのダミー画素のデータを保持するレジス
タ１４２と、このデータを反転するインバータ１４４
と、インバータ１４４の出力を保持するＳＲＡＭ（スタ
ティックＲＡＭ）１４６と、ＳＲＡＭ１４６のアドレス
を制御するアドレス発生器１４８と、ＳＲＡＭ１４６の
出力を保持するレジスタ１５０と、レジスタ１４２の出
力からレジスタ１５０の出力を減算する減算器（加算
器）１５２とから構成される。

【００１０】また、補正データ作成部１３４は、所定数
のダミー画素のデータを累積加算して、信号画素のデー
タの基準電圧レベルを補正する補正値となる累積加算デ
ータを算出するものであって、加算器１５４と、Ｂ
（青）色、Ｇ（緑）色、Ｒ（赤）色のダミー画素の偶数
画素および奇数画素毎に加算器の出力を保持する３ステ
ート出力のレジスタ１５６ａ，１５６ｂ，１５６ｃ，１
５６ｄ，１５６ｅ，１５６ｆと、これらのレジスタ１５
６ａ，１５６ｂ，１５６ｃ，１５６ｄ，１５６ｅ，１５
６ｆの入力および出力タイミングを制御する制御部１５
８とから構成される。なお、加算器１５４は、データ更
新部１３２の減算器１５２の出力と、レジスタ１５６
ａ，１５６ｂ，１５６ｃ，１５６ｄ，１５６ｅ，１５６
ｆの出力の１つとを加算する。

【００１１】また、ライン遅延部１３６は、入力デー
タ、即ち、信号画素のデータを所定ライン数に相当する
時間（以下、所定ライン時間という）遅延させるもので
あって、信号画素のデータを所定ライン時間保持するＳ
ＲＡＭ１６０と、このＳＲＡＭ１６０のアドレスを制御
するアドレス発生器１６２とから構成される。

【００１２】また、確率補正部１３８は、補正値の少数
点以下の数値を切り上げるか、切り捨てるかを決定する
確率補正値を出力するものであって、補正値の小数点以
下の数値と乱数値とを加算する加算器によって構成され
る。さらに、補正制御部１４０は、信号画素のデータの
基準電圧レベルを補正するものであって、信号画素のデ
ータから、補正値および確率補正値を減算する減算器
（加算器）で構成される。

【００１３】図４のタイミングチャートに示されるよう
に、入力データは、水平同期信号に同期して、例えばＢ
色、Ｇ色、Ｒ色のデータの順にオフセット補正回路１３
０に入力される。また、例えばＢ色のデータは、３２個
のダミー画素のデータ、５０００個の信号画素のデー
タ、１２８個のダミー画素のデータの順に入力され、こ
れらの画素のデータは、偶数画素０、奇数画素０、偶数
画素１、奇数画素１、…のデータの順に順次入力され
る。例えば３２個のダミー画素は、偶数画素０〜１５と
奇数画素０〜１５とが交互に入力される。

【００１４】このオフセット補正回路１３０において、
入力データの中の３２個のダミー画素のデータの中の前
半の１６画素のデータ、即ち、偶数画素０〜７および奇
数画素０〜７のデータは、データ更新部１３２のレジス
タ１４２に順次保持されるとともに、インバータ１４４
により反転されて、アドレス発生器１４８によって制御
されるＳＲＡＭ１４６の所定アドレスに順次保持され
る。

【００１５】一方、ＳＲＡＭ１４６からは、所定アドレ
スから最古のラインのダミー画素のデータ、即ち、８ラ
イン前のダミー画素の偶数画素０〜７および奇数画素０
〜７のデータが順次読み出され、レジスタ１４２と同じ
タイミングでレジスタ１５０に保持される。そして、こ
れらのデータはともに減算器１５２に入力され、減算器
１５２によって、次のラインのダミー画素のデータか
ら、最古のラインのダミー画素のデータが減算される。

【００１６】例えば、図３において、ライン８の入力デ
ータが入力された場合、この入力データのダミー画素の
データはレジスタ１４２に順次保持されるとともに、反
転されてＳＲＡＭに順次保持される。また、ＳＲＡＭ１
４６からはライン０のダミー画素のデータが順次読み出
されてレジスタ１５０に順次保持される。そして、ライ
ン８のダミー画素のデータからライン０のダミー画素の
データを減算することによって、これらのダミー画素の
データの差分が算出される。

【００１７】なお、データ更新部１３２の減算器は、レ
ジスタ１４２の出力（正数）と、ＳＲＡＭ１４６に保持
される前にインバータ１４４によって既に反転されてい
るレジスタ１５０の出力（負数）とを、減算器１５２の
ビット０のキャリー信号に１を与えることによって加算
する加算器である。このようにして、図３に示される８
偶数画素および８ライン、８奇数画素および８ラインか
らなる、それぞれ６４個のダミー画素からなる領域のデ
ータが更新される。

【００１８】次に、データ更新部１３２の出力は補正デ
ータ作成部１３４の加算器１５４に入力される。補正デ
ータ作成部１３４においては、Ｂ色、Ｇ色、Ｒ色のデー
タ毎に、８偶数画素および８ライン、８奇数画素および
８ラインのダミー画素のデータが累積加算され、その累
積加算データはそれぞれのレジスタ１５６ａ，１５６
ｂ，１５６ｃ，１５６ｄ，１５６ｅ，１５６ｆに保持さ
れる。

【００１９】例えば、データ更新部１３２によって、Ｂ
色のダミー画素の偶数画素のデータの差分が算出される
と、制御部１５８によってＢ色の偶数画素のレジスタ１
５６ａだけがアクティブ状態にされる。Ｂ色の偶数画素
のレジスタ１５６ａからは、８偶数画素および８ライン
からなる６４個のダミー画素の累積加算データが出力さ
れて加算器１５４に入力される。そして、加算器１５４
によって、Ｂ色のダミー画素の偶数画素のデータの差分
と、Ｂ色の累積加算データとが加算された後、再びＢ色
の偶数画素のレジスタ１５６ａに保持される。

【００２０】このようにして、例えば１ライン毎にＢ色
の偶数画素０〜７のデータと奇数画素０〜７のデータと
を交互に順次累積加算し、さらにＧ色およびＲ色のデー
タについても同様にして累積加算することによって、Ｂ
色、Ｇ色、Ｒ色の偶数画素および奇数画素のデータ毎
に、８偶数画素および８ラインからなる６４個のダミー
画素のデータの累積加算データと、８奇数画素および８
ラインからなる６４個のダミー画素の累積加算データと
を算出することができる。

【００２１】一方、入力データの中の５０００個の信号
画素のデータ、即ち、偶数画素０〜２４９９および奇数
画素０〜２４９９のデータは、ライン遅延部１３６にお
いて、アドレス発生器１６２によって制御されるＳＲＡ
Ｍ１６０の所定アドレスに順次保持される。そして、Ｓ
ＲＡＭ１６０からは、４ライン前の信号画素のデータ、
即ち、中心ラインの信号画素のデータが順次読み出さ
れ、補正演算部１４０に順次入力される。

【００２２】例えば、データ更新部１３２において、ラ
イン７のダミー画素のデータが入力され、補正データ作
成部１３４において、ライン０〜７までのダミー画素の
累積加算データが算出された後、ライン遅延部１３６の
ＳＲＡＭ１６０には、ライン７の信号画素のデータが順
次保持されるとともに、ＳＲＡＭ１６０からは中心ライ
ン、即ち、ライン３の信号画素のデータが順次読み出さ
れる。

【００２３】そして、補正データ作成部１３４のレジス
タ１５６ａ，１５６ｂ，１５６ｃ，１５６ｄ，１５６
ｅ，１５６ｆから累積加算データが順次読み出され、Ｌ
ＳＢ（Least Significant Bit ）側に６ビットシフトさ
れて１／６４に割り算され、補正値として補正演算部１
４０に入力される。また、この補正値の小数点以下の数
値、即ち、累積加算データの下位６ビットの中の少なく
とも一部は、確率補正部１３８に入力される。

【００２４】確率補正部１３８においては、補正値の小
数点以下の数値と乱数値とが入力され、これらを加算す
ることによって、確率補正値となるキャリー信号が出力
される。即ち、キャリー信号がアクティブ状態であれ
ば、補正値の小数点以下の数値は切り上げられ、逆に、
非アクティブ状態であれば切り捨てられる。最後に、補
正演算部１４０においては、中心ラインのＢ色、Ｇ色、
Ｒ色の信号画素の偶数画素および奇数画素のデータ、補
正値、確率補正値が順次入力され、信号画素のデータか
ら、補正値および確率補正値を減算することによって、
出力データが順次出力される。

【００２５】このようにして、オフセット補正回路１３
０によれば、信号画素のデータから、所定数のダミー画
素のデータの累積加算データの平均値を減算することに
よって、信号画素のデータの基準電圧レベルを補正する
ことができるため、再生画像の色ムラやスジ模様を防止
することができ、再生画像の画質の低下を防止すること
ができる。

【００２６】しかしながら、従来のオフセット補正回路
１３０においては、次のラインの入力データを加算し、
最古のラインの入力データを減算してダミー画素の累積
加算データを算出していたため、ライン毎にダミー画素
のデータを保持するＳＲＡＭ１４６や、アドレス発生器
１４８、インバータ１４４、減算器１５２などを設ける
必要があった。また、Ｂ色、Ｇ色、Ｒ色の偶数画素およ
び奇数画素のデータ毎に、その累積加算データを保持す
るレジスタ１５６ａ，１５６ｂ，１５６ｃ，１５６ｄ，
１５６ｅ，１５６ｆを個別に設けたり、また、ライン遅
延部１３６をＳＲＡＭ１６０で構成していたため、アド
レス発生器１６２が必要となるなど、オフセット補正回
路１３０の部品点数が非常に多くなり、そのコストも増
大するという問題点があった。

【００２７】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、部品点数を削減
することによって、大幅にコストダウンすることができ
る固体撮像素子のオフセット補正回路を提供することに
ある。

【００２８】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、所定数のダミー画素のデータを累積加算
し、その平均値を補正値として用いることによって、信
号画素のデータの基準電圧レベルを補正する固体撮像素
子のオフセット補正回路であって、前記ダミー画素のデ
ータを保持するデータ更新部と、このデータ更新部から
出力されるダミー画素のデータを所定数累積加算して前
記補正値を算出する補正データ作成部と、この補正デー
タ作成部により前記補正値が算出されるまでの間、前記
信号画素のデータを所定ライン時間遅延させるライン遅
延部と、前記補正値の小数点以下の数値と乱数値とか
ら、前記補正値を確率補正する確率補正値を出力する確
率補正部と、前記補正データ作成部から出力される補正
値と前記確率補正部から出力される確率補正値とから、
ライン遅延部により所定ライン時間遅延された信号画素
のデータの基準電圧レベルを補正する補正演算部とを備
え、前記補正データ作成部は、前記データ更新部あるい
は第１のレジスタの出力と第２のレジスタの出力とを加
算する加算器と、この加算器の出力を保持するメモリ
と、このメモリの出力を保持する前記第１のレジスタ
と、この第１のレジスタの出力を保持する前記第２のレ
ジスタとを有し、前記加算器の出力を前記メモリの第１
のアドレスに保持し、このメモリの第１のアドレスの出
力を前記第１のレジスタに保持し、前記加算器により前
記データ更新部の出力と前記第１のレジスタの出力とを
加算することを繰り返し行うことによって、前記ダミー
画素のデータを主走査方向に所定数累積加算して第１の
累積加算データを算出し、前記加算器の出力を前記メモ
リの第２のアドレスに保持し、このメモリの第１のアド
レスの出力を前記第１のレジスタに保持し、この第１の
レジスタの出力を前記第２のレジスタに保持するととも
に、前記メモリの第２のアドレスの出力を前記第１のレ
ジスタに保持し、前記加算器により前記第１および第２
のレジスタの出力を加算することを繰り返し行うことに
よって、前記第１の累積加算データを副走査方向に所定
数累積加算して第２の累積加算データを算出し、この第
２の累積加算データの平均値を前記補正値として用いる
ことを特徴とする固体撮像素子のオフセット補正回路を
提供する。

【００２９】ここで、前記補正データ作成部のメモリは
ＤＰＲＡＭであり、前記ライン遅延部はＦＩＦＯメモリ
であるのが好ましい。

【００３０】また、前記第１および第２の累積加算デー
タは、Ｂ（青）色、Ｇ（緑）色およびＲ（赤）色のダミ
ー画素の偶数画素および奇数画素毎に算出されるのが好
ましい。

【００３１】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の固体撮像素子のオフセット補
正回路を詳細に説明する。まず、本発明の固体撮像素子
のオフセット補正回路を適用する画像読取装置について
説明する。

【００３２】図１は、本発明の固体撮像素子のオフセッ
ト補正回路を適用する画像読取装置の一実施例の概念図
である。この画像読取装置１０は、カラーリバーサルフ
ィルムやカラーネガフィルム等の透過原稿Ｔ（以下、原
稿Ｔとする）の画像を読み取る装置であって、基本的
に、光源部１２、原稿Ｔの走査搬送部１４、読取光学系
１６、信号処理部９０から構成される。

【００３３】ここで、光源部１２は、一方向（図中紙面
に垂直方向）に延在する長尺な読取光源２０、光源２０
からの光を所定方向に反射するリフレクタ２２、スリッ
ト板２４、スリット板２４の移動手段２６を有する。光
源２０およびリフレクタ２２は、通常のスリット走査の
読取装置に用いられるものであり、原稿移動型の本発明
にかかる読取装置１０においては、光軸Ｌ上の所定位置
に固定されている。

【００３４】スリット板２４は、光源２０からの光を規
制してフレアを防止するための、光源と同方向に延在す
るスリットが形成された板であり、図示例においては、
縮小〜低倍率拡大の読み取りに対応する幅の広いスリッ
ト２８ａと、高倍率拡大の読み取りに対応する幅の狭い
スリット２８ｂとが形成されている。両スリットは、画
像読み取りの倍率に応じて、移動装置２６によって切り
換えられて光軸Ｌに作用する。

【００３５】移動装置２６は、スリット板２４をスリッ
トの幅方向すなわち原稿Ｔの走査方向（図中矢印ａで示
されるスリットの長手方向と直交方向）に移動してスリ
ット２８ａおよびスリット２８ｂを切り換えると共に、
読取条件が変わった際における両スリットの走査方向の
位置調整を行うものである。

【００３６】次いで、走査搬送部１４は、矢印ａで示さ
れる走査方向に原稿Ｔを移動（走査搬送）するものであ
って、光学定盤３０上に固定される支柱３２上に固定さ
れるハウジング３４、およびハウジング３４内に収納さ
れる走査部材３６、ステージ３８、走査手段４０を有す
る。

【００３７】ハウジング３４は、上方が開放する筐体
で、下面には原稿Ｔの透過光が通過するための開口４２
が形成される。図示例の走査搬送部１４は、ねじ伝動に
よって原稿Ｔの移動を行うものであって、走査手段４０
は、基本的に、副走査用モータ４４とドライブシャフト
（ボールねじ）４６とから構成される。副走査用モータ
４４は、ハウジング３４の内壁面に固定されている。一
方、ドライブシャフト４６は、走査方向に延在して、一
端が副走査用モータの回転軸に係合され、他端がハウジ
ング３４の壁面に回転自在に軸支されている。

【００３８】走査部材３６は、上方が開口する筐体で、
その走査方向の壁面にドライブシャフト４６が螺合して
いる。また、走査部材３６の下面には、光源２０からの
光が通過するための開口４８が形成されている。走査部
材３６の上面には、ステージ３８が配置されている。ス
テージ３８は原稿Ｔを保持するカセット５０を所定位置
に載置・固定するもので、カセット５０の固定位置に対
応して形成される原稿Ｔの透過光が通過するための開口
５２と、後述するスリット位置および絞り調整の際の光
源２０からの光が通過するための調整用開口５４を有す
る板状体である。なお、カセット５０は、原稿Ｔを挟持
するガラス板と枠体等からなるものであり、図示例の読
取装置１０においては、例えば、図中右方向の所定位置
からオペレータによって装置内に挿入され、公知の手段
によって搬送されてローディングされ、ステージ３８上
の開口５２に対応する所定位置に保持される。

【００３９】前述のように、ステージ３８は搬送部材３
６上に配置され、搬送部材３６は走査方向の壁面がドラ
イブシャフト４６に螺合している。従って、副走査用モ
ータ４４によってドライブシャフト４６が回転されれ
ば、ステージ３８はその回転方向に応じて矢印ａで示さ
れる走査方向に移動され、原稿Ｔが走査搬送される。こ
こで、光源２０、スリット２８ａおよび２８ｂは、共に
矢印ａ方向と直交する方向に長手方向を有しているの
で、結果的に、原稿Ｔは２次元的に全面をスリット走査
される。

【００４０】次いで、読取光学系１６は、レンズユニッ
ト５６および５８、分光プリズム６０、ラインセンサで
あるＣＣＤセンサ６２（６２Ｒ，６２Ｇおよび６２Ｂ）
と、両レンズユニット５６および５８、分光プリズム６
０およびＣＣＤセンサ６２を光軸方向に移動する移動手
段とから構成される。

【００４１】図示例の画像読取装置１０は、縮小〜低倍
率拡大の読み取りに対応するレンズユニット５６と、高
倍率拡大の読み取りに対応するレンズユニット５８との
２つの結像レンズを有し、光は、このレンズユニットに
よってＣＣＤセンサ６２に結像する。両レンズユニット
は、軸６４を中心に回転自在にされるターレット６６に
保持されており、ターレット６６を回転することにより
切り替えられ、倍率に応じたレンズユニットが光軸Ｌに
作用する。なお、図面を簡略化するためにターレット６
６の回転手段は特に図示しないが、公知の方法によれば
よい。また、ターレット６６には、レンズユニットを通
過した光を通過するための開口６６ａおよび６６ｂが形
成される。

【００４２】レンズユニット５６には絞り６８が、レン
ズユニット５８には絞り７０がそれぞれ組み込まれてい
る。両絞りは、ＣＣＤセンサ６２がオーバーフローして
読取精度が低下することを防止するために、ＣＣＤセン
サ６２に入射する最高光量を規定して、原稿Ｔの透過光
の光量を低減すると共に、倍率の変更によって、後述す
るようにレンズユニットおよびＣＣＤセンサ６２が光軸
Ｌ方向に移動した際に、ＣＣＤセンサ６２に到達する光
量（原稿のない状態での光量）を一定にするために光量
調整を行うものであり、図示例においては、共にアイリ
ス絞りが用いられている。絞り６８および７０は、共に
パルスモータ７２で回転されるギヤ７４に噛合してお
り、ギヤ７４の回転により開口（絞り量）を調整され
る。

【００４３】分光プリズム６０は、原稿Ｔの透過光を赤
（Ｒ）、緑（Ｇ）および青（Ｂ）の３原色に分光するも
のであって、分光された光の射出口には、Ｒ光を測光す
るＣＣＤセンサ６２Ｒ、Ｇ光を測光するＣＣＤセンサ６
２Ｇ、およびＢ光を測光するＣＣＤセンサ６２Ｂが、そ
れぞれ固定され、原稿Ｔの透過光の各色の光量が測定さ
れる。

【００４４】図示例の画像読取装置１０においては、レ
ンズユニット５６および５８を保持するターレット６０
は軸６４によってブラケット７６に保持されており、こ
のブラケット７６には支柱３２に向かって支持腕７８が
固定されている。なお、ブラケット７６には、光が通過
するための開口７６ａが形成され、この開口７６ａに
は、暗時補正を行うためのＮＤフィルタが配置自在（暗
時補正時以外は作用しない）にされる。他方、前述の支
柱３２には、支持部材３２ａおよび３２ｂが固定されて
おり、この支持部材３２ａおよび３２ｂは、光軸Ｌに平
行で支持腕７８に螺合するドライブシャフト８０の両端
部を回転自在に支持している。また、ドライブシャフト
８０の下端には、モータ８２の回転軸が係合している。
従って、モータ８２が回転することにより、ねじ伝動に
よってブラケット７６が光軸Ｌ方向に移動し、レンズユ
ニット５６あるいはレンズユニット５８の光軸Ｌ方向の
位置を調整することができる。

【００４５】一方、分光プリズム６０は、保持部材８４
に保持されている。この保持部材８４は、光軸Ｌに平行
で、回転自在にブラケット７６に支持されるドライブシ
ャフト８６に螺合している。また、ドライブシャフト８
６の下端には、モータ８８の回転軸が係合している。従
って、モータ８８が回転することにより、ねじ伝動によ
って保持部材８４が昇降し、分光プリズム６０すなわち
各ＣＣＤセンサ６２の光軸Ｌ方向の位置を調整すること
ができる。

【００４６】すなわち、図示例の画像読取装置１０にお
いては、モータ８２の回転によりレンズユニット５６お
よび５８、分光プリズム６０を光軸Ｌ方向に移動して倍
率を調整し、さらに、モータ８８の回転により分光プリ
ズム６０を光軸Ｌ方向に移動して、焦点合わせを行う。
また、スリット２８ａおよび２８ｂ、ならびにレンズユ
ニット５６および５８は、倍率に応じて切り替えられる
のは、前述のとおりである。

【００４７】ＣＣＤセンサ６２によるＲ光、Ｇ光および
Ｂ光の測定結果は、信号処理部９０に転送される。信号
処理部９０は、ＣＣＤセンサ６２からの出力信号を処理
して画像情報とするものであり、Ａ／Ｄ変換器、オフセ
ット補正器、暗時補正器、Ｌｏｇ変換器、シェーディン
グ補正器、キャリブレーション変換回路、トリミング回
路、平均化回路、ＥＮＤ(Equivalent Neutral Density)
変換器、さらには、これらによって処理された画像情報
を２次元的に記憶できるメモリ等を有して構成される画
像情報処理器である。

【００４８】本発明の固体撮像素子のオフセット補正回
路を適用する画像読取装置１０は、基本的に以上のよう
に構成される。次に、この画像読取装置１０の動作につ
いて簡単に説明する。

【００４９】画像読取装置１０において、光源２０から
射出される光は、スリット２８ａを通過した後、走査手
段４０によって走査方向（矢印ａ方向）に走査搬送され
る原稿Ｔに入射する。前述のように、スリット２８ａの
長手方向と走査方向とは直交しているので、原稿Ｔは、
２次元的に全面を走査される。原稿Ｔを透過した原稿画
像を担持する読取光は、レンズユニット５６を通過して
所定の位置に結像するように調光され、かつ絞り６８に
よって光量を調整され、分光プリズム６０に入射し、Ｒ
光、Ｇ光およびＢ光に分光され、それぞれに対応するＣ
ＣＤセンサ６２Ｒ，６２Ｇおよび６２Ｂに入射して測光
される。この測光結果は、信号処理部９０に転送され、
Ａ／Ｄ変換、オフセット補正、暗時補正、Ｌｏｇ変換、
シェーディング補正、キャリブレーション、トリミン
グ、平均化、ＥＮＤ変換等の処理が施され、符号Ａで示
される記録装置や処理装置に送られる。

【００５０】この画像読取装置１０は、基本的に以上の
ように動作する。次に、この画像読取装置に適用され、
上述するオフセット補正を行う本発明の固体撮像素子の
オフセット補正回路について説明する。

【００５１】図２は、本発明の固体撮像素子のオフセッ
ト補正回路の一実施例のブロック図である。このオフセ
ット補正回路１００は、所定数のダミー画素のデータの
平均値を信号画素のデータの基準電圧レベルの補正値と
して用いるものであって、図示例においては、データ更
新部１０２と、補正データ作成部１０４と、ライン遅延
部１０６と、確率補正部１０８と、補正演算部１１０と
から構成される。

【００５２】ここで、データ更新部１０２は、入力デー
タ、即ち、ダミー画素のデータを保持するものであっ
て、図示例においては、３ステート出力のレジスタ１１
２によって構成される。

【００５３】また、補正データ作成部１０４は、入力デ
ータ、即ち、所定数のダミー画素のデータを累積加算し
て補正値となる累積加算データを算出するものであっ
て、加算器１１４と、加算器１１４の出力を保持するＤ
ＰＲＡＭ（デュアルポートＲＡＭ）１１６と、ＤＰＲＡ
Ｍ１１６の出力を保持するレジスタ１１８と、レジスタ
１１８の出力を保持する３ステート出力のレジスタ１２
０とから構成される。なお、加算器１１４の一方の入力
端にはレジスタ１１２，１２０の出力が選択入力され、
他方の入力端にはレジスタ１１８の出力が入力される。

【００５４】また、ライン遅延部１０６は、補正データ
作成部１０４において、所定数のダミー画素のデータが
累積加算されて、その累積加算データが作成されるまで
の間、入力データ、即ち、信号画素のデータを所定ライ
ン数に相当する時間（以下、所定ライン時間とする）遅
延させるものであって、ＦＩＦＯメモリ１２２で構成さ
れる。

【００５５】また、確率補正部１０８は、補正値の小数
点以下の数値と乱数値とから補正値を確率補正する、即
ち、乱数値に応じて、補正値の小数点以下の数値を切り
上げるか、あるいは切り捨てるかを決定する確率補正値
を出力するものであって、補正値の小数点以下の数値と
乱数値とを加算し、確率補正値としてキャリー信号を出
力する加算器によって構成される。

【００５６】さらに、補正演算部１１０は、補正値と確
率補正値とに応じて、ライン遅延部１０６によって所定
ライン時間遅延された入力データ、即ち、信号画素のデ
ータの基準電圧レベルを補正するものであって、信号画
素のデータから補正値および確率補正値を減算する減算
器（あるいは、これらの負数を加算する加算器）によっ
て構成される。

【００５７】本発明の固体撮像素子のオフセット補正回
路１００は、基本的に以上のように構成される。なお、
レジスタ１１２，１２０の出力を３ステート出力とする
代わりに、例えばセレクタによってレジスタ１１２，１
２０の出力を選択出力するように構成しても良い。

【００５８】次に、このオフセット補正回路１００の動
作について、図３に示されるように、主走査方向に８偶
数画素および副走査方向に８ラインからなる合計６４個
のダミー画素のデータの平均値と、主走査方向に８奇数
画素および副走査方向に８ラインからなる合計６４個の
ダミー画素のデータの平均値とによって、それぞれ中心
ラインの信号画素の偶数画素および奇数画素のデータの
基準電圧レベルを補正する場合を例に挙げて説明する。

【００５９】図１に示される画像読取装置１０におい
て、それぞれのＣＣＤセンサ６２Ｂ，６２Ｇ，６２Ｒに
よって読み取られたＢ色、Ｇ色、Ｒ色の１ライン当たり
のデータは、図４のタイミングチャートに示されるよう
に、水平同期信号に同期して、例えばＢ色、Ｇ色、Ｒ色
のデータの順番で、入力データとして本発明の固体撮像
素子のオフセット補正回路１００に順次入力される。

【００６０】また、例えばＢ色の１ライン当たりのデー
タは、３２個のダミー画素のデータ、５０００個の信号
画素のデータ、１２８個のダミー画素のデータの順番で
オフセット補正回路１００に入力される。なお、図示し
ていないが、Ｇ色およびＲ色の１ライン当たりのデータ
についても全く同様にオフセット補正回路１００に入力
される。

【００６１】さらに、例えば３２個のダミー画素のデー
タは、１６個の偶数画素のデータと、１６個の奇数画素
のデータとが交互に、例えば偶数画素０、奇数画素０、
偶数画素１、奇数画素１、…、偶数画素１５、奇数画素
１５のデータの順番でオフセット補正回路１００に入力
される。また、５０００個の信号画素のデータは、偶数
画素０〜２４９９と奇数画素０〜２４９９とのデータが
交互に、また、１２８個のダミー画素のデータは、偶数
画素０〜６３と奇数画素０〜６３とのデータが交互にオ
フセット補正回路１００に入力される。

【００６２】ここで、補正値の具体的な算出方法を説明
する前に、図５を参照しながらＤＰＲＡＭ１１６のメモ
リマッピングについて説明する。

【００６３】本実施例において、ＤＰＲＡＭ１１６のア
ドレス０〜７（１６進数）には、それぞれ図３に示され
るライン０〜７におけるＢ色のダミー画素の主走査方向
の８偶数画素のデータの累積加算データが保持され、Ｄ
ＰＲＡＭ１１６のアドレス８〜Ｆ（１６進数）には、同
じく８奇数画素のデータの累積加算データが保持され
る。同様に、アドレス１０〜１７および１８〜１Ｆには
Ｇ色の累積加算データが保持され、アドレス２０〜２７
および２８〜２ＦにはＲ色の累積加算データが保持され
る。

【００６４】また、アドレス３０（１６進数）には、Ｂ
色のダミー画素の主走査方向の８偶数画素および副走査
方向の８ラインからなる合計６４個のダミー画素のデー
タの累積加算データ、即ち、Ｂ色の偶数画素の補正値と
なる累積加算データが保持され、同じくアドレス３２
（１６進数）にはＢ色の奇数画素の補正値となる累積加
算データが保持される。同様に、アドレス３４および３
６にはＧ色の偶数画素および奇数画素の補正値となる累
積加算データが保持され、３８および３Ａ（１６進数）
にはＲ色の偶数画素および奇数画素の補正値となる累積
加算データが保持される。

【００６５】ＤＰＲＡＭ１１６は、例えばこのようにメ
モリマッピングされる。次に、このＤＰＲＡＭ１１６を
用いて、補正値を算出する手順について説明する。

【００６６】図６のタイミングチャートに示されるよう
に、例えばＢ色の入力データの中のダミー画素のデータ
は、偶数画素０、奇数画素０、偶数画素１、奇数画素
１、…のデータの順にレジスタ１１２に入力され、その
データレートに一致する周波数を有するクロックによっ
てレジスタ１１２に順次保持される。なお、偶数画素０
〜７および奇数画素０〜７のデータをオフセット補正回
路１００に取り込む間、切換え信号によって常にレジス
タ１１２の出力が有効とされ、レジスタ１２０の出力は
無効（ハイインピーダンス状態）にされている。

【００６７】まず、図６のタイミングチャートのステッ
プ１において、レジスタ１１２にはダミー画素の偶数画
素０のデータが保持され、レジスタ１１８はクリアされ
て０が出力される。そして、これらの出力は加算器１１
４によって加算される。ＤＰＲＡＭ１１６にはライトア
ドレス０、即ち、ライン０におけるＢ色のダミー画素の
偶数画素の累積加算データを保持するためのアドレスが
入力され、ライト信号が入力されることによって、この
アドレス０に加算器１１４の出力、即ち、ダミー画素の
偶数画素０のデータが保持される。同様に、ステップ２
において、レジスタ１１２の出力となるダミー画素の奇
数画素０のデータと、レジスタ１１８の出力となる０と
が加算される。ＤＰＲＡＭ１１６にはライトアドレス
８、即ち、ライン０におけるＢ色のダミー画素の奇数画
素の累積加算データを保持するためのアドレスが入力さ
れ、このアドレス８にダミー画素の奇数画素０のデータ
が保持される。

【００６８】次いで、ステップ３において、レジスタ１
１２にはダミー画素の偶数画素１のデータが保持され
る。また、ＤＰＲＡＭ１１６にはリードアドレス０が入
力され、リード信号が入力されることによって、ステッ
プ１で保持されたダミー画素の偶数画素０のデータが読
み出されてレジスタ１１８に保持される。そして、レジ
スタ１１２の出力となるダミー画素の偶数画素１のデー
タと、レジスタ１１８の出力となるダミー画素の偶数画
素０のデータとは加算器１１４によって加算され、再び
ＤＰＲＡＭ１１６のアドレス０に保持される。同様に、
ステップ４において、レジスタ１１２の出力となるダミ
ー画素の奇数画素１のデータと、レジスタ１１８の出力
となるダミー画素の奇数画素０のデータとが加算され、
ＤＰＲＡＭ１１６のアドレス８に保持される。

【００６９】以後同様に上述する動作を繰り返し行い、
ステップ１５において、レジスタ１１２から出力される
ダミー画素の偶数画素７のデータと、レジスタ１１８か
ら出力されるダミー画素の偶数画素０〜６までの累積加
算データとを加算することによって、ライン０における
Ｂ色のダミー画素の主走査方向の８偶数画素０〜７のデ
ータが累積加算され、その累積加算データがＤＰＲＡＭ
１１６のアドレス０に保持される。また、同様に、ステ
ップ１６において、ライン０におけるＢ色のダミー画素
の主走査方向の８奇数画素０〜７のデータも同様に累積
加算され、ＤＰＲＡＭ１１６のアドレス８に保持され
る。

【００７０】なお、Ｂ色のライン０の入力データを例に
挙げて、主走査方向の８偶数画素および８奇数画素の累
積加算データを算出する手順について説明したが、Ｇ色
およびＲ色のデータについても全く同様であり、また、
ライン１〜７についても全く同様に動作することは言う
までもないことである。このようにして、ライン０〜７
におけるＢ色、Ｇ色、Ｒ色のダミー画素の主走査方向の
８偶数画素および８奇数画素の累積加算データは算出さ
れる。

【００７１】次に、ダミー画素の偶数画素０〜７および
奇数画素０〜７のデータの取り込みが終了すると、図７
のタイミングチャートに示されるように、切換え信号に
よって常にレジスタ１２０の出力が有効とされ、レジス
タ１１２の出力は無効（ハイインピーダンス状態）とさ
れる。

【００７２】図７のタイミングチャートのステップ１に
示されるように、ＤＰＲＡＭ１１６にリードアドレス０
が入力され、リード信号が入力されることによって、ア
ドレス０に保持されている累積加算データ、即ち、ライ
ン０のＢ色のダミー画素の主走査方向の８偶数画素の累
積加算データが読み出されてレジスタ１１８に保持され
る。次いで、同じくＤＰＲＡＭ１１６にリードアドレス
１が入力され、アドレス１に保持されている累積加算デ
ータ、即ち、ライン１のＢ色のダミー画素の主走査方向
の８偶数画素の累積加算データが読み出されてレジスタ
１１８に保持されるとともに、レジスタ１１８に保持さ
れていたライン０の累積加算データはレジスタ１２０に
保持される。そして、レジスタ１２０から出力されるラ
イン０の加算データと、レジスタ１１８から出力される
ライン１の累積加算データとが加算器１１４によって加
算される。この加算器１１４の出力、即ち、ライン０お
よび１を加算した累積加算データは、ＤＰＲＡＭ１１６
にライトアドレス３０、即ち、Ｂ色の偶数画素の補正値
となる累積加算データを保持するためのアドレスが入力
され、ライト信号が入力されることによって、このアド
レス３０に保持される。

【００７３】次いで、ステップ２において、同様に、Ｄ
ＰＲＡＭ１１６にリードアドレス２が入力され、アドレ
ス２に保持されている累積加算データ、即ち、ライン２
の累積加算データが読み出されてレジスタ１１８に保持
される。次いで、ＤＰＲＡＭ１１６にリードアドレス３
０が入力され、アドレス３０に保持されている累積加算
データ、即ち、ライン０および１を加算した累積加算デ
ータが読み出されてレジスタ１１８に保持されるととも
に、レジスタ１１８に保持されていたライン２の累積加
算データはレジスタ１２０に保持される。そして、レジ
スタ１２０から出力されるライン２の累積加算データ
と、レジスタ１１８から出力されるライン０および１の
累積加算データとが加算され、同様に、再びＤＰＲＡＭ
１１６のアドレス３０に保持される。

【００７４】以後同様に上述する動作を繰り返し行い、
ステップ７において、レジスタ１２０から出力されるラ
イン７の加算データと、レジスタ１１８から出力される
ライン０〜６までの累積加算データとを加算することに
よって、ライン０〜７におけるＢ色のダミー画素の偶数
画素の主走査方向の累積加算データが副走査方向に累積
加算され、Ｂ色の偶数画素の補正値となる累積加算デー
タとして、ＤＰＲＡＭ１１６のアドレス３０に保持され
る。また、図示を省略しているが、同様に、ステップ８
〜１４において、ライン０〜７におけるＢ色のダミー画
素の奇数画素の主走査方向の累積加算データを副走査方
向に累積加算することによって、Ｂ色の奇数画素の補正
値となる累積加算データが算出され、ＤＰＲＡＭ１１６
のアドレス３２に保持される。

【００７５】なお、Ｂ色の入力データを例に挙げて、副
走査方向に主走査方向の累積加算データを累積加算して
補正値となる累積加算データを算出する手順について説
明したが、Ｇ色およびＲ色のデータについても全く同様
に動作することは言うまでもないことである。また、ラ
イン０〜７について説明を行ったが、ライン８以降につ
いては、ライン１〜８をライン０〜７と同様に考えるこ
とによって、全く同様に動作させることができることは
当然のことである。このようにして、Ｂ色、Ｇ色、Ｒ色
の偶数画素および奇数画素の補正値となる累積加算デー
タは算出される。

【００７６】次に、３２個のダミー画素のデータに続い
て信号画素のデータが入力される。例えば、Ｂ色の信号
画素のデータは、偶数画素０、奇数画素０、偶数画素
１、奇数画素１、…、偶数画素２４９９、奇数画素２４
９９のデータの順にＦＩＦＯメモリ１２２に入力され、
そのデータレートに一致する周波数を有するクロックに
よってＦＩＦＯメモリ１２２に順次保持される。

【００７７】図８のタイミングチャートに示されるよう
に、ＦＩＦＯメモリ１２２のライトアドレスのリセット
信号は、８ライン毎に、例えばラインカウント０の時に
入力される。こうして、ＦＩＦＯメモリ１２２には、ラ
イン０〜７までの８ライン分の信号画素のデータが保持
される。また、リードアドレスのリセット信号は、８ラ
イン毎に、例えばラインカウント４の時に入力される。
即ち、ＦＩＦＯメモリ１２２に保持されている信号画素
のデータは、本実施例においては４ライン時間遅延さ
れ、このＦＩＦＯメモリ１２２からは、４ライン時間前
の中心ラインの信号画素のデータが順次出力される。

【００７８】一方、図９のタイミングチャートに示され
るように、ＤＰＲＡＭ１１６からは中心ラインの信号画
素のデータの基準電圧レベルを補正するための補正値と
なる累積加算データが読み出される。図９のタイミング
チャートのステップ１に示されるように、ＤＰＲＡＭ１
１６にアドレス３０を入力することによって、Ｂ色の偶
数画素の補正値となる累積加算データが読み出され、レ
ジスタ１１８に保持されて出力される。レジスタ１１８
から出力される累積加算データは、８偶数画素および８
ラインからなる６４個のダミー画素のデータを累積加算
したものであるため、６ビットＬＳＢ側にビットシフト
することによって１／６４にされ、補正値として補正演
算部１１０に入力される。また、シフトされることによ
って切り捨てられる累積加算データの下位６ビットのデ
ータの少なくとも一部は確率補正部１０８に入力され、
確率補正値が算出されて補正演算部１１０に入力され
る。一方、ＦＩＦＯメモリ１２２からは、上述するよう
に、４ライン時間前の中心ラインの信号画素の偶数画素
０のデータが出力され、レジスタ１１８から出力される
補正値とともに補正演算部１１０に入力される。そし
て、補正演算部１１０において、信号画素の偶数画素の
データから、補正値および確率補正値を減算することに
よって、偶数画素のデータの基準電圧レベルが補正され
る。

【００７９】次いで、ステップ２において、ＤＰＲＡＭ
１１６にアドレス３２が入力され、Ｂ色の奇数画素のデ
ータの補正値となる累積加算データが読み出される。ま
た、ＦＩＦＯメモリ１２２からは４ライン前の中心ライ
ンの信号画素の奇数画素０のデータが読み出される。そ
して、補正演算部１１０によって、同様に、信号画素の
奇数画素のデータの基準電圧レベルが補正される。

【００８０】以後同様に上述する動作を繰り返し行うこ
とによって、Ｂ色の信号画素の偶数画素０〜２４９９お
よび奇数画素０〜２４９９のデータの基準電圧レベルを
補正することができる。また、図９のタイミングチャー
トには図示していないが、同様に、Ｇ色およびＲ色の信
号画素のデータの基準電圧レベルも全く同様に補正する
ことができる。このようにして、Ｂ色、Ｇ色、Ｒ色の信
号画素のデータの基準電圧レベルは補正される。

【００８１】本発明の固体撮像素子のオフセット補正回
路１００は、基本的に以上のように動作する。なお、８
偶数画素および８ラインからなる６４個のダミー画素の
データの平均値によって、信号画素の偶数画素のデータ
の基準電圧レベルを補正し、同様に、８奇数画素および
８ラインからなる６４個のダミー画素のデータの平均値
によって、信号画素の奇数画素のデータの基準電圧レベ
ルを補正する場合を例に挙げて本発明の固体撮像素子の
オフセット補正回路を説明したが、本発明はこの実施例
だけに限定されるものではない。

【００８２】例えば、補正値となる累積加算データを算
出する時のダミー画素の画素数は特に限定されない。即
ち、８画素および８ラインからなる６４個のダミー画素
には限定されない。また、本実施例においては、信号画
素の前にあるダミー画素を用いて補正値を算出している
が、例えば信号画素の後ろにあるダミー画素を使用した
り、信号画素の前後にある両方のダミー画素を使用する
よう構成しても良い。さらに、Ｂ色、Ｇ色、Ｒ色の偶数
画素および奇数画素の補正値を別々に算出する例を示し
たが、例えば白黒画像の場合には色データの代わりに濃
度データを用いたり、偶数画素および奇数画素を区別す
ることなく補正値となる累積加算データを算出するよう
構成しても良いなど、本発明のオフセット補正回路が適
用されるシステムに応じて、適宜変更可能なことは言う
までもないことである。

【００８３】

【発明の効果】以上詳細に説明した様に、本発明の固体
撮像素子のオフセット補正回路においては、まず、ダミ
ー画素のデータが、主走査方向に所定数累積加算され
て、１ライン当たりのダミー画素の累積加算データが算
出される。次いで、この１ライン当たりのダミー画素の
累積加算データが、副走査方向に所定数累積加算され
て、所定画素および所定ラインからなる所定数のダミー
画素の累積加算データが算出される。そして、この累積
加算データの平均値が信号画素のデータの基準電圧レベ
ルの補正値として用いられる。ところで、従来のオフセ
ット補正回路においては、次のダミー画素のデータを加
算し、最古のダミー画素のデータを減算していた。ま
た、ダミー画素のデータの累積加算データは、個々のレ
ジスタに保持され、信号画素のデータはＳＲＡＭによっ
て所定ライン時間遅延されていた。これに対し、本発明
の固体撮像素子のオフセット補正回路においては、最古
のダミー画素のデータの累積加算データが保持されるＤ
ＰＲＡＭのアドレスに、次のダミー画素のデータの累積
加算データを上書きするよう構成し、さらに、ダミー画
素のデータの累積加算データを保持するメモリとしてＤ
ＰＲＡＭを、また、信号画素のデータを所定ライン時間
保持するメモリとしてＦＩＦＯメモリを用いたことによ
って、従来のオフセット補正回路においては必要であっ
たデータ更新部のインバータ、ＳＲＡＭ、アドレス発生
器、減算器、ライン遅延部のアドレス発生器などの部品
が不要となり、従来のオフセット補正回路の約４０％に
部品点数を削減することができ、同様に、部品コストを
従来の約２／３に削減することができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の固体撮像素子のオフセット補正回路を
適用する画像読取装置の一実施例の概念図である。

【図２】本発明の固体撮像素子のオフセット補正回路の
一実施例のブロック図である。

【図３】補正値を算出する際に用いられるラインセンサ
のダミー画素の領域を示す一例の概念図である。

【図４】オフセット補正回路に入力される入力データの
一例のタイミングチャートである。

【図５】ＤＰＲＡＭのメモリマッピングの一実施例の概
念図である。

【図６】本発明の固体撮像素子のオフセット補正回路の
動作を示す一実施例のタイミングチャートである。

【図７】本発明の固体撮像素子のオフセット補正回路の
動作を示す一実施例のタイミングチャートである。

【図８】本発明の固体撮像素子のオフセット補正回路の
動作を示す一実施例のタイミングチャートである。

【図９】本発明の固体撮像素子のオフセット補正回路の
動作を示す一実施例のタイミングチャートである。

【図１０】ラインセンサの画素の構成を示す一例の概念
図である。

【図１１】従来の固体撮像素子のオフセット補正回路の
一例のブロック図である。

【符号の説明】

１０（画像）読取装置１２光源部１４走査搬送部１６読取光学系２０光源２２リフレクタ２４スリット板２６移動装置２８ａ，２８ｂスリット３０光学定盤３２支柱３４ハウジング３６走査部材３８ステージ４０搬送手段４２，４８，５２開口４４，７２，８２，８８モータ４６，８０，８６ドライブシャフト５０カセット５４調整用開口５６，５８レンズユニット６０分光プリズム６２ＣＣＤセンサ６４軸６６ターレット６８，７０絞り７４ギヤ７６ブラケット７８支持腕８４保持部材９０信号処理部Ｔ（透過）原稿Ｌ光源１００，１３０オフセット補正回路１０２，１３２データ更新部１０４，１３４補正データ作成部１０６１３６ライン遅延部１０８，１３８確率補正部１１０，１４０補正演算部１１２，１１８，１２０，１４２，１５０レジスタ１１４，１５４加算器１１６ＤＰＲＡＭ（デュアルポートＲＡＭ）１２２ＦＩＦＯメモリ１４４インバータ１４６，１６０ＳＲＡＭ（スタティックＲＡＭ）１４８，１６２アドレス発生器１５２減算器１５６ａ，１５６ｂ，１５６ｃ，１５６ｄ，１５６ｅ，
１５６ｆレジスタ１５８制御部

Claims

【特許請求の範囲】

【請求項１】所定数のダミー画素のデータを累積加算
し、その平均値を補正値として用いることによって、信
号画素のデータの基準電圧レベルを補正する固体撮像素
子のオフセット補正回路であって、前記ダミー画素のデータを保持するデータ更新部と、こ
のデータ更新部から出力されるダミー画素のデータを所
定数累積加算して前記補正値を算出する補正データ作成
部と、この補正データ作成部により前記補正値が算出さ
れるまでの間、前記信号画素のデータを所定ライン時間
遅延させるライン遅延部と、前記補正値の小数点以下の
数値と乱数値とから、前記補正値を確率補正する確率補
正値を出力する確率補正部と、前記補正データ作成部か
ら出力される補正値と前記確率補正部から出力される確
率補正値とから、ライン遅延部により所定ライン時間遅
延された信号画素のデータの基準電圧レベルを補正する
補正演算部とを備え、前記補正データ作成部は、前記データ更新部あるいは第
１のレジスタの出力と第２のレジスタの出力とを加算す
る加算器と、この加算器の出力を保持するメモリと、こ
のメモリの出力を保持する前記第１のレジスタと、この
第１のレジスタの出力を保持する前記第２のレジスタと
を有し、前記加算器の出力を前記メモリの第１のアドレスに保持
し、このメモリの第１のアドレスの出力を前記第１のレ
ジスタに保持し、前記加算器により前記データ更新部の
出力と前記第１のレジスタの出力とを加算することを繰
り返し行うことによって、前記ダミー画素のデータを主
走査方向に所定数累積加算して第１の累積加算データを
算出し、前記加算器の出力を前記メモリの第２のアドレスに保持
し、このメモリの第１のアドレスの出力を前記第１のレ
ジスタに保持し、この第１のレジスタの出力を前記第２
のレジスタに保持するとともに、前記メモリの第２のア
ドレスの出力を前記第１のレジスタに保持し、前記加算
器により前記第１および第２のレジスタの出力を加算す
ることを繰り返し行うことによって、前記第１の累積加
算データを副走査方向に所定数累積加算して第２の累積
加算データを算出し、この第２の累積加算データの平均値を前記補正値として
用いることを特徴とする固体撮像素子のオフセット補正
回路。
【請求項２】前記補正データ作成部のメモリはＤＰＲＡ
Ｍであり、前記ライン遅延部はＦＩＦＯメモリである請
求項１に記載の固体撮像素子のオフセット補正回路。
【請求項３】前記第１および第２の累積加算データは、
Ｂ（青）色、Ｇ（緑）色およびＲ（赤）色のダミー画素
の偶数画素および奇数画素毎に算出される請求項１また
は２に記載の固体撮像素子のオフセット補正回路。