JP3290082B2

JP3290082B2 - 画像読取装置

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Publication number: JP3290082B2
Application number: JP31949196A
Authority: JP
Inventors: 竜太田邨
Original assignee: Kyocera Mita Corp
Current assignee: Kyocera Document Solutions Inc
Priority date: 1996-11-29
Filing date: 1996-11-29
Publication date: 2002-06-10
Anticipated expiration: 2016-11-29
Also published as: JPH10164362A; US5943141A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル複写機
やファクシミリなどに適用される画像読取装置に関する
ものである。

【０００２】

【従来の技術】一般に、高密度に配置された多数のＣＣ
Ｄなどの光電変換素子からなるラインセンサを用いて原
稿画像を読み取るイメージスキャナなどの画像読取装置
は、光源により照明された原稿からの反射光を光学系に
よってラインセンサに導いて受光データを得るようにし
ているが、光電変換素子毎の感度ばらつきや照明むらを
補正するために、シェーディング補正を行っている。

【０００３】このシェーディング補正は、原稿読取前
に、照明された白色基準板からの反射光を各光電変換素
子により受光して得られる白基準データと、ラインセン
サを遮光した状態で各光電変換素子により得られる黒基
準データとを用いて上記受光データを補正するものであ
る。

【０００４】ところが、白色基準板が汚れていたり、電
気的ノイズの影響を受けると、正確な白基準データ及び
黒基準データが得られないため、的確なシェーディング
補正ができない。そこで、従来、白色基準板を複数ライ
ンに亘って読み取ることによって、白色基準板の汚れに
よる影響を軽減するようにした画像読取装置が提案され
ている（特許第２５０５９０６号公報）。

【０００５】この特許第２５０５９０６号公報記載の画
像読取装置は、白色基準板を１ライン読み取る毎に、前
回までに読み取って記憶したデータとの平均値を算出し
てメモリに記憶するようにしたものである。これによっ
て、複数ライン読み取って得られるデータの総和を算出
して平均するために大きいメモリ容量を必要とする従来
の画像読取装置の問題点を解決している。

【０００６】

【発明が解決しようとする課題】ところが、上記特許第
２５０５９０６号公報記載の画像読取装置は、複数ライ
ンに亘って読み取った白色基準板のデータを加重平均す
ることになるので、最初のラインで読み取ったデータに
含まれるばらつきに対する影響よりも、後のラインにな
るほど、読み取ったデータに含まれるばらつきに対する
影響の方が大きくなる。このため、後で読み取った白色
基準板の領域が汚れている場合には、白基準データの誤
差が大きくなってしまう。

【０００７】本発明は、上記問題を解決するもので、白
色基準板を複数ラインに亘って読み取って単純平均値を
求めるものでありながら、メモリ容量の増大を抑制し得
る画像読取装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は、ライン状に配
列された複数の光電変換素子から出力されるアナログ受
光データをｎ(ｎは正の整数)ビットのディジタル受光デ
ータに変換して出力する変換手段と、原稿からの反射光
を上記各光電変換素子により受光したときに出力される
上記ディジタル受光データを補正するシェーディング補
正手段とを備えた画像読取装置において、原稿読取前に
照明された白色基準板からの反射光を上記各光電変換素
子により少なくとも２^m(ｍは正の整数かつｍ＜ｎ)ライ
ン受光させる白基準データ受光制御手段と、原稿読取前
に上記各光電変換素子を遮光した状態で上記各光電変換
素子により少なくとも２^mライン受光させる黒基準デー
タ受光制御手段と、上記白基準データ受光制御手段が動
作したときに出力される上記ディジタルデータである白
基準データを格納するためのｎビットの白基準データ用
メモリと、上記黒基準データ受光制御手段が動作したと
きに出力される上記ディジタルデータである黒基準デー
タを格納するためのｎビットの黒基準データ用メモリ
と、上記白基準データ及び黒基準データの一方の基準デ
ータが出力されるときは、上記白基準データ用メモリ及
び黒基準データ用メモリの対応する一方の基準データ用
メモリのｎビットを上位ｎビットとし、上記白基準デー
タ用メモリ及び黒基準データ用メモリの他方の基準デー
タ用メモリの所定のｍビットを下位ｍビットとして構成
される(ｎ＋ｍ)ビットの領域を用いて、上記一方の基準
データを２^mライン順次積算するとともに、上記白基準
データ及び黒基準データの他方の基準データが出力され
るときは、上記他方の基準データ用メモリの上記所定の
ｍビットを下位ｍビットとし、上記他方の基準データ用
メモリの残りの(ｎ−ｍ)ビットを上位(ｎ−ｍ)ビットと
して構成されるｎビットの領域を用いて、上記他方の基
準データを２^mライン順次積算する基準データ処理回路
とを備え、上記シェーディング補正手段は、２^mライン
積算されたときの上記一方の基準データ用メモリのｎビ
ット領域に格納された上記一方の基準データ及び２^mラ
イン積算されたときの上記他方の基準データ用メモリの
上記(ｎ−ｍ)ビット領域に格納された上記他方の基準デ
ータを用いて原稿からの上記ディジタル受光データを補
正するものである（請求項１）。

【０００９】この構成によれば、原稿読取前に、照明さ
れた白色基準板からの反射光がライン状に配列された複
数の光電変換素子により少なくとも２^mライン受光され
て白基準データが得られ、更に原稿読取前に、各光電変
換素子を遮光した状態で各光電変換素子により少なくと
も２^mライン受光されて黒基準データが得られる。そし
て、一方の基準データ用メモリのｎビットを上位ｎビッ
トとし、他方の基準データ用メモリの所定のｍビットを
下位ｍビットとして構成される(ｎ＋ｍ)ビットの領域を
用いて、一方の基準データが２^mライン順次積算され、
他方の基準データ用メモリの上記所定のｍビットを下位
ｍビットとし、他方の基準データ用メモリの残りの(ｎ
−ｍ)ビットを上位(ｎ−ｍ)ビットとして構成されるｎ
ビットの領域を用いて、他方の基準データが２^mライン
順次積算される。

【００１０】これによって、２^mライン積算されたとき
の一方の基準データ用メモリのｎビットに格納された基
準データは、(ｎ＋ｍ)ビットの積算結果をｍビットだけ
右にシフトした値であるので、積算結果の1／２^m、すな
わち一方の基準データの２^mラインの平均値になる。ま
た、２^mライン積算されたときの他方の基準データ用メ
モリの上記残りの(ｎ−ｍ)ビットに格納された基準デー
タは、ｎビットの積算結果をｍビットだけ右にシフトし
た値であるので、積算結果の1／２^m、すなわち他方の基
準データの２^mラインの平均値になる。

【００１１】ここで、一方の基準データの全てのデータ
がｎビットにおける最大値、すなわち(２ⁿ−１)の場合
であっても、この２^m倍は、(２^(n+m)−１)より小さい値
になるので、オーバーフローすることなく(ｎ＋ｍ)ビッ
トで表され、２^mラインの積算が正常に行われる。

【００１２】従って、除算やビットのシフト操作を行う
ことなく、白基準データ及び黒基準データの２^mライン
の平均値を用いて原稿からのディジタル受光データが補
正されることとなり、的確なシェーディング補正が行わ
れる。

【００１３】なお、上記請求項１記載の構成において、
上記所定のｍビットは、上記他方の基準データ用メモリ
のｎビットの上位ｍビットを用いても、下位ｍビットを
用いてもよい。この場合でも請求項１記載の構成と同様
の作用が行われる。

【００１４】また、請求項１記載の画像読取装置におい
て、上記変換手段は、アナログ受光データをｎビットの
ディジタル受光データに変換する際に、白基準データは
(２ⁿ−１)に近い値、かつ、黒基準データは０に近い値
となるように変換するもので、上記一方の基準データは
白基準データで、上記他方の基準データは黒基準データ
で、上記一方の基準データ用メモリは白基準データ用メ
モリで、上記他方の基準データ用メモリは黒基準データ
用メモリである（請求項２）。

【００１５】この構成によれば、アナログ受光データを
ｎビットのディジタル受光データに変換する際に、白基
準データは(２ⁿ−１)に近い値、黒基準データは０に近
い値となるように変換され、白基準データ用メモリのｎ
ビットを上位ｎビットとし、黒基準データ用メモリの所
定のｍビットを下位ｍビットとして構成される(ｎ＋ｍ)
ビットの領域を用いて、白基準データが２^mライン順次
積算され、更に、黒基準データ用メモリの上記所定のｍ
ビットを下位ｍビットとし、黒基準データ用メモリの残
りの(ｎ−ｍ)ビットを上位(ｎ−ｍ)ビットとして構成さ
れるｎビットの領域を用いて、黒基準データが２^mライ
ン順次積算される。

【００１６】これによって、２^mライン積算されたとき
の白基準データ用メモリのｎビットに格納された白基準
データは、２^mラインの白基準データの平均値になり、
２^mライン積算されたときの黒基準データ用メモリの上
記残りの(ｎ−ｍ)ビットに格納された黒基準データは、
２^mラインの黒基準データの平均値になる。

【００１７】ここで、全ての白基準データがｎビットに
おける最大値、すなわち(２ⁿ−１)の場合であっても、
この２^m倍は、(２^(n+m)−１)より小さい値になるので、
オーバーフローすることなく(ｎ＋ｍ)ビットで表され、
２^mラインの積算が正常に行われる。従って、除算やビ
ットのシフト操作を行うことなく、白基準データ及び黒
基準データの２^mラインの平均値を用いて原稿からのデ
ィジタル受光データが補正されることとなり、的確なシ
ェーディング補正が行われる。

【００１８】また、請求項１記載の画像読取装置におい
て、上記変換手段は、アナログ受光データをｎビットの
ディジタル受光データに変換する際に、黒基準データは
(２ⁿ-1)に近い値、かつ、白基準データは０に近い値と
なるように変換するもので、上記一方の基準データは黒
基準データで、上記他方の基準データは白基準データ
で、上記一方の基準データ用メモリは黒基準データ用メ
モリで、上記他方の基準データ用メモリは白基準データ
用メモリである（請求項３）。

【００１９】この構成によれば、アナログ受光データを
ｎビットのディジタル受光データに変換する際に、黒基
準データは(２ⁿ−１)に近い値、白基準データは０に近
い値となるように変換され、黒基準データ用メモリのｎ
ビットを上位ｎビットとし、白基準データ用メモリの所
定のｍビットを下位ｍビットとして構成される(ｎ＋ｍ)
ビットの領域を用いて、黒基準データが２^mライン順次
積算され、更に、白基準データ用メモリの上記所定のｍ
ビットを下位ｍビットとし、白基準データ用メモリの残
りの(ｎ−ｍ)ビットを上位(ｎ−ｍ)ビットとして構成さ
れるｎビットの領域を用いて、白基準データが２^mライ
ン順次積算される。

【００２０】これによって、２^mライン積算されたとき
の黒基準データ用メモリのｎビットに格納された白基準
データは、２^mラインの黒基準データの平均値になり、
２^mライン積算されたときの白基準データ用メモリの上
記残りの(ｎ−ｍ)ビットに格納された白基準データは、
２^mラインの白基準データの平均値になる。

【００２１】ここで、全ての黒基準データがｎビットに
おける最大値、すなわち(２ⁿ−１)の場合であっても、
この２^m倍は、(２^(n+m)−１)より小さい値になるので、
オーバーフローすることなく(ｎ＋ｍ)ビットで表され、
２^mラインの積算が正常に行われる。従って、除算やビ
ットのシフト操作を行うことなく、白基準データ及び黒
基準データの２^mラインの平均値を用いて原稿からのデ
ィジタル受光データが補正されることとなり、的確なシ
ェーディング補正が行われる。

【００２２】また、請求項１〜３のいずれかに記載の画
像読取装置において、上記基準データ処理回路は、出力
された上記一方の基準データと上記(ｎ＋ｍ)ビットの領
域に格納されたデータとをライン毎に加算して上記(ｎ
＋ｍ)ビットの領域に格納するとともに、出力された上
記他方の基準データと上記ｎビットの領域に格納された
データとをライン毎に加算して上記ｎビットの領域に格
納する加算器と、出力された上記一方の基準データが最
初のラインのときは上記(ｎ＋ｍ)ビットの領域に格納さ
れたデータに代えて０を加算させるとともに、出力され
た上記他方の基準データが最初のラインのときは上記ｎ
ビットの領域に格納されたデータに代えて０を加算させ
る先頭ライン信号出力回路とを備えたものである（請求
項４）。

【００２３】この構成によれば、基準データ処理回路に
おける２^mラインの積算は、出力された一方の基準デー
タと上記(ｎ＋ｍ)ビットの領域に格納されたデータとを
ライン毎に加算して上記(ｎ＋ｍ)ビットの領域に格納す
ることによって行われるとともに、出力された他方の基
準データと上記ｎビットの領域に格納されたデータとを
ライン毎に加算して上記ｎビットの領域に格納すること
によって行われる。

【００２４】なお、出力された一方の基準データが最初
のラインのときは、上記(ｎ＋ｍ)ビットの領域に格納さ
れたデータに代えて０と一方の基準データとが加算さ
れ、出力された他方の基準データが最初のラインのとき
は上記ｎビットの領域に格納されたデータに代えて０と
他方の基準データとが加算されることによって、２^mラ
インの各基準データの積算が正確に行われる。

【００２５】また、請求項１〜４のいずれかに記載の画
像読取装置において、上記基準データ処理回路は、上記
加算器による加算結果と予め設定された基準値とを比較
し、上記加算結果が上記基準値を超えると上記基準値を
加算結果とするオーバーフロー処理回路を備え、このオ
ーバーフロー処理回路は、上記一方の基準データの積算
時には上記基準値を(２^n+m−１)とし、上記他方の基準
データの積算時には上記基準値を(２ⁿ−１)に切り換え
るものである（請求項５）。

【００２６】この構成によれば、一方の基準データの積
算時には加算結果が(２^n+m−１)を超えると(２^n+m−１)
を加算結果とし、他方の基準データの積算時には加算結
果が(２ⁿ−１)を超えると(２ⁿ−１)を加算結果とするこ
とにより、所定数のビット領域における加算において、
加算結果が当該ビット領域の最大値を超えたときのオー
バーフロー処理が好適に行われる。

【００２７】また、請求項１〜５のいずれかに記載の画
像読取装置において、ｎ≧２^mとしたものである（請求
項６）。

【００２８】この構成によれば、例えばｎ＝８，ｍ＝２
とすると、一方の基準データ用メモリの８ビットを上位
８ビットとし、他方の基準データ用メモリの例えば上位
２ビットを下位２ビットとして構成される１０ビットの
領域を用いて、一方の基準データが４ライン順次積算さ
れる。また、他方の基準データ用メモリの下位６ビット
を上位６ビットとし、他方の基準データ用メモリの上位
２ビットを下位２ビットとして構成される８ビットの領
域を用いて、他方の基準データが４ライン順次積算され
る。

【００２９】これによって、４ライン積算されたときの
一方の基準データ用メモリの８ビットに格納された基準
データは、１０ビットの積算結果を２ビットだけ右にシ
フトした値であるので、積算結果の1／4、すなわち一方
の基準データの４ラインの平均値になる。また、４ライ
ン積算されたときの他方の基準データ用メモリの下位６
ビットに格納された基準データは、８ビットの積算結果
を２ビットだけ右にシフトした値であるので、積算結果
の1／4、すなわち他方の基準データの４ラインの平均値
になる。

【００３０】従って、除算やビットのシフト操作を行う
ことなく、白基準データ及び黒基準データの４ラインの
平均値を用いて原稿からのディジタル受光データが補正
されることとなり、的確なシェーディング補正が行われ
る。

【００３１】また、請求項６記載の画像読取装置におい
て、ｎ＝８，ｍ＝３としたものである（請求項７）。

【００３２】この構成によれば、一方の基準データ用メ
モリの８ビットを上位８ビットとし、他方の基準データ
用メモリの所定の３ビットを下位３ビットとして構成さ
れる１１ビットの領域を用いて、一方の基準データが８
ライン順次積算される。更に、他方の基準データ用メモ
リの残りの５ビットを上位５ビットとし、他方の基準デ
ータ用メモリの上記所定の３ビットを下位３ビットとし
て構成される８ビットの領域を用いて、他方の基準デー
タが８ライン順次積算される。

【００３３】これによって、８ライン積算されたときの
一方の基準データ用メモリの８ビットに格納された一方
の基準データは、１１ビットの積算結果を３ビットだけ
右にシフトした値であるので、積算結果の1／8、すなわ
ち８ラインの基準データの平均値になる。また、８ライ
ン積算されたときの他方の基準データ用メモリの上記残
りの５ビットに格納された他方の基準データは、８ビッ
トの積算結果を３ビットだけ右にシフトした値であるの
で、積算結果の1／8、すなわち８ラインの基準データの
平均値になる。従って、白基準データ及び黒基準データ
の８ラインの平均値を用いて原稿からのディジタル受光
データが補正されることとなり、的確なシェーディング
補正が行われる。

【００３４】また、請求項１〜７のいずれかに記載の画
像読取装置において、上記白基準データ受光制御手段及
び黒基準データ受光制御手段により受光させるときのラ
イン間隔を設定するライン間隔設定手段を備えたもので
ある（請求項８）。

【００３５】この構成によれば、白基準データ受光制御
手段及び黒基準データ受光制御手段により受光させると
きのライン間隔を設定可能にすることにより、ライン間
隔が０ラインに設定されると各基準データが短時間で得
られ、ライン間隔が複数ラインに設定されると白色基準
板の汚れによる影響が低減されることとなる。

【００３６】

【発明の実施の形態】図１０は本発明に係る画像読取装
置の一実施形態の構成を示すブロック図、図１１は同実
施形態の原稿走査部の概略構成図である。

【００３７】この画像読取装置は、図１０に示すよう
に、クロック信号発生回路１、ＣＰＵ２、原稿走査部
３、ＣＣＤラインセンサ４、Ａ／Ｄ変換器５、基準デー
タ処理回路６、補正係数設定回路７及び乗算器８を備え
ている。

【００３８】クロック信号発生回路１は、水晶発振子又
はセラミック発振子を備え、各部の動作を同期して行わ
せるための一定周波数のクロック信号を発生するもの
で、このクロック信号を一定比率だけ分周した水平同期
信号OHSYNCなどの各周波数のクロック信号を基準クロッ
ク信号CLKとして出力するものである。ＣＰＵ２は、後
述するように、白基準データや黒基準データの読取開始
又は読取終了の制御信号を出力したり、サンプリングラ
イン間隔を設定するなど、この画像読取装置の各部の動
作を制御するものである。

【００３９】原稿走査部３は、白色基準板３０、露光ラ
ンプ３１、ランプ駆動部３２、光学系３３、遮光板３
４、遮光板駆動部３５及び原稿Ｇ（図１１）を載置する
ための図略のコンタクトガラスなどを備えている。

【００４０】白色基準板３０は、シェーディング補正に
用いる白基準データを得るためのもので、図１１に示す
ように、コンタクトガラス（図略）上の原稿Ｇに隣接す
るように配置されている。露光ランプ３１は、蛍光灯や
ハロゲンランプなどからなり、白色基準板３０及び原稿
Ｇを照明するものである。ランプ駆動部３２は、露光ラ
ンプ３１を発光させるとともに、図１１中、矢印Ａ方向
に移動させて、原稿Ｇを全面に亘って照明するためのも
のである。光学系３３は、反射ミラー３３１〜３３３及
び集束レンズ３３４からなり、照明された原稿Ｇからの
反射光をＣＣＤラインセンサ４に導いて、その受光面に
結像させるものである。

【００４１】遮光板３４は、ＣＣＤラインセンサ４の受
光面を遮光するためのもので、シェーディング補正に用
いる黒基準データを得るときに、遮光板駆動部３５によ
って移動してＣＣＤラインセンサ４の受光面を覆うよう
に構成されている。遮光板駆動部３５の動作は、ＣＰＵ
２によって制御される。

【００４２】ＣＣＤラインセンサ４は、多数のＣＣＤ
（光電変換素子）が一列に並べられて構成され、受光面
に入射する受光光量に比例するアナログ電圧信号を出力
するものである。

【００４３】Ａ／Ｄ変換器５は、上記アナログ電圧信号
を８ビットのディジタル値に変換するものである。な
お、アナログ受光データを８ビットのディジタル受光デ
ータに変換する際に、後述する白基準データは(２⁸−
１)に近い値、後述する黒基準データは０に近い値とな
るように変換している。

【００４４】基準データ処理回路６、補正係数設定回路
７及び乗算器８は、ＣＣＤ毎の感度のばらつきや露光ラ
ンプ３１の照明むらを補正するシェーディング補正を行
うためのものである。

【００４５】基準データ処理回路６は、白基準データ用
ＦＩＦＯメモリＭ１や黒基準データ用ＦＩＦＯメモリＭ
２等を備え、白色基準板３０の反射光によるＣＣＤライ
ンセンサ４の出力電圧信号を用いて後述する手順により
白基準データを求め、白基準データ用ＦＩＦＯメモリＭ
１に格納するものである。

【００４６】また、基準データ処理回路６は、ＣＣＤラ
インセンサ４の受光面を遮光板３４により遮光した状態
におけるＣＣＤラインセンサ４の出力電圧信号を用いて
後述する手順により黒基準データを求め、黒基準データ
用メモリＭ２に格納するものである。基準データ処理回
路６の詳細構成については後述する。

【００４７】補正係数設定回路７は、基準データ処理回
路６において求められた白基準データ及び黒基準データ
を用いて、原稿Ｇの反射光によるＣＣＤラインセンサ４
の出力電圧信号を補正するための補正係数を設定するも
のである。乗算器８は、補正係数設定回路７により、設
定された補正係数を原稿Ｇの反射光によるＣＣＤライン
センサ４の出力電圧信号に乗算するもので、これによっ
てＣＣＤ毎の感度のばらつきや露光ランプ３１の照明む
らが補正される。

【００４８】図１は基準データ処理回路６の回路ブロッ
ク図である。基準データ処理回路６は、セレクタ等の出
力信号を選択するための選択信号を出力する回路とし
て、白／黒選択信号出力回路Ｃ１、白／黒基準データサ
ンプリングイネーブル信号出力回路Ｃ２及び先頭ライン
サンプル信号出力回路Ｃ３を備えている。

【００４９】また、基準データ処理回路６は、データの
流れに沿って上流から順に、白基準データ用ＦＩＦＯメ
モリＭ１、黒基準データ用ＦＩＦＯメモリＭ２、“０”
出力回路Ｃ４、合成回路Ｇ１，Ｇ２、セレクタＳ１、加
算器Ｃ５、オーバーフロー処理回路Ｃ６、セレクタＳ２
〜Ｓ４及び合成回路Ｇ３を備えるとともに、所定の位置
に配設されたＤフリップフロップＤ１〜Ｄ５を備えてい
る。

【００５０】ＤフリップフロップＤ１〜Ｄ５は、それぞ
れ入力データをラッチし、クロック信号発生回路１から
の基準クロック信号CLKに同期して出力することによ
り、データ出力のタイミングを調整するものである。

【００５１】白／黒選択信号出力回路Ｃ１は、ＣＰＵ２
の設定に従って白基準データ又は黒基準データのいずれ
の読取であるかを示す選択信号BWSELを出力するもの
で、ＣＰＵ２において白基準データの読取が設定された
ときは選択信号BWSEL＝１、黒基準データの読取が設定
されたときは選択信号BWSEL＝０を出力する。

【００５２】白／黒基準データサンプリングイネーブル
信号出力回路Ｃ２は、ＣＰＵ２で設定されるサンプリン
グライン間隔に従って、クロック信号発生回路１からの
水平同期信号OHSYNCに同期して基準データサンプリング
イネーブル信号SPLENを出力するものである。本実施形
態では、ＣＰＵ２によってサンプリングライン間隔が１
に設定されており、後述する図４、図８に示すように、
水平同期信号OHSYNCＬ１，Ｌ３，Ｌ５，…に同期して、
基準データサンプリングイネーブル信号SPLENが出力さ
れている。

【００５３】また、白／黒基準データサンプリングイネ
ーブル信号出力回路Ｃ２は、白／黒選択信号出力回路Ｃ
１から選択信号BWSEL＝１が出力されているときは、基
準データサンプリングイネーブル信号SPLENに同期して
白基準データサンプリングイネーブル信号WSPLENを出力
し、選択信号BWSEL＝０が出力されているときは、基準
データサンプリングイネーブル信号SPLENに同期して黒
基準データサンプリングイネーブル信号BSPLENを出力す
る。

【００５４】先頭ラインサンプル信号出力回路Ｃ３は、
ＣＰＵ２により白基準データ又は黒基準データの読取開
始信号が出力されると、サンプリングラインが先頭ライ
ンのときに、水平同期信号OHSYNCに同期してハイレベル
信号を出力する。“０”出力回路Ｃ４は、３ビットの０
データを出力するものである。

【００５５】合成回路Ｇ１は、白基準データ用ＦＩＦＯ
メモリＭ１に格納されている８ビットデータWRD(7:0)を
上位８ビットとし、黒基準データ用ＦＩＦＯメモリＭ２
に格納されている８ビットデータBRDの上位３ビットBRD
(7:5)を下位３ビットとして構成される１１ビットデー
タに合成して出力するものである。

【００５６】合成回路Ｇ２は、“０”出力回路Ｃ４から
出力される３ビットの０データを上位３ビットとし、黒
基準データ用ＦＩＦＯメモリＭ２に格納されている８ビ
ットデータBRDの下位５ビットBRD(4:0)を中位５ビット
とし、黒基準データ用ＦＩＦＯメモリＭ２に格納されて
いる８ビットデータBRDの上位３ビットBRD(7:5)を下位
３ビットとして構成される１１ビットデータに合成して
出力するものである。

【００５７】セレクタＳ１は、白／黒選択信号出力回路
Ｃ１から選択信号BWSEL＝１が出力されているときは合
成回路Ｇ１からのデータを出力データBWINとし、選択信
号BWSEL＝０が出力されているときは合成回路Ｇ２から
のデータを出力データBWINとするものである。また、セ
レクタＳ１は、先頭ラインサンプル信号出力回路Ｃ３か
らハイレベル信号が出力されているときは、出力データ
BWIN＝０とする。

【００５８】加算器Ｃ５は、ＣＣＤラインセンサ４で読
み取られ、Ａ／Ｄ変換器５でディジタルデータに変換さ
れた白基準データ又は黒基準データWBsと、セレクタＳ
１の出力データBWINとを加算するもので、LSUM＝WBs＋B
WINとなる加算データLSUMを出力するものである。

【００５９】オーバーフロー処理回路Ｃ６は、白／黒選
択信号出力回路Ｃ１から選択信号BWSEL＝１が出力され
ているときは、LSUM＞2047になるとLSUM＝2047とし、選
択信号BWSEL＝０が出力されているときは、LSUM＞255に
なるとLSUM＝255とするものである。

【００６０】セレクタＳ２は、白／黒基準データサンプ
リングイネーブル信号出力回路Ｃ２から白基準データサ
ンプリングイネーブル信号WSPLENが出力されているとき
は、１１ビットデータである加算データLSUMの上位８ビ
ットLSUM(10:3)を出力して白基準データ用ＦＩＦＯメモ
リＭ１に格納するものである。

【００６１】一方、白／黒基準データサンプリングイネ
ーブル信号出力回路Ｃ２から白基準データサンプリング
イネーブル信号WSPLENが出力されていないときには、セ
レクタＳ２は、白基準データ用ＦＩＦＯメモリＭ１に格
納されている８ビットデータWRD(7:0)を出力して白基準
データ用ＦＩＦＯメモリＭ１に格納する。これによっ
て、ＣＣＤラインセンサ４で白基準データが読み取られ
ていないときに、白基準データ用ＦＩＦＯメモリＭ１の
データがリフレッシュされるので、白基準データ用ＦＩ
ＦＯメモリＭ１としてＤＲＡＭを用いることができる。

【００６２】セレクタＳ３は、白／黒基準データサンプ
リングイネーブル信号出力回路Ｃ２から黒基準データサ
ンプリングイネーブル信号BSPLENが出力されているとき
は、１１ビットデータである加算データLSUMの上位３ビ
ット及び下位３ビットを除く中位５ビットLSUM(7:3)を
出力するものである。

【００６３】また、セレクタＳ３は、白／黒基準データ
サンプリングイネーブル信号出力回路Ｃ２から黒基準デ
ータサンプリングイネーブル信号BSPLENが出力されてい
ないときは、黒基準データ用ＦＩＦＯメモリＭ２に格納
されている８ビットデータBRDの下位５ビットBRD(4:0)
を出力する。

【００６４】セレクタＳ４は、白／黒基準データサンプ
リングイネーブル信号出力回路Ｃ２から基準データサン
プリングイネーブル信号SPLENが出力されているとき
は、１１ビットデータである加算データLSUMの下位３ビ
ットLSUM(2:0)を出力するものである。

【００６５】また、セレクタＳ４は、白／黒基準データ
サンプリングイネーブル信号出力回路Ｃ２から基準デー
タサンプリングイネーブル信号SPLENが出力されていな
いときは、黒基準データ用ＦＩＦＯメモリＭ２に格納さ
れている８ビットデータBRDの上位３ビットBRD(7:5)を
出力するものである。

【００６６】このセレクタＳ３，Ｓ４によって、ＣＣＤ
ラインセンサ４で黒基準データが読み取られていないと
きには、黒基準データ用ＦＩＦＯメモリＭ２のデータが
リフレッシュされるので、黒基準データ用ＦＩＦＯメモ
リＭ２としてＤＲＡＭを用いることができる。

【００６７】合成回路Ｇ３は、セレクタＳ３から出力さ
れる５ビットデータを下位５ビットとし、セレクタＳ４
から出力される３ビットデータを上位３ビットとする８
ビットデータに合成して黒基準データ用ＦＩＦＯメモリ
Ｍ２に格納するものである。

【００６８】次に、図１〜図５を用いて、白基準データ
を求めるときの動作について説明する。図２は白基準デ
ータの積算時のビット構成を説明する図、図３はＦＩＦ
ＯメモリＭ１，Ｍ２周辺におけるデータの流れを説明す
る図、図４は各信号状態を示すタイミングチャート、図
５は白基準データのサンプリングラインを示す図であ
る。

【００６９】ＣＰＵ２から白基準データの読取開始信号
が出力されると、図４に示すように、白／黒選択信号出
力回路Ｃ１から選択信号BWSEL＝１が出力されて、次の
ラインＬ１から、水平同期信号OHSYNCに同期して、白／
黒基準データサンプリングイネーブル信号出力回路Ｃ２
から基準データサンプリングイネーブル信号SPLEN及び
白基準データサンプリングイネーブル信号WSPLENが出力
されて、データのサンプリングが開始される。

【００７０】そして、図５に示すように、設定されたラ
イン間隔（本実施形態では、１ライン）を空けて、８ラ
イン分のサンプリングが繰り返される。

【００７１】各サンプリングラインで取り込んだ白基準
データWBsは、白基準データ用ＦＩＦＯメモリＭ１から
読み出されたデータBWINと加算器Ｃ５で加算され、再度
白基準データ用ＦＩＦＯメモリＭ１に格納することによ
って積算が行われる。

【００７２】なお、サンプリング開始時点では、白基準
データ用ＦＩＦＯメモリＭ１に格納されているデータが
０とは限らないので、先頭ラインサンプル信号出力回路
Ｃ３からの出力信号SPL0によって、最初の１ラインＬ１
のサンプリング時のみは、セレクタＳ１の出力信号BWIN
＝０にされ、加算器Ｃ５において、取り込んだ白基準デ
ータBWsとBWIN＝０が加算される。

【００７３】白基準データの８ライン分の積算は、図２
に示すように、白基準データ用ＦＩＦＯメモリＭ１の８
ビットを上位８ビット、黒基準データ用ＦＩＦＯメモリ
Ｍ２の上位３ビットを下位３ビットとして構成される１
１ビットの領域で行われる。白基準データは一般に大き
い値になるが、１１ビットの領域で積算を行うことによ
って、８ビットデータを８ライン積算した場合でも、オ
ーバーフローすることなく演算を行うことができる。

【００７４】そして、８ラインの白基準データが積算さ
れるとサンプリングが終了する。なお、この積算は１１
ビットで行われるので、積算途中で加算器Ｃ５の加算結
果LSUMが2047を超えると、オーバーフロー処理回路Ｃ６
によってLSUM＝2047にされるようになっている。

【００７５】この積算結果は１１ビットで表されてお
り、その上位８ビットが白基準データ用ＦＩＦＯメモリ
Ｍ１に格納されている。従って、白基準データ用ＦＩＦ
ＯメモリＭ１に格納された８ビットデータは、１１ビッ
トの積算結果を右に３ビットシフトした値、すなわち積
算結果の1／8に等しいので、図２に示すように、白基準
データ用ＦＩＦＯメモリＭ１に格納された８ビットデー
タが、８ライン分のサンプリングデータの平均値とな
る。

【００７６】従って、図３に示すように、白基準データ
用ＦＩＦＯメモリＭ１には、加算器Ｃ５からの上位８ビ
ットのデータが入力され、その８ビットデータがセレク
タＳ１の上位８ビットに出力される。

【００７７】一方、図１において、白基準データのサン
プリングが行われている間は、黒基準データサンプリン
グイネーブル信号BSPLENが出力されないので、セレクタ
Ｓ３，Ｓ４から黒基準データ用ＦＩＦＯメモリＭ２に格
納されたデータBRDが出力され、この出力データが黒基
準データ用ＦＩＦＯメモリＭ２にそのまま格納される。
従って、図３に示すようにデータが流れて、同一データ
が保持される。

【００７８】次に、図１、図６〜図９を用いて、黒基準
データを求めるときの動作について説明する。図６は黒
基準データの積算時のビット構成を説明する図、図７は
ＦＩＦＯメモリＭ１，Ｍ２周辺におけるデータの流れを
説明する図、図８は各信号状態を示すタイミングチャー
ト、図９は黒基準データのサンプリングラインを示す図
である。

【００７９】ＣＰＵ２から黒基準データの読取開始信号
が出力されると、図８に示すように、白／黒選択信号出
力回路Ｃ１から選択信号BWSEL＝０が出力されて、次の
ラインＬ１から、水平同期信号OHSYNCに同期して、白／
黒基準データサンプリングイネーブル信号出力回路Ｃ２
から基準データサンプリングイネーブル信号SPLEN及び
黒基準データサンプリングイネーブル信号BSPLENが出力
されて、データのサンプリングが開始される。

【００８０】そして、図９に示すように、設定されたラ
イン間隔（本実施形態では、１ライン）を空けて、８ラ
イン分のサンプリングが繰り返される。

【００８１】各サンプリングラインで取り込んだ黒基準
データWBsは、黒基準データ用ＦＩＦＯメモリＭ２から
読み出されたデータBRDと加算器Ｃ５で加算され、再度
黒基準データ用ＦＩＦＯメモリＭ２に格納することによ
って積算が行われる。

【００８２】なお、サンプリング開始時点では、黒基準
データ用ＦＩＦＯメモリＭ２に格納されているデータが
０とは限らないので、先頭ラインサンプル信号出力回路
Ｃ３からの出力信号SPL0によって、最初の１ラインＬ１
のサンプリング時のみは、セレクタＳ１の出力信号BWIN
＝０にされ、加算器Ｃ５において、取り込んだ１ライン
目の黒基準データBWsとBWIN＝０が加算される。

【００８３】黒基準データの８ライン分の積算は、図６
に示すように、黒基準データ用ＦＩＦＯメモリＭ２の下
位５ビットを上位５ビットとし、黒基準データ用ＦＩＦ
ＯメモリＭ２の上位３ビットを下位３ビットとして構成
される８ビットの領域で行われる。黒基準データは一般
に０に近い値になるので、８ビットデータを８ライン分
積算しているが、オーバーフローすることなく演算を行
うことができる。

【００８４】そして、８ラインの黒基準データが積算さ
れるとサンプリングが終了する。なお、この積算は８ビ
ットで行われるので、積算途中で加算器Ｃ５の加算結果
ＬＳＵＭが２５５を超えると、オーバーフロー処理回路
Ｃ６によってLSUM＝255にされるようになっている。

【００８５】この積算結果は８ビットで表されており、
その上位５ビットが黒基準データ用ＦＩＦＯメモリＭ２
に下位５ビットとして格納されている。従って、黒基準
データ用ＦＩＦＯメモリＭ２に格納された下位の５ビッ
トデータは、８ビットの積算結果を右に３ビットシフト
した値、すなわち積算結果の1／8に等しいので、図６に
示すように、黒基準データ用ＦＩＦＯメモリＭ２に格納
された５ビットデータが、８ライン分のサンプリングデ
ータの平均値となる。なお、上述したように黒基準デー
タは０に近い値をとるので、黒基準データの平均値を５
ビットで表すことができる。

【００８６】従って、図７に示すように、黒基準データ
用ＦＩＦＯメモリＭ２には、加算器Ｃ５から上位５ビッ
トのデータが下位５ビットに入力されるとともに、加算
器Ｃ５から下位３ビットのデータが上位３ビットに入力
される。更に、黒基準データ用ＦＩＦＯメモリＭ２の上
位３ビットがセレクタＳ１の下位３ビットに、ＦＩＦＯ
メモリＭ２の下位５ビットがセレクタＳ１の上位５ビッ
トに出力される。

【００８７】一方、図１において、黒基準データのサン
プリングが行われている間は、白基準データサンプリン
グイネーブル信号WSPLENが出力されないので、セレクタ
Ｓ３，Ｓ４から白基準データ用ＦＩＦＯメモリＭ１に格
納されたデータWRDが出力され、この出力データが白基
準データ用ＦＩＦＯメモリＭ１にそのまま格納される。
従って、図７に示すようにデータが流れて、同一データ
が保持される。

【００８８】このように、白基準データ用ＦＩＦＯメモ
リＭ１及び黒基準データ用ＦＩＦＯメモリＭ２として、
８ビットの汎用メモリを用いるようにしたので、簡素な
構成で、かつ低コストで画像読取装置を得ることができ
る。

【００８９】また、白基準データ用ＦＩＦＯメモリＭ１
の８ビットを上位８ビットとし、黒基準データ用ＦＩＦ
ＯメモリＭ２の上位３ビットを下位３ビットとして構成
される１１ビットの領域で白基準データの８ライン分の
積算を行うようにしたので、下位５ビットのみ使用する
黒基準データ用ＦＩＦＯメモリＭ２の上位３ビットを有
効に利用するとともに、大きい値をとる白基準データの
８ビットデータを８ライン積算した場合でも、オーバー
フローすることなく演算を行うことができ、白基準デー
タ用ＦＩＦＯメモリＭ１及び黒基準データ用ＦＩＦＯメ
モリＭ２として、８ビットの汎用メモリを用いることが
できる。

【００９０】また、黒基準データの８ビットの積算にお
いて、黒基準データ用ＦＩＦＯメモリＭ２の下位５ビッ
トを上位５ビットとして８ライン積算し、積算結果を元
の下位５ビットに格納するようにしたので、８ラインの
積算後に1／8の除算、すなわち３ビット右へシフトする
過程を不要にすることができ、構成を簡易にすることが
できる。

【００９１】また、白基準データの１１ビットの積算に
おいて、白基準データ用ＦＩＦＯメモリＭ１の８ビット
を上位８ビットとして８ライン積算し、積算結果を元の
８ビットに格納するようにしたので、８ラインの積算後
に1／8の除算、すなわち３ビット右へシフトする過程を
不要にすることができ、構成を簡易にすることができ
る。

【００９２】また、白／黒基準データの演算を行ってい
ないときに、白基準データ用ＦＩＦＯメモリＭ１及び黒
基準データ用ＦＩＦＯメモリＭ２に格納されたデータを
読み出すとともに、読み出したデータをそのまま書き込
むようにしているので、基準データ用ＦＩＦＯメモリＭ
１，Ｍ２として、ＳＲＡＭだけでなく、ＤＲＡＭも用い
ることができる。

【００９３】また、ＣＣＤラインセンサ４により白基準
データ及び黒基準データを受光させるときのライン間隔
をＣＰＵ２によって設定するようにしたので、ライン間
隔を０ラインに設定すると各基準データを短時間で得る
ことができ、ライン間隔を例えば４ラインなどの複数ラ
インに設定すると、白色基準板３０の汚れによる影響を
低減することができる。

【００９４】なお、本発明は、上記実施形態に限られ
ず、以下の変形形態（１）〜（５）を採用することがで
きる。（１）Ａ／Ｄ変換器５は、アナログ受光データを８ビッ
トのディジタル受光データに変換する際に、上記実施形
態と逆に、白基準データは０に近い値、黒基準データは
(２⁸−１)に近い値となるように変換してもよい。この
場合には、白基準データ用ＦＩＦＯメモリＭ１と黒基準
データ用ＦＩＦＯメモリＭ２の処理を上記実施形態と逆
に、すなわち黒基準データを１１ビットの領域で積算
し、白基準データを８ビットの領域で積算すれば、上記
実施形態と同様の作用効果が得られる。

【００９５】（２）Ａ／Ｄ変換器５は、アナログ電圧信
号をｎ(ｎは正の整数)ビットのディジタル値に変換する
ものとし、白、黒基準データ用ＦＩＦＯメモリＭ１，Ｍ
２としてそれぞれｎビットのメモリを用いて２^m(ｍは正
の整数かつｍ＜ｎ)ラインのサンプリングを行う。

【００９６】基準データ処理回路６は、白基準データが
出力されるときは、白基準データ用メモリＭ１のｎビッ
トを上位ｎビットとし、黒基準データ用メモリＭ２の上
位ｍビットを下位ｍビットとして構成される(ｎ＋ｍ)ビ
ットの領域を用いて、白基準データを２^mライン順次積
算する。また、基準データ処理回路６は、黒基準データ
が出力されるときは、黒基準データ用メモリＭ２の下位
(ｎ−ｍ)ビットを上位(ｎ−ｍ)ビットとし、黒基準デー
タ用メモリＭ２の上位ｍビットを下位ｍビットとして構
成されるｎビットの領域を用いて、黒基準データを２^m
ライン順次積算する。

【００９７】オーバーフロー処理回路Ｃ６は、白／黒選
択信号出力回路Ｃ１から選択信号BWSEL＝１が出力され
ているときは、LSUM＞(２^(n+m)−１)になるとLSUM＝(２
^(n+m)-1)とし、選択信号BWSEL＝０が出力されていると
きは、LSUM＞(２ⁿ−１)になるとLSUM＝(２ⁿ−１)とす
る。

【００９８】この場合には、全ての白基準データがｎビ
ットにおける最大値、すなわち(２ⁿ−１)の場合であっ
ても、この２^m倍は、下記数１に示すように、(２^(n+m)
−１)より小さい値になるので、オーバーフローするこ
となく(ｎ＋ｍ)ビットで表され、２^mラインの積算を正
常に行うことができる。

【００９９】

【数１】(２ⁿ−１)×２^m＝２^(n+m)−２^m＜２^(n+m)−１これによって、２^mライン積算されたときの白基準デー
タ用メモリＭ１のｎビットに格納された白基準データ
は、(ｎ＋ｍ)ビットの積算結果をｍビットだけ右にシフ
トした値であるので、積算結果の1／２^m、すなわち２^m
ラインの白基準データの平均値になる。

【０１００】また、２^mライン積算されたときの黒基準
データ用メモリＭ２の下位(ｎ−ｍ)ビットに格納された
黒基準データは、ｎビットの積算結果をｍビットだけ右
にシフトした値であるので、積算結果の1／２^m、すなわ
ち２^mラインの黒基準データの平均値になる。

【０１０１】従って、除算やビットのシフト操作を行う
ことなく、白基準データ及び黒基準データの２^mライン
の平均値を用いて原稿からのディジタル受光データが補
正されることとなり、的確なシェーディング補正を行う
ことができる。

【０１０２】（３）上記変形形態（２）において、ｎ≧
２^mとする。例えばｎ＝８，ｍ＝２とする。この場合に
は、基準データ処理回路６は、白基準データが出力され
るときは、白基準データ用メモリＭ１の８ビットを上位
８ビットとし、黒基準データ用メモリＭ２の上位２ビッ
トを下位２ビットとして構成される１０ビットの領域を
用いて、白基準データを４ライン順次積算する。

【０１０３】また、基準データ処理回路６は、黒基準デ
ータが出力されるときは、黒基準データ用メモリＭ２の
下位６ビットを上位６ビットとし、黒基準データ用メモ
リＭ２の上位２ビットを下位２ビットとして構成される
８ビットの領域を用いて、黒基準データを４ライン順次
積算する。

【０１０４】これによって、４ライン積算されたときの
白基準データ用メモリＭ１の８ビットに格納された白基
準データは、１０ビットの積算結果を２ビットだけ右に
シフトした値であるので、積算結果の1／4、すなわち４
ラインの白基準データの平均値になる。

【０１０５】また、４ライン積算されたときの黒基準デ
ータ用メモリＭ２の下位６ビットに格納された黒基準デ
ータは、８ビットの積算結果を２ビットだけ右にシフト
した値であるので、積算結果の1／4、すなわち４ライン
の黒基準データの平均値になる。

【０１０６】従って、除算やビットのシフト操作を行う
ことなく、白基準データ及び黒基準データの４ラインの
平均値を用いて原稿からのディジタル受光データが補正
されることとなり、的確なシェーディング補正を行うこ
とができる。

【０１０７】（４）上記変形形態（２）において、基準
データ処理回路６は、白基準データが出力されるとき
は、白基準データ用メモリＭ１のｎビットを上位ｎビッ
トとし、黒基準データ用メモリＭ２の下位ｍビットを下
位ｍビットとして構成される(ｎ＋ｍ)ビットの領域を用
いて、白基準データを２^mライン順次積算するととも
に、黒基準データが出力されるときは、黒基準データ用
メモリＭ２の上位(ｎ−ｍ)ビットを上位(ｎ−ｍ)ビット
とし、黒基準データ用メモリＭ２の下位ｍビットを下位
ｍビットとして構成されるｎビットの領域を用いて、黒
基準データを２^mライン順次積算するものとする。

【０１０８】このように、積算値の下位ｍビット、すな
わち加算器Ｃ５における下位ｍビットとして、黒基準デ
ータ用メモリＭ２の任意のｍビットを用いて構成した場
合でも、同様の作用効果を得ることができる。

【０１０９】（５）上記実施形態は、図１１に示すよう
に、遮光板３４を用いる形態であるが、図１２に示すよ
うな形態でもよい。図１２において、図１１と同一構成
要素には、同一符号を付している。この形態は、原稿Ｇ
を載置するための透明なコンタクトガラス３６に隣接し
て並設された不透明な遮光部材からなるカバー３７を備
えており、白色基準板３０は、このカバー３７に配設さ
れている。

【０１１０】また、露光ランプ３１及び反射ミラー３３
１〜３３３は、図１２（ａ）に示すように、そのホーム
ポジションにおいてカバー３７に対向するように構成さ
れており、これによって、露光ランプ３１及び反射ミラ
ー３３１〜３３３のホームポジションにおいて露光ラン
プ３１が消灯状態のときには、ＣＣＤラインセンサ４に
光が入射しないように構成されている。

【０１１１】この形態の動作について説明すると、露光
ランプ３１及び反射ミラー３３１〜３３３は、非動作時
には図１２（ａ）に示すようにホームポジションに配置
されており、動作が開始されると、まず、露光ランプ３
１及び反射ミラー３３１〜３３３がホームポジションに
位置し、かつ露光ランプ３１が消灯したままの状態で黒
基準データを得る。

【０１１２】次いで、露光ランプ３１及び反射ミラー３
３１〜３３３を移動させ、白色基準板３０の対向位置で
露光ランプ３１を点灯させて白基準データを得る。その
後、図１２（ｂ）に示すように、露光ランプ３１及び反
射ミラー３３１〜３３３を更に移動させて原稿Ｇを読み
取る。

【０１１３】この構成によれば、遮光板３４及び遮光板
駆動部３５が不要になり、より簡素な構成で上記実施形
態と同様の作用効果を得ることができる。

【０１１４】

【発明の効果】以上説明したように、本発明によれば、
原稿読取前に、照明された白色基準板からの反射光をラ
イン状に配列された複数の光電変換素子により少なくと
も２^mライン受光し、更に、原稿読取前に、各光電変換
素子を遮光した状態で各光電変換素子により少なくとも
２^mライン受光して、一方の基準データ用メモリのｎビ
ットを上位ｎビットとし、他方の基準データ用メモリの
所定のｍビットを下位ｍビットとして構成される(ｎ＋
ｍ)ビットの領域を用いて、一方の基準データを２^mライ
ン順次積算し、他方の基準データ用メモリの上記所定の
ｍビットを下位ｍビットとし、他方の基準データ用メモ
リの残りの(ｎ−ｍ)ビットを上位(ｎ−ｍ)ビットとして
構成されるｎビットの領域を用いて、他方の基準データ
を２^mライン順次積算するようにしたので、２^mライン積
算されたときの一方の基準データ用メモリのｎビットに
格納された基準データを一方の基準データの２^mライン
の平均値とし、２^mライン積算されたときの他方の基準
データ用メモリの上記残りの(ｎ−ｍ)ビットに格納され
た基準データを他方の基準データの２^mラインの平均値
とすることができる。

【０１１５】従って、除算やビットのシフト操作を不要
にすることができ、これによって構成の簡素化を図るこ
とができる。また、白基準データ及び黒基準データの２
^mラインの平均値を用いて原稿からのディジタル受光デ
ータを補正することにより、的確なシェーディング補正
を行うことができる。

【０１１６】また、アナログ受光データをｎビットのデ
ィジタル受光データに変換する際に、白基準データを
(２ⁿ−１)に近い値、かつ、黒基準データを０に近い値
となるように変換し、一方の基準データを白基準デー
タ、他方の基準データを黒基準データ、一方の基準デー
タ用メモリを白基準データ用メモリ、他方の基準データ
用メモリを黒基準データ用メモリとすることにより、２
^mライン積算されたときの白基準データ用メモリのｎビ
ットに格納された基準データを白基準データの２^mライ
ンの平均値とし、２^mライン積算されたときの黒基準デ
ータ用メモリの上記残りの(ｎ−ｍ)ビットに格納された
基準データを黒基準データの２^mラインの平均値とする
ことができる。

【０１１７】従って、除算やビットのシフト操作を不要
にすることができ、これによって構成の簡素化を図るこ
とができる。また、白基準データ及び黒基準データの２
^mラインの平均値を用いて原稿からのディジタル受光デ
ータを補正することにより、的確なシェーディング補正
を行うことができる。

【０１１８】また、アナログ受光データをｎビットのデ
ィジタル受光データに変換する際に、黒基準データを
(２ⁿ−１)に近い値、かつ、白基準データを０に近い値
となるように変換し、一方の基準データを黒基準デー
タ、他方の基準データを白基準データ、一方の基準デー
タ用メモリを黒基準データ用メモリ、他方の基準データ
用メモリを白基準データ用メモリとすることにより、２
^mライン積算されたときの黒基準データ用メモリのｎビ
ットに格納された基準データを黒基準データの２^mライ
ンの平均値とし、２^mライン積算されたときの白基準デ
ータ用メモリの上記残りの(ｎ−ｍ)ビットに格納された
基準データを白基準データの２^mラインの平均値とする
ことができる。

【０１１９】従って、除算やビットのシフト操作を不要
にすることができ、これによって構成の簡素化を図るこ
とができる。また、白基準データ及び黒基準データの２
^mラインの平均値を用いて原稿からのディジタル受光デ
ータを補正することにより、的確なシェーディング補正
を行うことができる。

【０１２０】また、基準データ処理回路における２^mラ
インの積算を、出力された一方の基準データと上記(ｎ
＋ｍ)ビットの領域に格納されたデータとをライン毎に
加算して上記(ｎ＋ｍ)ビットの領域に格納することによ
って行うとともに、出力された他方の基準データと上記
ｎビットの領域に格納されたデータとをライン毎に加算
して上記ｎビットの領域に格納することによって行い、
出力された一方の基準データが最初のラインのときは、
上記(ｎ＋ｍ)ビットの領域に格納されたデータに代えて
０と一方の基準データとを加算し、出力された他方の基
準データが最初のラインのときは上記ｎビットの領域に
格納されたデータに代えて０と他方の基準データとを加
算することにより、２^mラインの各基準データの積算を
正確に行うことができる。

【０１２１】また、一方の基準データの積算時には加算
結果が(２^n+m−１)を超えると(２^n+m−１)を加算結果と
し、他方の基準データの積算時には加算結果が(２ⁿ−
１)を超えると(２ⁿ−１)を加算結果とすることにより、
所定数のビット領域における加算において、加算結果が
当該ビット領域の最大値を超えたときのオーバーフロー
処理を好適に行うことができる。

【０１２２】また、ｎ≧２^mとすることにより、一方の
基準データの２^mラインの積算を(ｎ＋ｍ)ビットの領域
において正常に行うことができ、２^mラインの平均値を
一方の基準データ用メモリのｎビットに格納することが
できる。また、他方の基準データの２^mラインの積算を
ｎビットの領域において正常に行うことができ、２^mラ
インの平均値を他方の基準データ用メモリの残りの(ｎ
−ｍ)ビットに格納することができる。

【０１２３】また、ｎ＝８，ｍ＝３とすることにより、
一方の基準データ用メモリの８ビットを上位８ビットと
し、他方の基準データ用メモリの所定の３ビットを下位
３ビットとして構成される１１ビットの領域を用いて、
一方の基準データを８ライン順次積算し、他方の基準デ
ータ用メモリの上記所定の３ビットを下位３ビットと
し、他方の基準データ用メモリの残りの５ビットを上位
５ビットとして構成される８ビットの領域を用いて、他
方の基準データを８ライン順次積算することとなり、８
ライン積算されたときの一方の基準データ用メモリの８
ビットに格納された基準データを、一方の基準データの
８ラインの平均値とすることができ、８ライン積算され
たときの他方の基準データ用メモリの残りの５ビットに
格納された基準データを、他方の基準データの８ライン
の平均値とすることができる。従って、除算やビットの
シフト操作を不要にすることができ、これによって構成
の簡素化を図ることができる。また、白基準データ及び
黒基準データの８ラインの平均値を用いて原稿からのデ
ィジタル受光データが補正されることとなり、的確なシ
ェーディング補正を行うことができる。また、白基準デ
ータ用メモリ及び黒基準データ用メモリとして、８ビッ
トの汎用メモリを用いることができ、容易にかつ低コス
トで構成することができる。

【０１２４】また、白基準データ受光制御手段及び黒基
準データ受光制御手段により受光させるときのライン間
隔を設定可能にすることにより、ライン間隔を０ライン
に設定すると各基準データを短時間で得ることができ、
ライン間隔を複数ラインに設定すると白色基準板の汚れ
による影響を低減することができる。

【図面の簡単な説明】

【図１】基準データ処理回路の回路ブロック図である。

【図２】白基準データ積算時のビット構成を説明する図
である。

【図３】白基準データ積算時のＦＩＦＯメモリＭ１，Ｍ
２周辺におけるデータの流れを説明する図である。

【図４】白基準データ積算時の各信号状態を示すタイミ
ングチャートである。

【図５】白基準データのサンプリングラインを示す図で
ある。

【図６】黒基準データ積算時のビット構成を説明する図
である。

【図７】黒基準データ積算時のＦＩＦＯメモリＭ１，Ｍ
２周辺におけるデータの流れを説明する図である。

【図８】黒基準データ積算時の各信号状態を示すタイミ
ングチャートである。

【図９】黒基準データのサンプリングラインを示す図で
ある。

【図１０】本発明に係る画像読取装置の一実施形態の構
成を示すブロック図である。

【図１１】同実施形態の原稿走査部の概略構成図であ
る。

【図１２】（ａ）（ｂ）は原稿走査部の変形形態を示す
概略構成図である。

【符号の説明】

１クロック信号発生回路２ＣＰＵ３原稿走査部３０白色基準板３１露光ランプ３２ランプ駆動部３３光学系３４遮光板３５遮光板駆動部３６コンタクトガラス３７カバー４ＣＣＤラインセンサ５Ａ／Ｄ変換器６基準データ処理回路７補正係数設定回路８乗算器Ｍ１白基準データ用ＦＩＦＯメモリＭ２黒基準データ用ＦＩＦＯメモリＣ１白／黒選択信号出力回路Ｃ２白／黒基準データサンプリングイネーブル信号出
力回路Ｃ３先頭ラインサンプル信号出力回路Ｃ４ “０”出力回路Ｃ５加算器Ｃ６オーバーフロー処理回路Ｇ１〜Ｇ３合成回路Ｓ１〜Ｓ４セレクタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 1/40 - 1/409 H04N 1/46 H04N 1/60

Claims

(57)【特許請求の範囲】

【請求項１】ライン状に配列された複数の光電変換素
子から出力されるアナログ受光データをｎ(ｎは正の整
数)ビットのディジタル受光データに変換して出力する
変換手段と、原稿からの反射光を上記各光電変換素子に
より受光したときに出力される上記ディジタル受光デー
タを補正するシェーディング補正手段とを備えた画像読
取装置において、原稿読取前に照明された白色基準板か
らの反射光を上記各光電変換素子により少なくとも２
^m(ｍは正の整数かつｍ＜ｎ)ライン受光させる白基準デ
ータ受光制御手段と、原稿読取前に上記各光電変換素子
を遮光した状態で上記各光電変換素子により少なくとも
２^mライン受光させる黒基準データ受光制御手段と、上
記白基準データ受光制御手段が動作したときに出力され
る上記ディジタルデータである白基準データを格納する
ためのｎビットの白基準データ用メモリと、上記黒基準
データ受光制御手段が動作したときに出力される上記デ
ィジタルデータである黒基準データを格納するためのｎ
ビットの黒基準データ用メモリと、上記白基準データ及
び黒基準データの一方の基準データが出力されるとき
は、上記白基準データ用メモリ及び黒基準データ用メモ
リの対応する一方の基準データ用メモリのｎビットを上
位ｎビットとし、上記白基準データ用メモリ及び黒基準
データ用メモリの他方の基準データ用メモリの所定のｍ
ビットを下位ｍビットとして構成される(ｎ＋ｍ)ビット
の領域を用いて、上記一方の基準データを２^mライン順
次積算するとともに、上記白基準データ及び黒基準デー
タの他方の基準データが出力されるときは、上記他方の
基準データ用メモリの上記所定のｍビットを下位ｍビッ
トとし、上記他方の基準データ用メモリの残りの(ｎ−
ｍ)ビットを上位(ｎ−ｍ)ビットとして構成されるｎビ
ットの領域を用いて、上記他方の基準データを２^mライ
ン順次積算する基準データ処理回路とを備え、上記シェ
ーディング補正手段は、２^mライン積算されたときの上
記一方の基準データ用メモリのｎビット領域に格納され
た上記一方の基準データ及び２^mライン積算されたとき
の上記他方の基準データ用メモリの上記(ｎ−ｍ)ビット
領域に格納された上記他方の基準データを用いて原稿か
らの上記ディジタル受光データを補正するものであるこ
とを特徴とする画像読取装置。
【請求項２】請求項１記載の画像読取装置において、
上記変換手段は、アナログ受光データをｎビットのディ
ジタル受光データに変換する際に、白基準データは(２ⁿ
−１)に近い値、かつ、黒基準データは０に近い値とな
るように変換するもので、上記一方の基準データは白基
準データで、上記他方の基準データは黒基準データで、
上記一方の基準データ用メモリは白基準データ用メモリ
で、上記他方の基準データ用メモリは黒基準データ用メ
モリであることを特徴とする画像読取装置。
【請求項３】請求項１記載の画像読取装置において、
上記変換手段は、アナログ受光データをｎビットのディ
ジタル受光データに変換する際に、黒基準データは(２ⁿ
−１)に近い値、かつ、白基準データは０に近い値とな
るように変換するもので、上記一方の基準データは黒基
準データで、上記他方の基準データは白基準データで、
上記一方の基準データ用メモリは黒基準データ用メモリ
で、上記他方の基準データ用メモリは白基準データ用メ
モリであることを特徴とする画像読取装置。
【請求項４】請求項１〜３のいずれかに記載の画像読
取装置において、上記基準データ処理回路は、出力され
た上記一方の基準データと上記(ｎ＋ｍ)ビットの領域に
格納されたデータとをライン毎に加算して上記(ｎ＋ｍ)
ビットの領域に格納するとともに、出力された上記他方
の基準データと上記ｎビットの領域に格納されたデータ
とをライン毎に加算して上記ｎビットの領域に格納する
加算器と、出力された上記一方の基準データが最初のラ
インのときは上記(ｎ＋ｍ)ビットの領域に格納されたデ
ータに代えて０を加算させるとともに、出力された上記
他方の基準データが最初のラインのときは上記ｎビット
の領域に格納されたデータに代えて０を加算させる先頭
ライン信号出力回路とを備えたものであることを特徴と
する画像読取装置。
【請求項５】請求項１〜４のいずれかに記載の画像読
取装置において、上記基準データ処理回路は、上記加算
器による加算結果と予め設定された基準値とを比較し、
上記加算結果が上記基準値を超えると上記基準値を加算
結果とするオーバーフロー処理回路を備え、このオーバ
ーフロー処理回路は、上記一方の基準データの積算時に
は上記基準値を(２^n+m−１)とし、上記他方の基準デー
タの積算時には上記基準値を(２ⁿ−１)に切り換えるも
のであることを特徴とする画像読取装置。
【請求項６】請求項１〜５のいずれかに記載の画像読
取装置において、ｎ≧２^mとしたことを特徴とする画像
読取装置。
【請求項７】請求項６記載の画像読取装置において、
ｎ＝８，ｍ＝３としたことを特徴とする画像読取装置。
【請求項８】請求項１〜７のいずれかに記載の画像読
取装置において、上記白基準データ受光制御手段及び黒
基準データ受光制御手段により受光させるときのライン
間隔を設定するライン間隔設定手段を備えたことを特徴
とする画像読取装置。