JPH096342A - デジタルエフェクト装置 - Google Patents

Abstract

(57)【要約】 【課題】 入力される原波形信号と比べて出力波形の形
態がかなり相違するようなエフェクトを付与することが
できるデジタルエフェクト装置を実現する。 【解決手段】 入力された波形信号は、発音制御部８に
よりひとつの時分割処理チャンネル時間のタイミングで
波形メモリ７に書込まれ、さらにこの書込まれた波形信
号は他の少なくとも２つの時分割処理チャンネル時間の
タイミングにおいて波形メモリから読出される。このと
きの読出しあるいは書込みのレートは、少なくとも１つ
の時分割処理チャンネル時間のタイミングのみ他の２つ
の時分割処理チャンネル時間のタイミングのレートと異
なる。そして、読出し処理を行っている時分割処理チャ
ンネル時間の各タイミングから読出された波形信号を出
力するか否かが制御される。これら各タイミングでの読
出し・書込み処理の選択、レート及び出力の可否は、Ｃ
ＰＵ４によって制御される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、入力される信号
に種々のエフェクトを付与して出力するデジタルエフェ
クト装置に関する。

【０００２】

【従来の技術】従来より楽器音に対し種々のエフェクト
（効果）を付与して、原音とはかなり相違する音響を得
るようにした所謂エフェクターが種々開発されている
が、これらは、ＢＢＤ等の素子を用いるものが多く、Ｓ
／Ｎ比が悪いなどの欠点があった。また近年では、こう
したアナログ素子を用いずにデジタル素子を用いてエフ
ェクトを付与する、いわゆるデジタルエフェクト装置が
開発されている。

【０００３】例えば特開昭６０−１０９０８号に示すよ
うに、デジタルメモリに波形信号を書込、所定時間遅延
させてこの書き込まれた波形信号を読出すようにするこ
とにより、所謂ディレイ効果を付与したり、あるいは特
開昭５８−１８６９３号に示すように、入力する波形信
号をデジタルメモリに書込み、この書き込まれた波形信
号を異なる遅延時間を持たせて複数出力するとともに、
この各出力波形信号を夫々異なる値で重み付けして出力
することにより、所謂リバーブ効果を付与するものなど
が提案されている。

【０００４】しかしながら、これらはいずれも入力され
る波形信号を遅延して出力するかあるいは出力する波形
信号のレベルを可変する処理を行うのみであり、出力さ
れる波形は極めて単調であった。

【０００５】また、特開昭５８−１０８５８３号では、
デジタルメモリに書込まれた波形信号を読み出す際、こ
の読み出しアドレスを所望の変調効果に対応して時間変
化させることにより、出力される信号に所謂ビブラー
ト、コーラス、アンサンブル等の変調効果を付与するこ
とが提案されている。しかしながらこの構成において
も、出力される波形信号は入力される波形信号と比べて
位相又は周波数が微妙に変動するだけであり、入力され
る原波形信号と比べて出力波形の形態がかなり相違する
ようなエフェクトを付与することができなかった。

【０００６】さらに、出力する波形信号の周波数を入力
される波形信号の周波数と異ならせる所謂ピッチシフト
の効果の効果を付与するために、デジタルメモリに入力
される波形信号を書き込むレートと、この書込まれた波
形信号を読み出すレートとを異ならせることも提案され
ている。このような構成では、単に入力された波形信号
の周波数と異なる周波数の波形信号が出力されるだけで
あり、やはり極めて単調であった。

【０００７】

【発明が解決しようとする課題】このように、従来提案
されているデジタルエフェクト装置においては、入力さ
れる原波形信号に対して出力される波形信号の周波数等
を異ならせるだけであり、出力される波形信号の周波数
を自由に切換えたり、あるいは複数の異なる周波数の波
形信号を混合して出力したりすることにより、入力され
る原波形信号と比べて出力波形の形態がかなり相違する
ようなエフェクトを付与することができなかった。

【０００８】

【課題を解決するための手段】本発明は、上記課題に鑑
みて為されたものであり、波形信号を記憶可能な波形メ
モリ手段と、この波形メモリ手段に対して複数の時分割
処理チャンネル時間毎に読出し・書込処理を行う読出し
書込み手段と、この読出し書込み手段の１つの時分割処
理チャンネル時間のタイミングにより入力される波形信
号を所望のレートで上記波形メモリ手段に書込ませ、更
にこの波形メモリ手段に書込んだ上記波形信号を上記読
出し書込み手段の少なくとも２つの時分割処理チャンネ
ル時間のタイミングにより所望のレートで読み出させる
ように上記読出し書込み手段を制御する読出し書込み手
段と、この読出し書込み制御手段にて制御される少なく
とも１つの時分割処理チャンネル時間のタイミングにお
ける読み出しあるいは書込みのレートを他の時分割処理
チャンネル時間のタイミングにおけるレートとは異なら
せるレート制御手段と、上記波形メモリ手段から上記読
出し書込み手段の時分割処理チャンネル時間のタイミン
グにて読み出された波形信号のうち、各タイミングで読
出された波形信号を出力するか否かを制御する出力制御
手段と、を具備したことを要点とする。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態である
デジタルエフェクト装置を、外音信号ＰＣＭ（Pulse Co
ded Modulation）などの変調を行ってデジタル記憶し、
それをキーボード楽器の音源信号として用いることので
きる所謂サンプリング機能を有する電子楽器を用いて構
成した装置を実施例として図面を参照して説明する。

【００１０】図１は、本実施例の回路構成を示し、入力
信号（ＩＮ）は、入力アンプ１にて適宜増幅された後、
アナログ加算回路２に供給され、フイルター３に供給さ
れて不要な高域成分を適当に除去された後、サンプル・
ホールド回路（Ｓ／Ｈ）５にて適当なサンプリング周波
数で、サンプリングされ、Ａ／Ｄ変換器６に供給され
る。Ａ／Ｄ変換変換器６では、入力するアナログ信号を
対応するデジタル信号に変換し、発音制御部８に供給す
る。

【００１１】この発音制御部８は、例えば４つの波形読
出・書込チヤンネルを備え、夫々独立的に波形メモリ７
に対する波形信号の書込みまたは読出しができる。

【００１２】この発音制御部８は、マイクロコンピュー
タ等からなるＣＰＵ９からの制御に基づき動作するよう
になっており、その詳細は後述するが、この発音制御部
８の４つの波形読出・書込チヤンネルに対応して時分割
的に最大４音に対応するデジタル信号が、波形メモリ７
から読出されて、Ｄ／Ａ変換器１０に時分割的に印加さ
れ、しかる後、サンプル・ホールド回路（Ｓ／Ｈ）１１
ａ〜１１ｄに供給される。

【００１３】このサンプル・ホールド回路１１ａ〜１１
ｄは、後述するようなタイミング信号ｔ1 〜ｔ4 によっ
て、各時分割処理チヤンネル時間毎に、サンプリング動
作を行う。

【００１４】そして、このサンプル・ホールド回路１１
ａ〜１１ｄにホールドされた電圧信号は、ＶＣＦ（電圧
制御型フイルタ）１２ａ〜１２ｄに、対応して供給され
る。この夫々のＶＣＦ１２ａ〜１２ｄには、後述する電
圧信号ＦＣＶ１〜ＦＣＶ４が供給され、この電圧信号Ｆ
ＣＶ１〜ＦＣＶ４に従って、夫々独立的にフイルタリン
グ処理がなされる。

【００１５】そして、このＶＣＦ１２ａ〜１２ｄはＶＣ
Ａ（電圧制御型増幅器）１３ａ〜１３ｄへフイルタリン
グ後のアナログ波形信号を送出する。

【００１６】このＶＣＡ１３ａ〜１３ｄは、供給される
制御電圧信号ＡＣＶ１〜ＡＣＶ４により独立的にその増
幅率が制御され、ＶＣＦ１２ａ〜１２ｄより供給される
波形信号に対する出力レベル、あるいは音量エンベロー
プが決定される。

【００１７】そして、このＶＣＡ１３ａ〜１３ｄの出力
信号は夫々各チヤンネルの出力ＯＵＴ１〜ＯＵＴ４とし
て、外部に送出され、適宜増幅された後音響信号として
放音されることになる。また、このＶＣＡ１３ａ〜１３
ｄの出力は、アナログ加算回路１４に供給され、ミック
スされて、ミックス出力ＯＵＴＭＩＸとして、外部にと
り出すことも可能となっている。

【００１８】また、上述した第４チヤンネルに対応する
ＶＣＦ１２ｄの出力と、アナログ加算回路１４の出力と
は、上述したＣＰＵ９からの制御信号に従って切換動作
をするアナログスイツチ１５に供給される。

【００１９】このアナログスイツチ１５は、ＶＣＦ１２
ｄの出力と、アナログ加算回路１４の出力とを選択し
て、ＶＣＡ（電圧制御型増幅器）１６に供給する。

【００２０】ＶＣＡ１６では、供給される制御電圧信号
ＡＣＶ０に応じて増幅し、上述したアナログ加算回路２
にフィードバックして供給するようになる。

【００２１】従って、入力アンプ１を介して供給される
外音信号と、波形メモリ７を読出して得られる波形信号
とをこのアナログ加算回路２にて混合して、再度、波形
メモリ７に供給することができ、いわゆるオーバーダビ
ング機能を本実施例では実現することが可能となる。な
お、オーバーダビングをしないときは、ＶＣＡ１６に対
する電圧制御信号ＡＣＶ０をゼロレベルに設定する。

【００２２】図中符号４は、演奏鍵や各種制御スイッチ
を有するキーボードと、各種状態表示を行う液晶表示パ
ネル等とからなるキーボード・表示部であって、ＣＰＵ
９とこのキーボード・表示部４とはデータの授受を行
う。

【００２３】また、このＣＰＵ９は、ソフト処理によっ
て、上述した各制御信号ＦＣＶ１〜ＦＣＶ４，ＡＣＶ１
〜ＡＣＶ４，ＡＣＶ０（以下総称して制御信号ＣＶとす
る。）を、発生するためにデジタル信号をＤ／Ａ変換器
群１７に供給し、夫々の電圧信号に変換せしめる。

【００２４】このＤ／Ａ変換器群１７は、制御信号ＣＶ
の個数に対応する個数のＤ／Ａ変換器を有していてもよ
く、あるいは、ひとつのＤ／Ａ変換器を時分割的に使用
し、サンプル・ホールド回路と組合せて、必要な個数の
制御信号ＣＶを得てもよい。

【００２５】次に、発音制御部８の詳細回路構成を図２
を用いて説明する。Ａ／Ｄ変換器６から供給されるデジ
タル信号は、ゲート８１を介して、波形メモリ７に供給
されるほか、ゲート８２を介してＤ／Ａ変換器１０へ送
出される。

【００２６】上述のゲート８１に対しては、ＣＰＵ９が
発生する制御指令に基づき、この発音制御部８内部の図
示しない制御回路から発生するリードライト信号Ｒ／Ｗ
が供給されて、開閉制御がなされる。

【００２７】即ち、波形メモリ７に波形信号を書込む場
合はこのゲート８１は開成され、波形メモリ７から波形
信号を読出す場合は、このゲート８１は閉成される。

【００２８】また、上記ゲート８２には、制御回路から
の制御信号に基づき開閉信号発生装置８３からのゲート
信号Ｇａｔｅが与えられ、上記ゲート８１を介して供給
されるデジタル信号を出力する場合、もしくは波形メモ
リ７から読出されたデジタル信号を出力する場合に限
り、このゲート８２は開成され、その他の場合は、この
ゲート８２は閉成されて、その出力はゼロレベルに設定
される。

【００２９】図２中符号８４は、４段の所定ビット数か
らなるシフトレジスタから構成されたアドレスレジスタ
であり、後述するマスタークロツクφs で、シフト動作
が行われる。そして、このアドレスレジスタ８４は、４
チヤンネルのアドレスレジスタとして時分割的に動作す
ることになり、その最終段の内容は、波形メモリ７に対
しアドレスデータとして供給され、上述したゲート８１
を介して入力する波形信号を、リードライト信号Ｒ／Ｗ
がＬｏｗレベルのときに限り、当該メモリアドレスに書
込み、また波形メモリ７から、上記リードライト信号Ｒ
／ＷがＨｉｇｈレベルのときに、デジタル信号を当該メ
モリアドレスから読出すようになる。

【００３０】また、上記アドレスレジスタ８４の内容
は、ゲート８５に供給されるほか、開閉信号発生装置８
３、制御回路に供給される。

【００３１】上記ゲート８５を介したアドレス信号は、
加算器８６に供給され、必要に応じてアドレス歩進を行
うべく加減算が実行された後、アドレスレジスタ８４に
フイードバツクされる。

【００３２】また、この加算器８６には、ゲート８７を
介して、制御回路からイニシヤルアドレス（ＣＡ）が供
給される。

【００３３】即ち、ゲート８５にはロード信号ＬＤが直
接供給され、ゲート８７には、インバータ８８を介して
反転されて与えられ、ロード信号ＬＤがＬｏｗレベルで
あれば、制御回路からのイニシヤルアドレス（ＣＡ）が
ゲート８７が開成することにより加算器８６に供給さ
れ、一方上記ロード信号ＬＤがＨｉｇｈレベルであれ
ば、ゲート８５が開成して、アドレスレジスタ８４から
の内容が加算器８６に供給される。

【００３４】上記加算器８６には、クロツク発生回路８
９からクロツク信号が与えられ、音階周波数に従って波
形メモリ７からデジタル信号を読出す際は、制御回路か
らのピツチデータに応じたレートでクロック信号が加算
器８６に与えられるが、デジタルエフエクト装置として
本実施例が機能するときは、常時クロツク信号が、この
クロツク発生回路８９から発生し、加算器８６に供給さ
れることになる。

【００３５】図３は、波形メモリ７のエリア分割の状態
を示しており、例えばＮ個の波形情報が可変長で記録で
きるようになっている。

【００３６】次に、本実施例の動作につき説明する。図
４は、発音制御部８の複数チヤンネルの時分割処理状態
と、サンプル・ホールド回路１１ａ〜１１ｄに供給する
タイミング信号ｔ1 〜ｔ4 との関係を示しており、上述
したように、本実施例では４つの波形読出・書込チヤン
ネルを時分割構成で実現しており、各波形読出・書込チ
ヤンネル毎に、読出し（リード）処埋を行うか、書込
（ライト）処理を行うかを選択的に指定できるようにな
っていて、図４に示す状態では、チヤンネル１（ｃｈ
１）の処理のよって波形メモリ７に、フイルター３、サ
ンプル・ホールド回路５、Ａ／Ｄ変換器６を介して得ら
れる波形信号を書込むようになっており、その他のチヤ
ンネル２〜４（ｃｈ２〜４）は、波形メモリ７から所定
エリアのデジタル波形信号を読出すことが可能となって
いる。

【００３７】また、上述したタイミング信号ｔ1 〜ｔ4
は、夫々のチヤンネル（ｃｈ１〜４）に対応する時間
に、ｈｉｇｈレベルをとるようになっていて、各チヤン
ネル時間でＤ／Ａ変換器１０から出力するアナログ波形
信号を、サンプル・ホールド回路１１ａ〜１１ｄにて、
サンプリングし、以降ホールドするようなる。

【００３８】また、発音制御部８の各波形読出・書込チ
ヤンネルは、独立的にリード・ライトするエリアを指定
できるようになっていて、例えば、チヤンネル２、３、
４で、図３のトーン１、２、３を読出し、それをＶＣＦ
１２ｂ〜１２ｄ、ＶＣＡ１３ｂ〜１３ｄにて処理制御
し、アナログ加算回路１４、スイッチ１５、ＶＣＡ１６
を介して、アナログ加算回路２へ供給し、必要に応じて
外部音信号とミキシングした後、サンプル・ホールド回
路５、Ａ／Ｄ変換器６を介して入力させ、チヤンネル１
の処理によって、トーンＮとして、再び波形メモリ７に
記録する。即ちオーバーダビング処理を行わせることも
可能である。

【００３９】また、ＣＰＵ９からアナログスイツチ１５
に対し、切換信号を送出して、チヤンネル４の処理によ
って波形メモリ７から読出された波形信号をサンプル・
ホールド回路１１ｄ、ＶＣＦ１２ｄを介して、更にＶＣ
Ａ１６に印加するようにし、このようにして得られる波
形信号を、アナログ加算回路２へ供給し、以下上述した
のと同様にして外部音信号とミキシングした後、波形メ
モリ７の所定エリアの書込むようにすることもできる。

【００４０】次に、本実施例を、デジタルエフエクト装
置として使用した場合の動作につき図５及び図６を参照
して説明する。

【００４１】先ず、この動作を行うための波形メモリ７
の使用領域は、図６に示すとおりアドレスｎからｍまで
とすると、発音制御部８内の制御回路は、図２に示すア
ドレスレジスタ８４に対し、イニシヤルアドレスとして
チヤンネル１（ｃｈ１）にあってはｎ、チヤンネル２
（ｃｈ２）にあってはｎ−１、チヤンネル３（ｃｈ３）
にあってはｎ−３、チヤンネル４（ｃｈ４）にあっては
ｎ−６を入力する。

【００４２】即ち、図５に示すように、チヤンネル１〜
４の１サイクル間、ロード信号ＬＤをＬｏｗレベルにセ
ットし、イニシヤルアドレス（ＣＡ）として、チヤンネ
ル１についてはｎ−１、チヤンネル２についてはｎ−
２、チヤンネル３についてはｎ−４、チヤンネル４につ
いてはｎ−７を入力し、加算器８６で＋１処理をして、
上述した夫々の値をアドレスデータとして設定する。

【００４３】そして、チヤンネル１を、Ａ／Ｄ変換器６
からのデジタル信号を波形メモリ７に順次書込む処理を
行うように、上記リードライト信号Ｒ／ＷをＬｏｗレベ
ルに設定し、その他のチヤンネル２〜４は、波形メモリ
７からチヤンネル１にて波形メモリ７に直前に書込んだ
デジタル信号を読出す処理を行うように、上記リードラ
イト信号Ｒ／ＷをＨｉｇｈレベルに設定する。

【００４４】また、開閉信号発生装置８３からは、チヤ
ンネル１のタイミングでは、常に上記ゲート８２を開成
するグート信号Ｇａｔｅを発生し、その他のチヤンネル
２〜４では、アドレスレジスタ８４が、図６に示すアド
レスｎ以降を指定するようになったときにはじめて、ゲ
ート８２を開成するようにする。

【００４５】その結果、波形メモリ７には、チヤンネル
１の動作によって、図６に示すように波高値ｆ（ｎ）、
ｆ（ｎ＋１）、ｆ（ｎ＋２）、……が書込まれてゆくと
共に、そのデータは、ゲート８２を介して、Ｄ／Ａ変換
器１０に供給され、サンプル・ホールド回路１１ａ、Ｖ
ＣＦ１２ａ、ＶＣＡ１３ａを介して音響信号に変換さ
れ、放音出力されることになる。

【００４６】また、チヤンネル２においては、図５に示
すとおりチヤンネル１の動作によって波形メモリ７に書
込まれたデジタル信号を４チヤンネル時間デイレイかけ
て、即ち１Ｔ（Ｔ＝４×チヤンネル時間）おくれて、波
形メモリ７から読出し、同様にチヤンネル３において
は、３Ｔデイレイかけて読出し、チヤンネル４において
は６Ｔデイレイかけて読出すようになる。

【００４７】即ち、各チヤンネル２〜４はイニシヤルア
ドレス（ＣＡ）として設定した差の値だけ、時間的にず
れて図６に示す波高値に対応するデジタル信号をＤ／Ａ
変換器１０に送出する。

【００４８】その結果、チヤンネル２〜４の波形信号
は、ＶＣＦ１２ｂ〜１２ｄ、ＶＣＡ１３ｂ〜１３ｄを介
して出力され、原音であるチヤンネル１の波形信号とは
別の音色・音量制御をして音響出力とすることもでき
る。

【００４９】以下、チヤンネル１が、Ａ／Ｄ変換器６を
介して供給される波形信号を波形メモリ７に書込み、そ
れをチヤンネル２では時間を１Ｔずらせ、チヤンネル３
では時間を３Ｔずらせて、チヤンネル４では時間を６Ｔ
ずらせて夫々波形メモリ７から読出し、４個の音を同時
発生してゆき、図６の波形メモリ７のアドレスｍに、ア
ドレスデータが到達すれば、イニシヤルアドレスをｎ−
１として再入力して、チヤンネル１では波形メモリ７の
アドレスｎから再度新たな波形信号を書込み、且つそれ
をチヤンネル２〜４は読出すようにすれば継続して、長
時間の演奏に供し得るようになる。

【００５０】なお、上記説明では、４チヤンネル全てを
動作させて、４音同時生成を可能としたが、それよりも
少ないチヤンネルを選択的に動作させて、原音と１乃至
複数のデイレイがかかった音とを出力するようにしても
よい。

【００５１】また、上記説明では、チヤンネル２、３、
４のチヤンネル１に対するデイレイ時間は、１Ｔ，３
Ｔ，６Ｔとしたが、キーボード・表示部４にて夫々指定
可能である。

【００５２】以上のように、本実施例においては、複数
の波形読出／書込チヤンネルを用いて、波形メモリ７に
波形信号を書込みながら、それを夫々所定時間ずつデイ
レイして読出し、それを原音である波形信号と合成して
出力するようにしたから、多様なデイレイ効果を実現で
きる。

【００５３】また、各波形読出・書込チヤンネル毎に、
ＶＣＦ１２ａ〜１２ｄ、ＶＣＡ１３ａ〜１３ｄを用いて
独立的に音色、音量を可変制御して発生するようにした
から、更に効果的な音響を得ることができる。

【００５４】なお、上述した実施例にあっては、ＶＣＦ
１２ａ〜１２ｄ、ＶＣＡ１３ａ〜１３ｄによって音色と
音量とを可変制御するようにしたが、デジタルフイルタ
や、デジタル乗算器等を用いて、音色、音量あるいはエ
ンベロープ等の可変制御を行うようにしてもよい。ま
た、その他の処埋を波形信号に施してもよい。

【００５５】また、発音制御部８の回路構成としては、
上記実施例のように時分割処理により複数の波形読出・
書込チヤンネルを構成するもののほか、別個のハードウ
エアで、つまりチヤンネル数分同じ回路構成のものを使
用して、複数の波形読出・書込チヤンネルを設けるもの
であってもよい。

【００５６】更に、複数のチヤンネルのうち、特定のチ
ヤンネルを、波形メモリ７に波形信号を書込む書込専用
のチヤンネルとし、そのほかのチヤンネルを、波形メモ
リ７から波形信号を読出す読出専用のチヤンネルとして
もよい。本発明での「波形読出・書込チヤンネル」と
は、読出しと書込みのいずれか一方のみ、あるいは双方
の動作を可能としたチヤンネルのいずれをも意味するも
のである。

【００５７】また、上記実施例は、サンプリング機能を
有する電子楽器に本発明を適用したものであったが、本
発明は専用の回路構成をもつデジタルエフエクト装置と
して実現することができることは勿論のことである。

【００５８】

【発明の効果】以上述べたように本発明によれば、入力
される波形信号を１つの時分割処理チャンネル時間のタ
イミングにおいて波形メモリに書込み、この書込まれた
波形信号を複数の時分割処理チャンネル時間のタイミン
グにてそれぞれ異なるレートで読み出すとともにこの読
み出された複数の波形信号のうち所望の波形信号のみを
出力するように構成され、これにより入力される波形信
号の周波数と異なる周波数で波形信号を出力することは
もちろん、出力される波形信号の周波数を自由に切換え
たり、あるいは複数の異なる周波数の波形信号のいずれ
かを選択して混合して出力したりすることができるよう
になる。このため、例えば本発明に係るデジタルエフェ
クト装置を電子楽器等に適用した場合、入力される楽音
とは全く異なる複数の音高の楽音を自由に選択して発生
させることができ、音楽的に好ましく多様な楽音を発生
することが可能となる効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施例に係るデジタルエフェクト装置
の全体回路構成図である。

【図２】図１における発音制御部８の詳細回路図であ
る。

【図３】図１における波形メモリ７の分割使用状態図で
ある。

【図４】本実施例の基本的動作の説明図である。

【図５】デジタルエフェクト装置として動作させたとき
のタイムチャート図である。

【図６】図５の動作状態の説明図である。

【符号の説明】

６ Ａ／Ｄ変換器 ７ 波形メモリ ８ 発音制御部 ９ ＣＰＵ １０ Ｄ／Ａ変換器 １２ａ〜１２ｄ ＶＣＦ １３ａ〜１３ｄ ＶＣＡ ８１，８２，８５，８７ ゲート ８４ アドレスレジスタ ８６ 加算器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 波形信号を記憶可能な波形メモリ手段
   と、 この波形メモリ手段に対して複数の時分割処理チャンネ
   ル時間毎に読出し・書込処理を行う読出し書込み手段
   と、 この読出し書込み手段の１つの時分割処理チャンネル時
   間のタイミングにより入力される波形信号を所望のレー
   トで上記波形メモリ手段に書込ませ、更にこの波形メモ
   リ手段に書込んだ上記波形信号を上記読出し書込み手段
   の少なくとも２つの時分割処理チャンネル時間のタイミ
   ングにより所望のレートで読み出させるように上記読出
   し書込み手段を制御する読出し書込み手段と、 この読出し書込み制御手段にて制御される少なくとも１
   つの時分割処理チャンネル時間のタイミングにおける読
   み出しあるいは書込みのレートを他の時分割処理チャン
   ネル時間のタイミングにおけるレートとは異ならせるレ
   ート制御手段と、 上記波形メモリ手段から上記読出し書込み手段の時分割
   処理チャンネル時間のタイミングにて読み出された波形
   信号のうち、各タイミングで読出された波形信号を出力
   するか否かを制御する出力制御手段と、 を具備したことを特徴とするデジタルエフェクト装置。