JPH0962294A

JPH0962294A - ピッチシフト回路およびそれを備えた音声信号処理装置

Info

Publication number: JPH0962294A
Application number: JP7216848A
Authority: JP
Inventors: Yasunori Noguchi; 康則野口
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1995-08-25
Filing date: 1995-08-25
Publication date: 1997-03-07

Abstract

(57)【要約】【課題】ピッチシフトを行う際に、信号の連続しない
部位を接続することによって生じる信号波形の歪みやノ
イズの発生を防止する。【解決手段】ピッチシフト回路１に、適応差動型パル
スコード変調ＡＤ変換器１１、リングバッファメモリ１
３、適応差動型パルスコード変調ＤＡ変換器１２、デジ
タル信号プロセッサ１４を備える。ＡＤ変換器１１はア
ナログの原信号のレベルの変化を検出して、レベルの上
昇または下降を示す２値信号を出力する。この２値信号
は１ビットの情報としてメモリ１３に順次書き込まれ
る。プロセッサ１４はメモリ１３から２値情報を順次読
み出してＤＡ変換器１２に与え、ＤＡ変換器１２がアナ
ログ信号に変換する。リングバッファメモリ１３の書き
込み速度と読み出し速度を違えることによりピッチシフ
トを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ピッチシフト回路
に関するものであり、より詳しくは、リングバッファメ
モリを用いたデジタルピッチシフト回路およびそれを備
えた音声信号処理装置に関するものである。

【０００２】

【従来の技術】音声信号を時間軸に関して圧縮または伸
長させてピッチシフトを行う方法として、たとえば磁気
テープに音声信号が記録されている場合のように、アナ
ログの音声信号の再生速度を変えることが従来より行わ
れている。この方法では、再生速度に応じてピッチがシ
フトし、原音よりも高い音や低い音を発生することを簡
単な構成により容易に行うことができる。しかし、音の
長さも変化してしまうという不都合がある。

【０００３】そこで近年では、音声信号の長さに変化を
生じせしめることなくピッチシフトを行うために、ピッ
チシフトに際して信号の一部を削除または反復すること
が行われている。ピッチを低下させるときには音声信号
の伸長が必要であり、このときは信号の一部を削除す
る。逆に、ピッチを上昇させるには音声信号の圧縮が必
要であり、このときは信号の一部を反復する。

【０００４】信号の削除や反復の処理は、一般に、アナ
ログ信号を一旦デジタル化して行う。処理を施されたデ
ジタル信号は再びアナログに変換される。この方法で使
用される装置構成を図７に模式的に示す。マルチビット
型ＡＤ変換器１０１の出力にリングバッファメモリ１０
３が接続され、リングバッファメモリ１０３の出力にマ
ルチビット型ＤＡ変換器１０２が接続されている。ＡＤ
変換器１０１は原信号のレベルをデジタル化し、リング
バッファメモリ１０３に順次書き込んで行く。ＤＡ変換
器１０２はデジタル化された信号レベルをリングバッフ
ァメモリ１０３から順次読み出し、アナログ信号に復元
する。この書き込みの速度と読み出しの速度を違えるこ
とによりピッチシフトが行われる。

【０００５】読み出し速度が書き込み速度よりも遅いと
きにはピッチが低下する。このとき、リングバッファメ
モリの未だ読み出されていない値の上に新たな値が上書
きされることになって、ＡＤ変換器１０１の出力信号の
一部がＤＡ変換器１０２に供与されなくなる。これによ
り信号の一部削除がなされることになる。逆に、読み出
し速度が書き込み速度よりも速いときにはピッチが上昇
する。このとき、リングバッファメモリの既に読み出さ
たデータが再度読み出されることになって、ＡＤ変換器
１０１の出力信号の一部がＤＡ変換器１０２に重複して
供与される。これにより信号の一部反復が行われる。こ
の方法を用いた装置が特開平４−２９６８９９号公報に
開示されている。

【０００６】

【発明が解決しようとする課題】ところが、音声信号の
一部を削除したり反復したりすると、原信号において離
れている部位を接続することになり、接続部位に不連続
を生じる。従来のピッチシフトにおける信号の削除およ
び反復の例を図８に示す。（ａ）はピッチシフトが行わ
れる前の原信号である。（ｂ）はピッチを低下させた場
合であり、原信号のうちＡ部位が削除されている。
（ｃ）はピッチを上昇させた場合であり、原信号のＡ部
位が点Ｂに挿入されてＡ’の範囲に現れている。（ｂ）
では、削除部位の前後にレベル差が存在するため、出力
信号は接続点Ｃにおいて不連続となり、信号波形が大き
く歪んでいる。また（ｃ）では、接続点ＤおよびＥで出
力信号が不連続になっている。しかも、反復された部位
Ａ’は原信号には存在しなかったノイズとなっている。

【０００７】接続部位においてレベルの不連続が生じる
ことを回避するため、従来では、前後の信号を一点で接
続するのではなく、ある程度の時間幅をもたせて、この
期間に前の信号に後の信号を徐々に重ねていくクロスフ
ェードという手法が用いられている。クロスフェードで
は、前後の信号にそれぞれ重み付けを行って加算する必
要がある。クロスフェード開始時には前後の信号の重み
の比率は１：０であり、これが終了時に０：１になるよ
うに重みを徐々に変化させる。クロスフェードを行う
と、接続点におけるレベルの段差がなくなって、連続し
た信号が得られ、信号の歪みが軽減される。

【０００８】しかしながら、クロスフェードを行うに
は、前後の信号に付与する重みを記憶しておくための記
憶装置、信号と重みのかけ算をするための乗算器、重み
付けした前後の信号を加算するための加算器が必要にな
って、装置構成が複雑になる。

【０００９】本発明は、信号波形の歪みやノイズの発生
を生じることなくピッチをシフトする簡単な構成のピッ
チシフト回路、およびそれを備えた音声信号処理装置を
提供することを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、第１の制御信号が与えられたときに変
換動作を行って信号を出力する適応差動型パルスコード
変調ＡＤ変換器と、このＡＤ変換器の出力値を順次記憶
していくリングバッファメモリと、第２の制御信号を与
えられたときにリングバッファメモリに記憶されている
値を記憶した方向に沿って順次読み出して変換動作を行
う適応差動型パルスコード変調ＤＡ変換器とによってピ
ッチシフト回路を構成し、第１の制御信号の周期と第２
の制御信号の周期とを違えることによりピッチシフトを
行う。

【００１１】第１の制御信号の周期と第２の制御信号の
周期が一致しているときには、リングバッファメモリへ
の書き込みとそれからの読み出しの速度が一致するた
め、前記ＡＤ変換器の出力信号が過不足なくＤＡ変換器
に供与されて、ピッチシフトはなされない。第２の制御
信号の周期が第１の制御信号の周期よりも長いときに
は、単位時間当たりにリングバッファから読み出される
信号数が減少して、ＤＡ変換器の出力信号のピッチが低
下する。このとき、リングバッファメモリへの書き込み
が読み出しよりも速くなって、リングバッファメモリの
値の読み飛ばしが発生する。したがって、ＡＤ変換器の
出力の一部がＤＡ変換器に供与されなくなって、信号の
一部削除がなされる。逆に、第２の制御信号の周期が第
１の制御信号の周期よりも短いときには、単位時間にリ
ングバッファから読み出される信号数が増加して、ＤＡ
変換器の出力信号のピッチが上昇する。このとき、リン
グバッファメモリからの読み出しが書き込みよりも速く
なって、リングバッファメモリの値の二度読みが生じ
る。したがって、ＡＤ変換器の出力の一部がＤＡ変換器
に重複して供与されて、信号の一部反復がなされる。

【００１２】信号が削除された部位や反復して挿入され
た部位においては、本来連続していない信号の接続がな
されることになる。上記構成では、適応差動型パルスコ
ード変調ＡＤ変換器および適応差動型パルスコード変調
ＤＡ変換器を用いているため、信号の削除や信号の反復
がなされたときでも、レベル差を生じることなく信号の
接続がなされる。

【００１３】また、ピッチシフト回路を、レベルが変動
する連続信号と第１のタイミング信号を与えられて、こ
の第１のタイミング信号を与えられたときに、連続信号
のレベルを検出して前回検出した連続信号のレベルと比
較し、レベルの上昇および下降に対応した２値の信号を
出力する第１の信号変換手段と、レベルの変化の大きさ
が一定である信号を出力するとともに、２値の信号を与
えられてその信号の値に対応して出力する信号のレベル
を上昇または下降させる第２の信号変換手段と、複数の
記憶要素から成り、記憶要素への書き込みおよび読み出
しのアクセスを一定方向に順次行うとともに、書き込み
アクセスまたは読み出しアクセスを記憶要素のうちの最
後の要素に対して行った後は、そのアクセスを記憶要素
のうちの最初の要素に対して行う記憶手段と、第１の信
号変換手段の出力信号を与えられてその信号の値を記憶
手段の記憶要素に書き込む書き込み手段と、第２のタイ
ミング信号を与えられたときに記憶手段の記憶要素から
値を読み出して、その値を有する信号を第２の信号変換
手段に与える読み出し手段と、第１のタイミング信号を
第１の所定の周期で第１の信号変換手段に与え、第２の
タイミング信号を第２の所定の周期で読み出し手段に与
えるタイミング信号供給手段と、第１および第２の所定
の周期を延長または短縮させるようにタイミング信号供
給手段を制御する制御手段とで構成する。

【００１４】第１の信号変換手段の出力である２値信号
は、入力された連続信号のレベルが上昇したか下降した
かを表す。この信号は上昇または下降のレベル変化の大
きさを表すものではなく、変化の向きを表す。第２の信
号変換手段は、入力される２値信号の値に応じて出力す
る信号のレベルを変化させる。このときのレベルの変化
量は上昇させるときも下降させるときも同じである。記
憶手段は、記憶要素を順次違えて書き込みを行い、記憶
要素を順次違えて読み出し行う。書き込みの方向と読み
出しの方向は同一であり、記憶要素のうち最後の要素に
書き込みを行った後は最初の要素に戻って書き込みを行
い、同様に、最後の要素から読み出しを行った後は最初
の要素に戻って読み出しを行う。したがって、記憶手段
の記憶要素は循環使用されることになる。

【００１５】第１の信号変換手段から出力される２値信
号の値は、書き込み手段によって記憶手段の記憶要素に
順次書き込まれる。記憶要素に書き込まれている値は読
み出し手段によって順次読み出されて、２値信号として
第２の信号変換手段に与えられる。したがって、第１の
信号変換手段に入力された連続信号のレベルの変化の向
きが、記憶手段を介して第２の信号変換手段に与えられ
る。第１の信号変換手段がレベルの比較処理を行い信号
を出力する時期、すなわち、記憶手段に書き込みがなさ
れる時期は、タイミング信号供給手段から与えられる第
１のタイミング信号によって決定され、第２の信号変換
手段に２値信号が与えられる時期、すなわち、記憶手段
から読み出しが行われる時期は第２のタイミング信号に
よって決定される。これらのタイミング信号の周期は制
御手段によって変化させられる。

【００１６】制御手段が第１および第２のタイミング信
号の周期を同一に設定すると、記憶手段への書き込みと
それからの読み出しの周期は一致して、第１の信号変換
手段の出力信号は過不足なく第２の信号変換手段に与え
られる。このときピッチシフトは生じない。制御手段が
第２の所定周期を第１の所定周期よりも長く設定する
と、記憶手段から単位時間当たりに読み出される信号数
が減少し、第２の信号変換手段の出力信号のピッチが低
下する。このとき、記憶手段への書き込みが読み出しよ
りも速くなり、値を読み出されていない記憶要素に新た
な値が書き込まれる現象がおきて、第２の信号変換手段
に与えられる２値信号の一部が失われる。これにより、
信号の一部削除がなされる。制御手段が第２の所定周期
を第１の所定周期よりも短く設定すると、記憶手段から
単位時間に読み出される信号数が増加し、第２の信号変
換手段の出力信号のピッチが上昇する。このとき、記憶
手段からの読み出しが書き込みよりも速くなり、既に値
を読み出された記憶要素から再度値が読み出される現象
がおきて、第２の信号変換手段に与えられる２値信号の
一部が重複する。これにより、信号の一部反復がなされ
る。

【００１７】第２の信号変換手段の出力のレベルの変化
量は、ピッチシフトを行わないときに、第２の信号変換
手段の出力が第１の信号変換手段に入力される連続信号
を略再現するように設定されるものであり、僅かな量で
ある。信号の削除や反復がおこなわれたときには信号の
連続しない部位が接続されるが、第２の信号変換手段の
出力レベルの１回の変化量は僅かであるため、たとえレ
ベルが大きく異なる部位が接続されたときでも、第２の
信号変換手段の出力にはレベルに大きな段差が生じな
い。

【００１８】上記のピッチシフト回路を音声信号処理装
置に備えることができる。この装置では、ピッチシフト
を行ったときでも大きなレベル段差を生じることがな
く、音声信号に歪みが生じない。

【００１９】

【発明の実施の形態】本発明によるピッチシフト回路の
概略構成を図１のブロック図に示す。ピッチシフト回路
１は、適応差動型パルスコード変調ＡＤ変換器（ＡＤＰ
ＣＭ・ＡＤＣ）１１、適応差動型パルスコード変調ＤＡ
変換器（ＡＤＰＣＭ・ＤＡＣ）１２、リングバッファメ
モリ１３、デジタル信号プロセッサ（ＤＳＰ）１４、２
つのクロック回路１５、１６、および制御回路１７から
構成されている。

【００２０】ＡＤＰＣＭ・ＡＤＣ１１には、入力信号と
してピッチシフトの対象となるアナログの原信号と、制
御信号としてクロック回路１５からクロック信号が与え
られる。ＡＤＰＣＭ・ＡＤＣ１１は、クロック信号が与
えらるごとに、原信号のレベルを検出し、前回検出した
原信号のレベルと比較して大小関係を判定し２値信号を
出力する。具体的には、ＡＤＰＣＭ・ＡＤＣ１１は、新
たに検出したレベルが前回の検出レベルよりも高いかま
たは等しいときにＨレベルの信号を出力し、新たに検出
したレベルが前回の検出レベルよりも低いときにＬレベ
ルの信号を出力する。ＡＤＰＣＭ・ＡＤＣ１１の出力信
号はＤＳＰ１４に与えられる。

【００２１】ＤＳＰ１４はリングバッファメモリ１３の
入出力を管理するものであり、リングバッファメモリ１
３への書き込みと書き込みにおけるアドレス計算、リン
グバッファメモリ１３からの読み出しと読み出しにおけ
るアドレス計算を行う。リングバッファメモリ１３は、
１ビット単位の記憶要素の配列として構成されており、
各記憶要素には通し番号のアドレスが割り振られてい
る。ここでは、記憶要素の総数をＭＡＸとし、個々の記
憶要素をＭj（j=1,2,・・・,MAX)で表す。これらの記憶要
素は常に全てが使用されるものではなく、ピッチシフト
をどのように行うかによって使用される記憶要素数は変
わる。

【００２２】ＤＳＰ１４はリングバッファメモリ１３へ
のアクセスを一方向に順次行う。すなわち、書き込みに
おいても読み出しにおいても、小さいアドレスから大き
いアドレスに向かって記憶要素を順次使用する。そして
使用する記憶要素のうち最大のアドレスを有する記憶要
素に対して書き込みまたは読み出しのアクセスを行った
後は、書き込みまたは読み出しのアクセスを記憶要素Ｍ
1に対して行う。実際に使用される記憶要素の数をＮ
（≦ＭＡＸ）とすると、Ｍ1、Ｍ2、Ｍ3、・・・、ＭN、
Ｍ1、Ｍ2・・・の順に、循環してアクセスすることにな
る。ＤＳＰ１４はリングバッファメモリ１３への書き込
みのアドレスを示すレジスタと、リングバッファメモリ
１３からの読み出しのアドレスを示すレジスタを別個に
備えている。

【００２３】ＤＳＰ１４は、ＡＤＰＣＭ・ＡＤＣ１１か
ら与えられる信号のレベルに応じて１ビットの２値情報
を生成して、リングバッファメモリ１３に書き込む。具
体的には、与えられた信号がＨレベルであるときに
「１」、Ｌレベルであるときに「０」を生成して、書き
込みアドレスレジスタが示しているアドレスの記憶要素
に書き込む。書き込み後は、書き込みアドレスレジスタ
のアドレスに１を加えて更新する。この更新によってア
ドレスが使用する記憶要素数Ｎを超えるときには、書き
込みアドレスレジスタのアドレスを１に設定する。

【００２４】ＤＳＰ１４には、制御信号としてクロック
回路１６からクロック信号が与えられる。ＤＳＰ１４は
このクロック信号を受けたときに、読み出しアドレスレ
ジスタが示しているアドレスの記憶要素から２値情報を
読み出す。そして、その値が「１」であるときにＨレベ
ル、「０」であるときにＬレベルの信号を生成してＡＤ
ＰＣＭ・ＤＡＣ１２に与える。ＤＳＰ１４はリングバッ
ファメモリ１３から値を読み出し後は、読み出しアドレ
スレジスタを上記の方法と同様にして更新する。

【００２５】ＡＤＰＣＭ・ＤＡＣ１２は、ＤＳＰ１４か
ら与えられる信号のレベルに応じてレベルが変動するア
ナログ信号を出力する。与えられた信号がＨレベルであ
るときには、出力レベルを所定量だけ上昇させ、与えら
れた値がＬレベルであるときには、出力レベルを上記所
定量だけ低下させる。この所定量は、小さな値に設定さ
れている。

【００２６】クロック回路１５は、クロック信号を周期
的に出力してＡＤＰＣＭ・ＡＤＣ１１に与える。その周
期は、所定の範囲内で変化させることができるように構
成されている。クロック回路１６は、クロック信号を周
期的に出力してＤＳＰ１４に与える。クロック回路１６
も、出力信号の周期を所定の範囲内で変化させることが
できるように構成されている。これらのクロック回路１
５、１６の出力信号の周期は制御回路１７によって制御
される。

【００２７】制御回路１７は、クロック回路１５、１６
に対して、周期設定を行うことに加えて、クロック信号
の出力の開始と停止を指示する。また、制御回路１７は
ＤＳＰ１４に対して、書き込みアドレスレジスタおよび
読み出しアドレスレジスタの初期化の指示、およびリン
グバッファメモリ１３の使用する記憶要素数Ｎの指定を
行う。ＤＳＰ１４は初期化の指示が与えられたときに、
書き込みアドレスレジスタおよび読み出しアドレスレジ
スタのアドレスをそれぞれ１に設定する。

【００２８】ＡＤＰＣＭ・ＡＤＣ１１およびＡＤＰＣＭ
・ＤＡＣ１２についてより詳しく説明する。ＡＤＰＣＭ
・ＡＤＣ１１の回路構成を図２に示す。ＡＤＰＣＭ・Ａ
ＤＣ１１は比較器２１、演算増幅器２２、スイッチＳＷ
１および２つの定電流源Ｇ１、Ｇ２を備えている。比較
器２１は反転入力端子（−）にアナログの原信号が与え
られ、非反転入力端子（＋）は演算増幅器２２の出力端
子に接続されている。また、比較器２１にはタイミング
信号としてクロック回路１５よりクロック信号が端子２
５を介して与えられる。演算増幅器２２の反転入力端子
（−）はスイッチＳＷ１に接続され、この反転入力端子
（−）と出力端子の間にはコンデンサＣ１と抵抗Ｒ１が
並列に接続されている。演算増幅器２２の非反転入力端
子（＋）には一定の電圧Ｅ１が印加されており、反転入
力端子（−）のレベルも常に一定に保たれる。

【００２９】定電流源Ｇ１の一端は電源ライン２４に接
続されており、他端はスイッチＳＷ１を介して演算増幅
器２２の反転入力端子（−）に接続される。定電流源Ｇ
２の一端はグランドに接続されており、他端はスイッチ
ＳＷ１を介して演算増幅器２２の反転入力端子（−）に
接続される。これらの定電流源Ｇ１、Ｇ２はそれぞれ矢
印で示した方向に同量の電流Ｉ１を流す。

【００３０】比較器２１は与えられたクロック信号がＬ
レベルからＨレベルに遷移したときに、非反転入力端子
（＋）と反転入力端子（−）の入力レベルの比較を行
い、非反転入力端子（＋）のレベルが反転入力端子
（−）のレベル以上であるときにＨレベル、非反転入力
端子（＋）のレベルが反転入力端子（−）のレベル未満
であるときにＬレベルの信号を出力する。この出力は、
ＡＤＰＣＭ・ＡＤＣ１１の出力信号として端子２６から
ＤＳＰ１４に与えられるとともに、スイッチＳＷ１の制
御にも用いられる。スイッチＳＷ１は、比較器２１の出
力がＨレベルであるときに端子ａ側に設定され、Ｌレベ
ルであるときに端子ｂ側に設定される。

【００３１】スイッチＳＷ１が端子ａ側に設定される
と、定電流源Ｇ１からコンデンサＣ１に電流が流れ込
む。その結果、コンデンサＣ１に矢印Ｆ１方向に電流が
流れて、演算増幅器２２の出力端子のレベル、すなわち
比較器２１の非反転入力端子（＋）のレベルが低下す
る。スイッチＳＷ１が端子ｂ側に設定されると、定電流
源Ｇ２に電流を供給するためにコンデンサＣ１には矢印
Ｆ１と逆向きの電流が流れる。その結果、演算増幅器２
２の出力端子のレベル、すなわち比較器２１の非反転入
力端子（＋）のレベルが上昇する。コンデンサＣ１およ
び抵抗Ｒ１の時定数は、比較器２１の非反転入力端子
（＋）のレベルが比較器２１に与えられるクロック信号
の１周期の間に微少な所定量だけ変化するように設定さ
れている。

【００３２】原信号に交流成分が含まれていないとき、
すなわち比較器２１の反転入力端子（−）のレベルＶin
が一定である場合を考える。仮に、非反転入力端子
（＋）のレベルが反転入力端子（−）のレベルよりも低
いとすると、クロック信号が与えられたときに比較器２
１はＬレベルを出力する。これにより、スイッチＳＷ１
は端子ｂ側に設定されて、比較器２１の非反転入力端子
（＋）のレベルが上昇する。非反転入力端子（＋）のレ
ベルが反転入力端子（−）のレベルに達しない間は、比
較器２１はクロック信号が与えらるたびにＬレベルを出
力し、その結果、非反転入力端子（＋）のレベルは反転
入力端子（−）のレベルまで上昇する。

【００３３】非反転入力端子（＋）のレベルが反転入力
端子（−）のレベルを超えると、比較器２１はクロック
信号が与えられたときにＨレベルを出力して、スイッ
チＳＷ１は端子ａ側に設定される。これにより、比較器
２１の非反転入力端子（＋）のレベルは低下し、反転入
力端子（−）のレベルよりも下がる。その後、比較器２
１はＬレベルとＨレベルとを交互に出力するようにな
る。

【００３４】非反転入力端子（＋）のレベルが反転入力
端子（−）のレベルと一旦同等になると、反転入力端子
（−）のレベルが変動しても、スイッチＳＷ１の切り換
えにより、非反転入力端子（＋）のレベルは反転入力端
子（−）のレベルに追随する。したがって、非反転入力
端子（＋）のレベルは前回クロック信号を与えられたと
きに検出した原信号のレベルを表すことになる。比較器
２１の出力信号がＨレベルであるときには、それは原信
号のレベルが前回よりも上昇したことを表し、Ｌレベル
であるときには、原信号のレベルが前回よりも低下した
ことを表すことになる。

【００３５】ＡＤＰＣＭ・ＤＡＣ１２は図３のように構
成されている。演算増幅器３２の反転入力端子（−）に
はスイッチＳＷ２を介して定電流源Ｇ３またはＧ４が接
続される。定電流源Ｇ３の他端は電源ライン３４に接続
され、定電流源Ｇ４の他端はグランドに接続されてい
る。これらの定電流源Ｇ３、Ｇ４は矢印で示した方向に
同量の電流Ｉ２を流す。スイッチＳＷ２の切り換えは端
子３５に与えられるＤＳＰ１４の出力信号によって制御
される。スイッチＳＷ２は、ＤＳＰ１４の出力がＬレベ
ルのとき端子ｃ側に設定され、Ｈレベルのとき端子ｄ側
に設定される。

【００３６】演算増幅器３２の反転入力端子（−）と出
力端子との間にはコンデンサＣ２と抵抗Ｒ２が並列に接
続されている。演算増幅器３２の非反転入力端子（＋）
には一定電圧Ｅ２が加えられており、反転入力端子
（−）は常に一定レベルに保たれる。３６はピッチシフ
ト回路１の出力端子である。

【００３７】ＤＳＰ１４からＬレベルが出力されると、
スイッチＳＷ２は端子ｃ側に設定されるため、定電流源
Ｇ３からの電流がコンデンサＣ２に矢印Ｆ２の方向に流
れる。これにより、出力端子３６のレベルＶoutは低下
する。逆に、ＤＳＰ１４からＨレベルが出力されると、
スイッチＳＷ２は端子ｄ側に設定される。このとき、定
電流源Ｇ４に電流を供給するために、コンデンサＣ２に
は矢印Ｆ２と逆方向の電流が流れる。これにより出力端
子３６のレベルは上昇する。こうして、デジタル信号の
アナログ信号への変換がなされる。

【００３８】上記構成のピッチシフト回路１の動作を説
明する。まず、ピッチシフトを行わない場合について述
べる。制御回路１７は、ＤＳＰ１４に初期化指令を発し
て書き込みアドレスおよび読み出しアドレスをそれぞれ
１に設定し、使用する記憶要素数Ｎを所定の値に設定す
る。また、クロック回路１５および１６のクロックの周
期を同一の所定値に設定する。次いでクロック回路１５
にクロック信号の出力開始を指示する。これにより、Ａ
ＤＰＣＭ・ＡＤＣ１１が動作を開始し、原信号のレベル
を順次比較して、比較結果を２値信号として出力する。
この２値信号はＤＳＰ１４によってリングバッファメモ
リ１３に記憶要素Ｍ1から順に書き込まれていく。

【００３９】リングバッファメモリ１３への書き込み開
始後、制御回路１７はクロック回路１６に対してクロッ
ク信号の出力開始を指示する。これによりＤＳＰ１４は
リングバッファメモリ１３からの読み出しを開始する。
この読み出しは記憶要素Ｍ1から順次行われる。リング
バッファメモリ１３から読み出された値はＡＤＰＣＭ・
ＤＡＣ１２に与えられてアナログ信号に変換される。こ
の間、ＡＤＰＣＭ・ＡＤＣ１１による原信号のレベル比
較およびＤＳＰ１４による書き込みも継続される。

【００４０】リングバッファメモリ１３からの読み出し
速度は書き込み速度と同一であるため、書き込みが読み
出しに対して一定アドレスだけ常に先行する。したがっ
て、信号の一部削除や反復は生じない。また、ＡＤＰＣ
Ｍ・ＤＡＣ１２の出力信号は、ＡＤＰＣＭ・ＡＤＣ１１
に与えられた原信号の波形と略同一になり、ピッチシフ
トはなされないことになる。

【００４１】次に、ピッチを低下させる場合について述
べる。制御回路１７は、ＤＳＰ１４に初期化指令を発し
て書き込みアドレスおよび読み出しアドレスをそれぞれ
１に設定し、ピッチを低下させる程度に応じて、使用す
る記憶要素数Ｎを適宜定める。次いで、クロック回路１
５のクロック信号の周期を、ピッチシフトを行わない場
合の所定値と同一に設定する。また、クロック回路１６
のクロック信号の周期を、ピッチを低下させる程度に応
じて、クロック回路１５の周期よりも長く設定する。

【００４２】このように設定した後、制御回路１７はク
ロック回路１５にクロック信号の出力開始を指示する。
この結果、ＡＤＰＣＭ・ＡＤＣ１１による原信号のレベ
ル比較、およびその結果のＤＳＰ１４によるリングバッ
ファメモリ１３への書き込みが開始される。このときの
書き込みも記憶要素Ｍ1から行われる。制御回路１７
は、リングバッファメモリ１３への書き込みが開始され
ると直ちに、クロック回路１６にクロック信号の出力開
始の指示を与える。これにより、ＤＳＰ１４がリングバ
ッファメモリ１３の値の読み出しを開始する。読み出し
も記憶要素Ｍ1から順次行われる。

【００４３】読み出しが開始され暫時経過後の書き込み
アドレスと読み出しアドレスの関係を図５の（ａ）に示
す。同図において、Ｍ1およびＭNはそれぞれ使用される
最初および最後の記憶要素を示しており、ＭWおよびＭR
はそれぞれ書き込みアドレスおよび読み出しアドレスが
示す記憶要素を示している。また、矢印はアクセスの方
向および速度を表している。（ａ）の状態では、書き込
みが行われる記憶要素ＭWは読み出しが行われる記憶要
素ＭRの前方に位置している。

【００４４】ＡＤＰＣＭ・ＤＡＣ１２はリングバッファ
メモリ１３から読み出された値に基づいてアナログ信号
を再生する。この場合、クロック回路１６の出力信号の
周期はクロック回路１５の出力信号の周期よりも長く設
定されており、読み出しの速度は書き込みの速度よりも
遅くなるため、ＡＤＰＣＭ・ＤＡＣ１２の出力信号のピ
ッチはＡＤＰＣＭ・ＡＤＣ１１に与えられた原信号のピ
ッチよりも低下する。

【００４５】ＤＳＰ１４によるリングバッファメモリ１
３への書き込みの速度は読み出し速度よりも速いため、
やがて、書き込みアドレスが読み出しアドレスに追いつ
き、追い越してしまう。書き込みアドレスが読み出しア
ドレスに追いついた状態を図５の（ｂ）に示す。書き込
みアドレスが読み出しアドレスを追い越すことにより、
未だ読み出しが行われてない値を記憶している記憶要素
に新たな値が書き込まれることになる。したがって、Ａ
ＤＰＣＭ・ＡＤＣ１１の出力の一部がＡＤＰＣＭ・ＤＡ
Ｃ１２に供与されなくなって、信号の一部削除が生じ
る。

【００４６】ピッチを上昇させる場合について説明す
る。制御回路１７は、まず、ＤＳＰ１４に初期化指令を
発して書き込みアドレスおよび読み出しアドレスをそれ
ぞれ１に設定し、ピッチを上昇させる程度に応じて、使
用する記憶要素数Ｎを適宜定める。次いで、クロック回
路１５のクロック信号の周期を、ピッチシフトを行わな
い場合の所定値と同一に設定する。また、クロック回路
１６のクロック信号の周期を、ピッチを上昇させる程度
に応じて、クロック回路１５の周期よりも短く設定す
る。

【００４７】この設定の後、制御回路１７はクロック回
路１５にクロック信号の出力開始を指示する。これによ
り、ＡＤＰＣＭ・ＡＤＣ１１による原信号のレベル比
較、およびその結果のＤＳＰ１４によるリングバッファ
メモリ１３への書き込みが開始される。このときの書き
込みも記憶要素Ｍ1から行われる。リングバッファメモ
リ１３への書き込みが最後の記憶要素ＭNに近づいたと
き、制御回路１７はクロック回路１６にクロック信号の
出力開始の指示を与える。これにより、ＤＳＰ１４がリ
ングバッファメモリ１３の値の読み出しを開始する。読
み出しも記憶要素Ｍ1から順次行われる。読み出し開始
直後の、書き込みアドレスと読み出しアドレスの関係を
図５の（ｃ）に示す。

【００４８】ＡＤＰＣＭ・ＤＡＣ１２はリングバッファ
メモリ１３から読み出された値に基づいてアナログ信号
を再生する。この場合、クロック回路１６の出力信号の
周期はクロック回路１５の出力信号の周期よりも短く設
定されており、読み出しの速度は書き込みの速度よりも
速くなるため、ＡＤＰＣＭ・ＤＡＣ１２の出力信号のピ
ッチはＡＤＰＣＭ・ＡＤＣ１１に与えられた原信号のピ
ッチよりも上昇する。

【００４９】ＤＳＰ１４によるリングバッファメモリ１
３の値の読み出しの速度は、書き込みの速度よりも速い
ため、やがて、読み出しアドレスが書き込みアドレスに
追いつき、追い越してしまう。読み出しアドレスが書き
込みアドレスに追いついた状態を図５の（ｄ）に示す。
読み出しアドレスが書き込みアドレスを追い越すことに
より、既に値を読み出された記憶要素に書き込みがなさ
れる前に、その記憶要素から再び値が読み出されること
になる。したがって、ＡＤＰＣＭ・ＡＤＣ１１の出力の
一部がＡＤＰＣＭ・ＤＡＣ１２に重複して供与されるこ
とになって、信号の一部反復が生じる。

【００５０】このようにしてピッチシフトが行われる
が、ピッチを低下させるときも上昇させるときも、原信
号の全体を処理する時間は、ピッチシフトを行わない場
合と同じになる。ＡＤＰＣＭ・ＤＡＣ１２の出力信号
は、削除された部位を除いて、原信号が一様に圧縮また
は伸長されて現れる。ピッチを上昇させたときに反復さ
れた部位の信号も、他の部位と同じ比率で圧縮されて現
れる。

【００５１】なお、ここでは、原信号を初めからピッチ
シフトする場合について説明したが、ピッチシフトを行
っていないときに、途中からピッチを上昇または低下さ
せることもできる。さらに、ピッチのシフト量も任意の
時点で変更することが可能である。

【００５２】また、クロック回路１５の出力信号の周期
を一定にし、クロック回路１６の出力信号の周期を変え
ることでピッチシフトを行う例を示したが、逆に、クロ
ック回路１６の出力信号の周期を一定にし、クロック回
路１５の出力信号の周期を変えることでピッチシフトを
行うこともできる。クロック回路１５の出力周期を短く
すると、ＤＳＰ１４によるリングバッファメモリ１３か
らの読み出し速度がリングバッファメモリ１３への書き
込み速度よりも相対的に遅くなってピッチが低下する。
クロック回路１５の出力周期を長くすると、ＤＳＰ１４
によるリングバッファメモリ１３からの読み出し速度が
リングバッファメモリ１３への書き込み速度よりも相対
的に速くなってピッチが上昇する。ただし、この場合、
ＡＤＰＣＭ・ＡＤＣ１１による原信号のレベル比較の周
期が変化する。クロック回路１５のクロック信号の周期
を長くし過ぎると、原信号のレベル比較が粗くなって、
ＡＤＰＣＭ・ＤＡＣ１２の出力信号が劣化することにな
る。

【００５３】上記のピッチシフト回路１によりピッチを
シフトさせたときの信号例を図６に示す。同図において
（ａ）はピッチシフトを行う前の原信号を表しており、
従来例で説明した図８（ａ）の信号と同じである。図６
の（ｂ）はピッチを低下させたときの出力信号であり、
原信号の期間Ａの部位が削除されている。この場合、期
間Ａの前後を接続した点Ｃにおいて、信号レベルに段差
が発生せず、信号に歪みが生じていない。（ｃ）はピッ
チを上昇させたときの出力信号であり、原信号の期間Ａ
の信号が点Ｂに挿入されて、範囲Ａ’に現れている。こ
こでも接続点ＤやＥにレベルの段差が発生していない。
さらに、この範囲Ａ’の信号は、図８の（ｃ）と異な
り、ノイズとなっていない。

【００５４】このように、本発明のピッチシフト回路１
は信号波形の歪みやノイズの発生を招くことなくピッチ
シフトを行うことができる。しかも、クロスフェードを
行う必要がないため、装置構成が簡素になっている。

【００５５】なお、信号を削除または挿入して接続する
ことにより、接続点の前後で振幅の中心電圧すなわち直
流レベルが変化するが、信号の削除や挿入はピッチシフ
トにおいて高頻度で行われるため、上昇と低下が相殺さ
れて直流レベルの変動は一定の範囲内にとどまる。ま
た、図３に示したＡＤＰＣＭ・ＤＡＣ１２のコンデンサ
Ｃ２の容量および抵抗Ｒ２の抵抗値の設定次第で、コン
デンサＣ２の放電速度を調節することができる。この設
定により、直流レベルの変動を徐々に回復させて所定レ
ベルに近づけるようにしてもよい。

【００５６】本発明のピッチシフト回路１を音声信号処
理装置の１つであるカラオケ装置に適用したときの概略
構成を図４に示す。図４において、２はレーザーディス
ク（ＬＤ）の信号を読み出して映像信号とアナログの音
声信号を再生するＬＤ再生回路である。音声信号はピッ
チシフト回路１に与えられる。５はＬＤ再生回路２から
映像信号を受けて輝度、色、同期等の処理を行い、ＣＲ
Ｔ６に映像を表示させる映像処理回路である。３はピッ
チシフト回路１の出力信号を増幅する増幅回路である。
４は増幅されたアナログ信号によって駆動され、音声を
発生するスピーカーである。

【００５７】７は使用者によって操作される操作部であ
り、選曲ボタン７１、ボリュームダイアル７２、シフト
量調節レバー７３を備えている。ＬＤ再生回路２は、選
曲ボタン７１の操作によって指示された曲をレーザーデ
ィスクから選択して再生する。ボリュームダイアル７２
の出力は増幅回路３に与えられて音声信号の増幅度を変
化させる。これにより、スピーカー４から発生される音
量が調節される。

【００５８】シフト量調節レバー７３はピッチシフト回
路１によるピッチのシフトの程度を調節するものであ
る。シフト量調節レバー７３からは、レバー７３が操作
された量を示す信号がピッチシフト回路１の制御回路１
７に与えられる。制御回路１７は、シフト量調節レバー
７３の操作量に応じて、使用するリングバッファメモリ
１３の記憶要素の数Ｎやクロック回路１５、１６のクロ
ック周波数を設定する。シフト量調節レバー７３の操作
量が０のときは、ピッチシフトは行わない。

【００５９】このカラオケ装置では、ピッチシフトを行
うときにも信号波形の歪みやノイズの発生がないため、
高品質の音声を再生することができる。

【００６０】

【発明の効果】本発明のピッチシフト回路によるとき
は、ピッチシフトを行うときに、入力信号のレベルの異
なる部位が接続されても、出力信号に大きなレベル差が
生じない。このため波形の歪みがなく、また、ノイズの
発生もない。しかも、回路構成が簡単である。また、適
応差動型パルスコード変調ＡＤ変換器から適応差動型パ
ルスコード変調ＤＡ変換器に与えられる情報は１ビット
で表されるため、これを記憶するリングバッファメモリ
の容量を小さくすることができる。

【００６１】請求項２の構成のピッチシフト回路による
ときも、出力信号に大きなレベル差が生じることがない
ため、常に波形歪みのないピッチシフトを行うことがで
きる。

【００６２】請求項３の音声信号処理装置では、ピッチ
シフトを行っても音声信号の波形に歪みを生じることが
ないため、ピッチをシフトして音程を変えたときでも音
声鑑賞者に違和感を与えることがない。

【図面の簡単な説明】

【図１】本発明のピッチシフト回路の構成を示すブロ
ック図。

【図２】適応差動型パルスコード変調ＡＤ変換器の回
路構成を示す図。

【図３】適応差動型パルスコード変調ＤＡ変換器の回
路構成を示す図。

【図４】本発明のピッチシフト回路を適用したカラオ
ケ装置の構成を示すブロック図。

【図５】ピッチシフトにおけるリングバッファメモリ
の書き込みアドレスと読み出しアドレスの関係を示す
図。

【図６】本発明のピッチシフト回路によって処理され
た音声信号を示す図。

【図７】従来のピッチシフト回路の概略構成を示す
図。

【図８】従来のピッチシフト回路によって処理された
音声信号を示す図。

【符号の説明】

１ピッチシフト回路１１適応差動型パルスコード変調ＡＤ変換器１２適応差動型パルスコード変調ＤＡ変換器１３リングバッファメモリ１４デジタル信号プロセッサ１５、１６クロック回路１７制御回路２１比較器２２、３２演算増幅器Ｃ１、Ｃ２コンデンサＲ１、Ｒ２抵抗Ｇ１、Ｇ２、Ｇ３、Ｇ４定電流源ＳＷ１、ＳＷ２スイッチ

Claims

【特許請求の範囲】

【請求項１】第１の制御信号が与えられたときに変換
動作を行って信号を出力する適応差動型パルスコード変
調ＡＤ変換器と、該ＡＤ変換器の出力値を順次記憶して
いくリングバッファメモリと、第２の制御信号を与えら
れたときに前記リングバッファメモリに記憶されている
値を記憶した方向に沿って順次読み出して変換動作を行
う適応差動型パルスコード変調ＤＡ変換器を備え、前記
第１の制御信号の周期と前記第２の制御信号の周期とを
違えることによりピッチシフトを行うことを特徴とする
ピッチシフト回路。
【請求項２】レベルが変動する連続信号と第１のタイ
ミング信号を与えられて、該第１のタイミング信号を与
えられたときに、前記連続信号のレベルを検出して前回
検出した連続信号のレベルと比較し、レベルの上昇およ
び下降に対応した２値の信号を出力する第１の信号変換
手段と、レベルの変化の大きさが一定である信号を出力するとと
もに、２値の信号を与えられて該信号の値に対応して出
力する信号のレベルを上昇または下降させる第２の信号
変換手段と、複数の記憶要素から成り、該記憶要素への書き込みおよ
び読み出しのアクセスを一定方向に順次行うとともに、
書き込みアクセスまたは読み出しアクセスを前記記憶要
素のうちの最後の要素に対して行った後は、そのアクセ
スを前記記憶要素のうちの最初の要素に対して行う記憶
手段と、前記第１の信号変換手段の出力信号を与えられて、その
信号の値を前記記憶手段の記憶要素に書き込む書き込み
手段と、第２のタイミング信号を与えられたときに前記記憶手段
の記憶要素から値を読み出して、その値を有する信号を
前記第２の信号変換手段に与える読み出し手段と、前記第１のタイミング信号を第１の所定の周期で前記第
１の信号変換手段に与え、前記第２のタイミング信号を
第２の所定の周期で前記読み出し手段に与えるタイミン
グ信号供給手段と、前記第１の所定の周期および前記第２の所定の周期を延
長または短縮させるようにタイミング信号供給手段を制
御する制御手段と、から成るピッチシフト回路。
【請求項３】請求項１または請求項２に記載のピッチ
シフト回路を備えて、そのピッチシフト回路によって音
声信号のピッチシフトを行うことを特徴とする音声信号
処理装置。