JPH09323441A - 信号発生回路 - Google Patents
信号発生回路Info
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- JPH09323441A JPH09323441A JP14280796A JP14280796A JPH09323441A JP H09323441 A JPH09323441 A JP H09323441A JP 14280796 A JP14280796 A JP 14280796A JP 14280796 A JP14280796 A JP 14280796A JP H09323441 A JPH09323441 A JP H09323441A
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- circuit
- clock signal
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Abstract
(57)【要約】
【課題】 所定の信号に高精度に同期したクロック信号
やデジタルパルス幅変調信号を発生するためには、それ
ぞれが全く異なる構成の、高価な回路が必要となる。 【解決手段】 基準クロック信号発生器１の各周期毎に
所定時間可変周波数発振回路２を停止させる。可変周波
数発振回路２の周波数は停止時間と出力するクロック信
号の周期とに応じてフィードバック制御される。可変周
波数発振回路２からのクロック信号に基づいて、周期の
異なる複数のクロック信号ａ〜ｅを発生し、これに基づ
いてクロック信号やパルス幅変調信号を生成する。
やデジタルパルス幅変調信号を発生するためには、それ
ぞれが全く異なる構成の、高価な回路が必要となる。 【解決手段】 基準クロック信号発生器１の各周期毎に
所定時間可変周波数発振回路２を停止させる。可変周波
数発振回路２の周波数は停止時間と出力するクロック信
号の周期とに応じてフィードバック制御される。可変周
波数発振回路２からのクロック信号に基づいて、周期の
異なる複数のクロック信号ａ〜ｅを発生し、これに基づ
いてクロック信号やパルス幅変調信号を生成する。
Description
【０００１】
【発明の属する技術分野】本発明はクロック信号と制御
信号を使用して所望の信号を発生する信号発生回路に関
する。
信号を使用して所望の信号を発生する信号発生回路に関
する。
【０００２】
【従来の技術】レーザービームプリンタ（以後、ＬＢＰ
と称す）やデジタル複写機（以後、ＰＰＣと称す）で
は、レーザービームを感光体ドラム上に一定線速度で走
査しながら照射し、照射された所だけに印画トナーが付
着し、これを紙面に転写させて、画像情報を紙面上に形
成する。また、感光ドラムとレーザービーム走査方向に
対して一定な位置にビームディテクト（ＢＤ）ミラーを
配置し、常にこのＢＤミラー位置にはレーザービームを
照射して、この反射光をフォトトランジスタによって電
気的なパルス信号（ＢＤパルス）に変換して感光ドラム
に対するレーザービーム走査の同期信号としている。そ
して、このＢＤパルスに同期してレーザービームを変調
する基準となる画素クロック（同期クロック）信号を発
生する位相同期信号発生回路が必要になる。
と称す）やデジタル複写機（以後、ＰＰＣと称す）で
は、レーザービームを感光体ドラム上に一定線速度で走
査しながら照射し、照射された所だけに印画トナーが付
着し、これを紙面に転写させて、画像情報を紙面上に形
成する。また、感光ドラムとレーザービーム走査方向に
対して一定な位置にビームディテクト（ＢＤ）ミラーを
配置し、常にこのＢＤミラー位置にはレーザービームを
照射して、この反射光をフォトトランジスタによって電
気的なパルス信号（ＢＤパルス）に変換して感光ドラム
に対するレーザービーム走査の同期信号としている。そ
して、このＢＤパルスに同期してレーザービームを変調
する基準となる画素クロック（同期クロック）信号を発
生する位相同期信号発生回路が必要になる。
【０００３】従来から例えばこの位相同期信号発生回路
として図１３に示す様な構成のものが使用されている。
画素クロック周波数のｎ倍（ｎ：通常は整数）の周波数
で発振する水晶発振器１４の出力はｎカウンタ１５のク
ロック入力に入力される。ｎカウンタ１５のリセット入
力には図１４（ａ）の前記ＢＤパルスが入力されてい
る。ＢＤパルスがＬレベルの時ｎカウンタ１６はリセッ
トされＢＤパルスの↑エッジでリセットが解除されカウ
ントが動作開始し図１４（ｂ）に示す様なＢＤパルスの
↑エッジに同期したクロック信号が出力される。図１４
（ｂ）に示すように出力されたクロック信号には同期ジ
ッタ量Ｔｊが存在し同期ジッタ量Ｔｊは水晶発振器１４
の出力周期と等しい。
として図１３に示す様な構成のものが使用されている。
画素クロック周波数のｎ倍（ｎ：通常は整数）の周波数
で発振する水晶発振器１４の出力はｎカウンタ１５のク
ロック入力に入力される。ｎカウンタ１５のリセット入
力には図１４（ａ）の前記ＢＤパルスが入力されてい
る。ＢＤパルスがＬレベルの時ｎカウンタ１６はリセッ
トされＢＤパルスの↑エッジでリセットが解除されカウ
ントが動作開始し図１４（ｂ）に示す様なＢＤパルスの
↑エッジに同期したクロック信号が出力される。図１４
（ｂ）に示すように出力されたクロック信号には同期ジ
ッタ量Ｔｊが存在し同期ジッタ量Ｔｊは水晶発振器１４
の出力周期と等しい。
【０００４】一方、ＬＢＰ及びＰＰＣにおいては、中間
調（ハーフトーン）画像に対応するため、レーザービー
ム制御を画素クロック周期内で照射時間を制御して階調
性を再現する画素変調回路が使用されている。従来、画
素変調回路は図１５の様な構成をしている。画素クロッ
クは三角波発生回路１６とデジタル／アナログコンバー
タ（ＤＡＣ）回路１７に入力される。画素データＤＶは
ＤＡＣ回路１７に入力され、三角波発生回路１６とＤＡ
Ｃ回路１７の出力はレベル比較回路１８に入力される。
図１５（ａ）が画素クロック信号とすると、図１６
（ｂ）の様な三角波信号とアナログ化された画素データ
ＤＶがレベル比較されて図１６（ｃ）の様な画素変調信
号を出力する。例えばこの画素変調信号がＨレベルの
時、レーザービームが照射され付着トナー量を制御する
ことによって階調性が再現される。三角波発生回路は一
般に時定数回路を使用しており、十分なレベルの三角波
信号を得る為、例えば１Ｖｐｐのパルスを出力可能な高
レベル出力バッファを内蔵している。
調（ハーフトーン）画像に対応するため、レーザービー
ム制御を画素クロック周期内で照射時間を制御して階調
性を再現する画素変調回路が使用されている。従来、画
素変調回路は図１５の様な構成をしている。画素クロッ
クは三角波発生回路１６とデジタル／アナログコンバー
タ（ＤＡＣ）回路１７に入力される。画素データＤＶは
ＤＡＣ回路１７に入力され、三角波発生回路１６とＤＡ
Ｃ回路１７の出力はレベル比較回路１８に入力される。
図１５（ａ）が画素クロック信号とすると、図１６
（ｂ）の様な三角波信号とアナログ化された画素データ
ＤＶがレベル比較されて図１６（ｃ）の様な画素変調信
号を出力する。例えばこの画素変調信号がＨレベルの
時、レーザービームが照射され付着トナー量を制御する
ことによって階調性が再現される。三角波発生回路は一
般に時定数回路を使用しており、十分なレベルの三角波
信号を得る為、例えば１Ｖｐｐのパルスを出力可能な高
レベル出力バッファを内蔵している。
【０００５】
【発明が解決しようとする課題】ＯＢＰ及びＰＰＣは画
素クロック周波数の２乗に比例する高精細印画化、同様
に画素クロック周波数に比例する高速印画化の要望が強
くなっており、画素クロック周波数が２０ＭＨｚを越え
るものが主流になっている。所望同期ジッタ量Ｔｊも白
黒画像機で＜１／８Ｔｏ（Ｔｏは画素クロック周期）、
カラー画像対応機であると、Ｙｅ、Ｃｙ、Ｍｇ、Ｂｋの
４色のトナードットを紙面上で一致させる必要があるの
で更に同期ジッタ量Ｔｊを＜１／１６Ｔｏの様に削減す
る必要がある。この為に、水晶発振周波数は２００ＭＨ
ｚ以上の非常に高価な水晶発振器が必要になるばかりで
なく、この高周波で動作する同様に高価な論理素子から
構成されるｎカウンタ１７が必要になり、容易に位相同
期信号発生回路を実現できないという問題が生じる。
素クロック周波数の２乗に比例する高精細印画化、同様
に画素クロック周波数に比例する高速印画化の要望が強
くなっており、画素クロック周波数が２０ＭＨｚを越え
るものが主流になっている。所望同期ジッタ量Ｔｊも白
黒画像機で＜１／８Ｔｏ（Ｔｏは画素クロック周期）、
カラー画像対応機であると、Ｙｅ、Ｃｙ、Ｍｇ、Ｂｋの
４色のトナードットを紙面上で一致させる必要があるの
で更に同期ジッタ量Ｔｊを＜１／１６Ｔｏの様に削減す
る必要がある。この為に、水晶発振周波数は２００ＭＨ
ｚ以上の非常に高価な水晶発振器が必要になるばかりで
なく、この高周波で動作する同様に高価な論理素子から
構成されるｎカウンタ１７が必要になり、容易に位相同
期信号発生回路を実現できないという問題が生じる。
【０００６】また、高周波の画素クロックで動作する画
素変調回路を実現する為には、高周波に対応した高価な
ＤＡＣ回路、高レベル出力バッファ、レベル比較回路必
要になり安価に画素変調回路を実現できない。更にＬＢ
Ｐ及びＰＰＣは位相同期信号発生回路と画素変調回路が
一対で使用されるが、従来例では、まったく構成が異な
り兼用又一体化したＬＳＩにすることが難しいという問
題を招来していた。
素変調回路を実現する為には、高周波に対応した高価な
ＤＡＣ回路、高レベル出力バッファ、レベル比較回路必
要になり安価に画素変調回路を実現できない。更にＬＢ
Ｐ及びＰＰＣは位相同期信号発生回路と画素変調回路が
一対で使用されるが、従来例では、まったく構成が異な
り兼用又一体化したＬＳＩにすることが難しいという問
題を招来していた。
【０００７】本発明の目的は、基準クロック周期毎にリ
セット動作するゲーテッド可変周波数発振回路を使用し
て逓倍クロック信号とこれに付随したタイミング信号を
発生させることによって、同期クロック信号発生回路と
画素変調回路をほとんど同じ回路構成で実現することに
より、安価に、かつ、容易にＬＢＰやＰＰＣ等の記録装
置に用いられる同期クロック信号発生回路や画素変調回
路を提供することである。
セット動作するゲーテッド可変周波数発振回路を使用し
て逓倍クロック信号とこれに付随したタイミング信号を
発生させることによって、同期クロック信号発生回路と
画素変調回路をほとんど同じ回路構成で実現することに
より、安価に、かつ、容易にＬＢＰやＰＰＣ等の記録装
置に用いられる同期クロック信号発生回路や画素変調回
路を提供することである。
【０００８】
【課題を解決するための手段】本発明は、基準クロック
信号と同期トリガ信号に基づいて、前記同期トリガ信号
のタイミングに同期した、同期クロック信号を発生する
信号発生回路において、基準クロック信号の１周期毎に
発振停止動作すると共に前記基準クロック信号の周波数
の定数倍周波数のクロック信号を発生する可変周波数発
振回路を用いて前記同期クロック信号を発生させること
を特徴とする。
信号と同期トリガ信号に基づいて、前記同期トリガ信号
のタイミングに同期した、同期クロック信号を発生する
信号発生回路において、基準クロック信号の１周期毎に
発振停止動作すると共に前記基準クロック信号の周波数
の定数倍周波数のクロック信号を発生する可変周波数発
振回路を用いて前記同期クロック信号を発生させること
を特徴とする。
【０００９】また本発明は、基準クロック信号とデータ
信号を用いて前記基準クロック信号周期内で出力信号の
時間幅を制御できる信号発生回路において、基準クロッ
ク信号の１周期毎に発振停止動作すると共に前記基準ク
ロック信号の周波数の定数倍の周波数のクロック信号発
生する可変周波数発振回路を用いて、前記出力信号を発
生する様にしたことを特徴とする。
信号を用いて前記基準クロック信号周期内で出力信号の
時間幅を制御できる信号発生回路において、基準クロッ
ク信号の１周期毎に発振停止動作すると共に前記基準ク
ロック信号の周波数の定数倍の周波数のクロック信号発
生する可変周波数発振回路を用いて、前記出力信号を発
生する様にしたことを特徴とする。
【００１０】
（第１の実施の形態）図１は本発明を使用した位相同期
信号発生回路の実施の形態である。
信号発生回路の実施の形態である。
【００１１】動作を図９で示すタイミングチャートと合
わせて説明する。水晶発振回路１は画素クロック信号を
同周波数の基準クロック（図９（ａ））を発生し、タイ
ミング信号発生回路（以後、ＴＧと称す）３に出力す
る。ゲーテッド可変周波数発振回路（以後、ＧＶＣＯと
称す）２は発振停止信号ｆ（図９（ｆ））によって発振
停止可能な可変周波数発振回路であり出力信号がタイミ
ング信号発生回路３に入力される。
わせて説明する。水晶発振回路１は画素クロック信号を
同周波数の基準クロック（図９（ａ））を発生し、タイ
ミング信号発生回路（以後、ＴＧと称す）３に出力す
る。ゲーテッド可変周波数発振回路（以後、ＧＶＣＯと
称す）２は発振停止信号ｆ（図９（ｆ））によって発振
停止可能な可変周波数発振回路であり出力信号がタイミ
ング信号発生回路３に入力される。
【００１２】ＧＶＣＯ２の回路構成を図５に示す。まず
発振停止信号がＬベルであるとＱ出力が強制的にＨレベ
ル（ＮＱ出力はＬレベル）に固定される（領域Ｚ１
６）。基準クロックの↑エッジで発振停止信号がＨレベ
ルに変化するとＧＶＣＯ２の出力極性は変化しＧＶＣＯ
２は発振開始する（領域０〜領域１５）。発振動作時の
ＧＶＣＯ２のＱ９／Ｅ，Ｑ１５／Ｅ波形を図７（ａ）に
示し、図７（ｂ）にＱ出力波形を示す。
発振停止信号がＬベルであるとＱ出力が強制的にＨレベ
ル（ＮＱ出力はＬレベル）に固定される（領域Ｚ１
６）。基準クロックの↑エッジで発振停止信号がＨレベ
ルに変化するとＧＶＣＯ２の出力極性は変化しＧＶＣＯ
２は発振開始する（領域０〜領域１５）。発振動作時の
ＧＶＣＯ２のＱ９／Ｅ，Ｑ１５／Ｅ波形を図７（ａ）に
示し、図７（ｂ）にＱ出力波形を示す。
【００１３】発振周期２Ｔ１はＲ６とＲ７を等しくする
と次式で示される。
と次式で示される。
【００１４】 ２Ｔ１＝２・Ｃ４・（２Ｒ６・Ｉ５）／Ｉｃ ・・・（１） 発振周期は制御電流Ｉｃで制御され高周波バイポーラＩ
Ｃプロセスを使用してＬＳＩ化すればＴ１を１ｎｓ程度
まで十分実現できる。
Ｃプロセスを使用してＬＳＩ化すればＴ１を１ｎｓ程度
まで十分実現できる。
【００１５】領域Ｚ０〜領域Ｚ１６は基準クロックとＧ
ＶＣＯ２出力クロック信号（図９（ｂ））とＴＧ３内で
発生される図９（ｃ）〜図９（ｅ）のタイミング信号に
よって図３で示す様に容易に判別できる。奇数番号領域
と偶数番号領域の時間幅は図５の構成のＧＶＣＯ２を用
いれば容易にバランスできる。発振周期２Ｔ１を制御す
るためＴＧ３から領域Ｚ１６を示す信号ｆ（図９（ｆ）
発振停止信号と同じ）と領域Ｚ０を示す信号ｇ（図９
（ｇ））がチャージポンプ回路６に入力される。チャー
ジポンプ回路６から制御誤差電圧信号△Ｖが出力され電
圧／電流変換回路５によって制御誤差電流信号に変換さ
れプリセット定電流Ｉｏと電流加算器４によって制御電
流Ｉｃを作成しＧＶＣＯ２の発振周期を制御する。
ＶＣＯ２出力クロック信号（図９（ｂ））とＴＧ３内で
発生される図９（ｃ）〜図９（ｅ）のタイミング信号に
よって図３で示す様に容易に判別できる。奇数番号領域
と偶数番号領域の時間幅は図５の構成のＧＶＣＯ２を用
いれば容易にバランスできる。発振周期２Ｔ１を制御す
るためＴＧ３から領域Ｚ１６を示す信号ｆ（図９（ｆ）
発振停止信号と同じ）と領域Ｚ０を示す信号ｇ（図９
（ｇ））がチャージポンプ回路６に入力される。チャー
ジポンプ回路６から制御誤差電圧信号△Ｖが出力され電
圧／電流変換回路５によって制御誤差電流信号に変換さ
れプリセット定電流Ｉｏと電流加算器４によって制御電
流Ｉｃを作成しＧＶＣＯ２の発振周期を制御する。
【００１６】チャージポンプ回路６は図２の回路構成に
し、Ｒ１＝Ｒ３＝Ｒ４、Ｒ２＝３Ｒ１にしておく。領域
Ｚ１６を示す信号ｆを使ってＱＰ３／Ｃよりプルアップ
電流を発生させ、領域Ｚ０を示す信号ｇを使ってＱ５／
Ｃよりプルダウン電流を発生させる。チャージポンプ回
路６の出力電圧が安定するのはプルアップ電流とプルダ
ウン電流が等しくなった時であり、よってＧＶＣＯ２発
振周期が安定するのは領域Ｚ１６と領域Ｚ０の時間幅が
等しくなった時だけである。
し、Ｒ１＝Ｒ３＝Ｒ４、Ｒ２＝３Ｒ１にしておく。領域
Ｚ１６を示す信号ｆを使ってＱＰ３／Ｃよりプルアップ
電流を発生させ、領域Ｚ０を示す信号ｇを使ってＱ５／
Ｃよりプルダウン電流を発生させる。チャージポンプ回
路６の出力電圧が安定するのはプルアップ電流とプルダ
ウン電流が等しくなった時であり、よってＧＶＣＯ２発
振周期が安定するのは領域Ｚ１６と領域Ｚ０の時間幅が
等しくなった時だけである。
【００１７】ＩＣプロセスのＰＮＰトランジスタの高周
波特性は一般に良く無いので、図２に示すように領域Ｚ
１６を示す信号ｆからまずＮＰＮトランジスタＱ３／Ｃ
にパルス電流を発生させこのパルス電流の直流値に等し
い電流をＰＮＰトランジスタＱＰ２／Ｃに発生させる用
にループ回路を組み、ＱＰ３／Ｃに精度のよいプルアッ
プ電流を発生させる様にする。
波特性は一般に良く無いので、図２に示すように領域Ｚ
１６を示す信号ｆからまずＮＰＮトランジスタＱ３／Ｃ
にパルス電流を発生させこのパルス電流の直流値に等し
い電流をＰＮＰトランジスタＱＰ２／Ｃに発生させる用
にループ回路を組み、ＱＰ３／Ｃに精度のよいプルアッ
プ電流を発生させる様にする。
【００１８】回路起動時、制御誤差電圧信号△Ｖは電圧
値が最大になっており、制御誤差電流信号△Ｉも最大に
なっている。従ってＧＶＣＯ２の発振周波数は最大にな
り、ＴＧ３で必ず領域Ｚ１６を示す信号ｆを発生するこ
とができる。また領域Ｚ０の時間幅は制御電流Ｉｃで決
定されるので、制御ループの収束状態においては一定で
ある。したがって領域Ｚ０から領域Ｚ１６の１７個の領
域の時間幅は全て等しくなる。このようにして発生させ
た基準クロック周波数の８．５逓倍クロック信号は基準
クロック信号周期毎にリセットして発生しているので逓
倍クロックに含まれるジッタが積算されることが少な
い。ＴＧ３より図９（ａ）〜（ｅ）のタイミング信号が
ラッチ回路から構成される記憶回路７と出力制御回路８
に入力される。
値が最大になっており、制御誤差電流信号△Ｉも最大に
なっている。従ってＧＶＣＯ２の発振周波数は最大にな
り、ＴＧ３で必ず領域Ｚ１６を示す信号ｆを発生するこ
とができる。また領域Ｚ０の時間幅は制御電流Ｉｃで決
定されるので、制御ループの収束状態においては一定で
ある。したがって領域Ｚ０から領域Ｚ１６の１７個の領
域の時間幅は全て等しくなる。このようにして発生させ
た基準クロック周波数の８．５逓倍クロック信号は基準
クロック信号周期毎にリセットして発生しているので逓
倍クロックに含まれるジッタが積算されることが少な
い。ＴＧ３より図９（ａ）〜（ｅ）のタイミング信号が
ラッチ回路から構成される記憶回路７と出力制御回路８
に入力される。
【００１９】記憶回路７は図９（ａ）〜（ｅ）のタイミ
ング信号を同期トリガ信号でラッチして同期トリガ信号
の有効エッジが前記領域０から領域１６のいずれかに入
力されたか記憶する。この記憶されたデータａ′〜ｅ′
を出力制御回路８に入力する。出力制御回路８では例え
ば図３の表に示すように入力同期トリガ信号の有効エッ
ジ領域に応じて出力クロック信号のセットタイミング信
号とリセットタイミング信号を発生させＲＳＦＦ１１に
入力する。ＲＳＦＦ１１からは基準クロック周波数と等
しい同期クロック信号が出力される（図９）。
ング信号を同期トリガ信号でラッチして同期トリガ信号
の有効エッジが前記領域０から領域１６のいずれかに入
力されたか記憶する。この記憶されたデータａ′〜ｅ′
を出力制御回路８に入力する。出力制御回路８では例え
ば図３の表に示すように入力同期トリガ信号の有効エッ
ジ領域に応じて出力クロック信号のセットタイミング信
号とリセットタイミング信号を発生させＲＳＦＦ１１に
入力する。ＲＳＦＦ１１からは基準クロック周波数と等
しい同期クロック信号が出力される（図９）。
【００２０】同期トリガ信号はパルス遅延回路９とＡＮ
Ｄ回路１０に入力される。パルス遅延回路９の回路構成
は図６の様になっており、Ｒ８＝Ｒ９であると図８
（ａ）に示す同期トリガ信号は図８（ｂ）のように遅延
されて出力される。遅延時間ｔｄは次式の様になる。
Ｄ回路１０に入力される。パルス遅延回路９の回路構成
は図６の様になっており、Ｒ８＝Ｒ９であると図８
（ａ）に示す同期トリガ信号は図８（ｂ）のように遅延
されて出力される。遅延時間ｔｄは次式の様になる。
【００２１】 ｄｔ＝Ｃ５・（２・Ｒ８・Ｉ７）／Ｉｏ ・・・（２）
【００２２】ｔｄは（１）式のＧＶＣＯ２の発振周期の
関係式と似ており、定電流源と抵抗値と容量値などを相
対値的に設計しておけば制御プリセット電流Ｉｏで遅延
時間ｔｄは十分管理できる。ＡＮＤ回路１０出力から図
８（ｄ）示す出力制御回路８から出力される同期トリガ
信号入力から最初に発生するセットタイミング信号をマ
スクする出力クリア信号が出力され、安定な同期クロッ
ク信号を出力することができる。同期クロック信号の同
期ジッタ量Ｔｊは領域Ｚ０〜Ｚ１６の時間幅であり基準
クロック周期の１／１７であり、この同期クロック信号
は周波数精度も水晶発振精度に等しいことからＬＢＰ及
びＰＰＣの画素クロック信号として十分使用することが
できる。
関係式と似ており、定電流源と抵抗値と容量値などを相
対値的に設計しておけば制御プリセット電流Ｉｏで遅延
時間ｔｄは十分管理できる。ＡＮＤ回路１０出力から図
８（ｄ）示す出力制御回路８から出力される同期トリガ
信号入力から最初に発生するセットタイミング信号をマ
スクする出力クリア信号が出力され、安定な同期クロッ
ク信号を出力することができる。同期クロック信号の同
期ジッタ量Ｔｊは領域Ｚ０〜Ｚ１６の時間幅であり基準
クロック周期の１／１７であり、この同期クロック信号
は周波数精度も水晶発振精度に等しいことからＬＢＰ及
びＰＰＣの画素クロック信号として十分使用することが
できる。
【００２３】（第２の実施の形態）図４は本発明を使用
した画素変調回路の実施の形態である。基準クロック信
号から８．５倍周波数の逓倍クロック信号とそれに付随
するタイミング信号発生方法は、図１の同期クロック信
号発生回路の構成とまったく同じである。タイミング信
号ａ〜ｇは出力制御回路１３に入力される。出力制御回
路１３には画素変調データＤＶが６ビットで入力され
る。ＤＶの上位２ビットが画素変調方式を規定し、下位
４ビットが画素の大きさを決定する。ＤＶの上位２ビッ
トが０の時、画素は画素領域のおおむね中心点からＤＶ
の下位４ビット値によって成長し、またＤＶの上位２ビ
ットが１の時はＤＶ下位４ビット値にかかわらず画素を
発生させない（図１０）。ＤＶの上位２ビットが２の
時、画素は画素領域の始点からＤＶの下位４ビット値に
対応して成長する（図１１）。ＤＶの上位２ビットが３
の時、画素は画素領域の終点からＤＶの下位４ビット値
に対応して成長する（図１２）。この画素変調回路で表
現できる画素階調は１７である。ＬＢＰ及びＰＰＣの画
素数は増える傾向にあり要求される１画素内の階調数は
この程度で十分である。この画素変調回路は画素領域の
始点と終点から画素を成長させることも可能なので、例
えば印画上の文字輪郭の再現性を向上させることができ
る。
した画素変調回路の実施の形態である。基準クロック信
号から８．５倍周波数の逓倍クロック信号とそれに付随
するタイミング信号発生方法は、図１の同期クロック信
号発生回路の構成とまったく同じである。タイミング信
号ａ〜ｇは出力制御回路１３に入力される。出力制御回
路１３には画素変調データＤＶが６ビットで入力され
る。ＤＶの上位２ビットが画素変調方式を規定し、下位
４ビットが画素の大きさを決定する。ＤＶの上位２ビッ
トが０の時、画素は画素領域のおおむね中心点からＤＶ
の下位４ビット値によって成長し、またＤＶの上位２ビ
ットが１の時はＤＶ下位４ビット値にかかわらず画素を
発生させない（図１０）。ＤＶの上位２ビットが２の
時、画素は画素領域の始点からＤＶの下位４ビット値に
対応して成長する（図１１）。ＤＶの上位２ビットが３
の時、画素は画素領域の終点からＤＶの下位４ビット値
に対応して成長する（図１２）。この画素変調回路で表
現できる画素階調は１７である。ＬＢＰ及びＰＰＣの画
素数は増える傾向にあり要求される１画素内の階調数は
この程度で十分である。この画素変調回路は画素領域の
始点と終点から画素を成長させることも可能なので、例
えば印画上の文字輪郭の再現性を向上させることができ
る。
【００２４】
【発明の効果】以上、説明した様に本発明によれば、ゲ
ーテッド可変周波数発振回路を使用して基準クロックの
逓倍クロック信号を発生させた為、高価な高周波水晶発
振器及び高周波論理回路を必要とせずＬＢＰまたはＰＰ
Ｃの要望を満たす同期クロック信号発生回路を容易に実
現できる。
ーテッド可変周波数発振回路を使用して基準クロックの
逓倍クロック信号を発生させた為、高価な高周波水晶発
振器及び高周波論理回路を必要とせずＬＢＰまたはＰＰ
Ｃの要望を満たす同期クロック信号発生回路を容易に実
現できる。
【００２５】位相同期クロック信号発生回路とほとんど
同じ構成で画素変調回路が容易に実現でき、同期クロッ
ク信号発生回路と画素変調回路を一対で使用するＬＢＰ
及びＰＰＣでは双方の回路を機能選択端子１つで使い分
けできるＬＳＩが容易に実現できることは大きな利点で
ある。
同じ構成で画素変調回路が容易に実現でき、同期クロッ
ク信号発生回路と画素変調回路を一対で使用するＬＢＰ
及びＰＰＣでは双方の回路を機能選択端子１つで使い分
けできるＬＳＩが容易に実現できることは大きな利点で
ある。
【図１】本発明を実施した同期クロック信号発生回路を
示すブロック図である。
示すブロック図である。
【図２】図１で使用されるチャージポンプ回路を示す図
である。
である。
【図３】図１の動作を説明する表を示す図である。
【図４】本発明を実施した画素変調回路を示すブロック
図である。
図である。
【図５】図１で使用されるゲーテッド可変周波数発振回
路を示す図である。
路を示す図である。
【図６】図１で使用されるパルス遅延回路を示す図であ
る。
る。
【図７】図５の動作を説明するタイミングチャートであ
る。
る。
【図８】図６の動作を説明するタイミングチャートであ
る。
る。
【図９】図１の動作を説明するタイミングチャートであ
る。
る。
【図１０】図４の動作を説明するタイミングチャートで
ある。
ある。
【図１１】図４の構成の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図１２】図４の構成の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図１３】従来の同期クロック信号発生回路を示すブロ
ック図である。
ック図である。
【図１４】図１３の動作を説明するタイミングチャート
である。
である。
【図１５】従来の画素変調回路を示すブロック図であ
る。
る。
【図１６】図１５の動作を説明するタイミングチャート
である。
である。
１ 水晶発振回路 ２ ゲーテッド可変周波数発振回路 ３ タイミング信号発生回路 ４ 電流加算器 ５ 誤差制御電圧／電流信号変換回路 ６ チャージポンプ回路 ７ 記憶回路 ８ 出力制御回路 ９ パルス遅延回路 １０ ＡＮＤ回路 １１ ＲＳフリップフロップ １２ バッファ １３ 出力制御回路 １４ 逓倍クロック水晶発振回路 １５ 分周回路 １６ 三角波信号発生回路 １７ Ｄ／Ａ変換器
Claims (6)
- 【請求項１】 基準クロック信号と同期トリガ信号に基
づいて、前記同期トリガ信号のタイミングに同期した、
同期クロック信号を発生する信号発生回路において、基
準クロック信号の１周期毎に発振停止動作すると共に前
記基準クロック信号の周波数の定数倍周波数のクロック
信号を発生する可変周波数発振回路を用いて前記同期ク
ロック信号を発生させることを特徴とする信号発生回
路。 - 【請求項２】 請求項１に記載の信号発生回路におい
て、 前記定数は非整数であることを特徴とする信号発生回
路。 - 【請求項３】 更に、前記可変周波数発振回路の発振停
止時間と、発生するクロック信号の周波数とが所定の関
係となる様に、前記可変周波数発振回路をフィードバッ
ク制御する手段を有することを特徴とする請求項１又は
２に記載の信号発生回路。 - 【請求項４】 基準クロック信号とデータ信号を用いて
前記基準クロック信号周期内で出力信号の時間幅を制御
できる信号発生回路において、基準クロック信号の１周
期毎に発振停止動作すると共に前記基準クロック信号の
周波数の定数倍の周波数のクロック信号発生する可変周
波数発振回路を用いて、前記出力信号を発生する様にし
たことを特徴とする信号発生回路。 - 【請求項５】 請求項４に記載の信号発生回路におい
て、 前記定数は非整数であることを特徴とする信号発生回
路。 - 【請求項６】 更に、前記可変周波数発振回路の発振停
止時間と、発生するクロック信号の周波数とが所定の関
係となる様に、前記可変周波数発振回路をフィードバッ
ク制御する手段を有することを特徴とする請求項４又は
５に記載の信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14280796A JPH09323441A (ja) | 1996-06-05 | 1996-06-05 | 信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14280796A JPH09323441A (ja) | 1996-06-05 | 1996-06-05 | 信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09323441A true JPH09323441A (ja) | 1997-12-16 |
Family
ID=15324103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14280796A Withdrawn JPH09323441A (ja) | 1996-06-05 | 1996-06-05 | 信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09323441A (ja) |
-
1996
- 1996-06-05 JP JP14280796A patent/JPH09323441A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030805 |