JPH09306941A - 半導体装置及びその製造方法並びにその実装方法 - Google Patents

半導体装置及びその製造方法並びにその実装方法

Info

Publication number
JPH09306941A
JPH09306941A JP8124157A JP12415796A JPH09306941A JP H09306941 A JPH09306941 A JP H09306941A JP 8124157 A JP8124157 A JP 8124157A JP 12415796 A JP12415796 A JP 12415796A JP H09306941 A JPH09306941 A JP H09306941A
Authority
JP
Japan
Prior art keywords
semiconductor device
wiring board
bump electrode
mounting
bump
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8124157A
Other languages
English (en)
Inventor
Hiroshi Kikuchi
広 菊地
Mitsuhiro Sakuma
光廣 咲間
Hideko Ando
英子 安藤
Toshihiko Sato
俊彦 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP8124157A priority Critical patent/JPH09306941A/ja
Publication of JPH09306941A publication Critical patent/JPH09306941A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 半導体装置の実装時における電気的信頼性が
低下する。また、半導体装置の熱に対する信頼性が低下
する。また、半導体装置の製造プロセスでの歩留まりが
低下する。 【解決手段】 配線基板１の一表面と対向するその裏面
上にバンプ電極７が配置された半導体装置であって、前
記配線基板１の裏面上に、前記配線基板１の裏面に接着
層１０を介在して固着され、かつ前記配線基板１の裏面
からバンプ電極７の最上部までの高さＨよりも低い高さ
に設定された支持体６を配置する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、実装基板の一表面上にバンプ電極を介在して
実装される半導体装置及び配線基板の一表面上にバンプ
電極を介在して半導体チップが実装された半導体装置に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体装置として、配線基板の一表面と
対向するその裏面上にバンプ電極を複数個配置した所謂
ＢＧＡ(Ｂall Ｇrid Ａrray)構造の半導体装置が開発さ
れている。また、ＢＧＡ構造の半導体装置においては、
熱拡散板(ヒートシンク)又は放熱フィン部材(ヒートス
プレッダ)を備えたものも開発されている。この種の半
導体装置は、一般的に以下の実装プロセスで実装基板の
一表面(実装面)上に実装される。
【０００３】まず、実装基板の一表面上に半導体装置を
載置し、前記実装基板の一表面に配置された電極パッド
と前記半導体装置の配線基板の裏面に配置された電極パ
ッドとの間にバンプ電極を配置する。次に、熱処理を施
して前記バンプ電極を溶融し、このバンプ電極で前記実
装基板の電極パッドと前記半導体装置の配線基板の電極
パッドとを固着する。これにより、ＢＧＡ構造の半導体
装置は、実装基板の一表面上に実装される。
【０００４】また、半導体装置として、配線基板の一表
面上にバンプ電極を介在して半導体チップを実装した半
導体装置が開発されている。この種の半導体装置の半導
体チップは、製造プロセス中の実装工程において、一般
的に以下の実装プロセスで配線基板の一表面上に実装さ
れる。
【０００５】まず、配線基板の一表面上に半導体チップ
を載置し、前記配線基板の一表面に配置された電極パッ
ドと前記半導体チップの主面に配置された外部端子との
間にバンプ電極を配置する。次に、熱処理を施して前記
バンプ電極を溶融し、このバンプ電極で配線基板の電極
パッドと前記半導体チップの外部端子とを固着する。こ
れにより、半導体チップは配線基板の一表面上に実装さ
れる。
【０００６】なお、ＢＧＡ構造の半導体装置について
は、例えば、日経ＢＰ社発行の日経エレクトロニクス
〔１９９４年、２月２８日(Ｎｏ．６０２)号、第１１１
頁乃至第１１７頁〕に記載されている。
【０００７】また、配線基板の一表面上にバンプ電極を
介在して半導体チップを実装した半導体装置について
は、例えば、工業調査会発行の電子材料〔１９９６年、
４月号、第１４頁乃至第１９頁〕に記載されている。
【０００８】
【発明が解決しようとする課題】近年、半導体チップに
塔載される回路システムの高集積化や多機能化により、
半導体チップの平面サイズが大型化され、更に、半導体
チップを実装する配線基板の平面サイズも大型化されて
いる。また、半導体チップに塔載される回路システムの
高速化による消費電力の増加により、熱拡散板及び放熱
フィン部材も大型化されている。これらの大型化に伴
い、半導体装置の重量は増加し、バンプ電極に加わる荷
重も増加している。また、半導体チップに塔載される回
路システムの高集積化や多機能化により、配線基板の裏
面上に配置されるバンプ電極の数は増加され、これに伴
ってバンプ電極の配列ピッチは狭くなっている。このた
め、半導体装置の実装プロセスにおいて、バンプ電極を
溶融した時、半導体装置の重量によってバンプ電極が押
し潰され、バンプ電極の横方向の幅が増加し、隣接する
バンプ電極間において短絡が発生する。このバンプ電極
間の短絡は、半導体装置の実装時における電気的信頼性
を低下させる。
【０００９】また、バンプ電極は、実装基板の一表面上
に半導体装置を実装した後、実装基板と半導体装置の配
線基板との熱膨張係数の差に起因する熱応力で破損し易
い。これらの熱膨張係数の差に起因するバンプ電極の破
損を抑制するには、バンプ電極の縦方向の高さを高く設
定することが有効である。しかしながら、バンプ電極
は、前述のように、半導体装置の重量によって押し潰さ
れ、バンプ電極の高さが低くなってしまう。このため、
実装基板と半導体装置の配線基板との熱膨張係数の差に
起因するバンプ電極の破損を抑制することができないの
で、半導体装置の熱に対する信頼性が低下する。
【００１０】また、半導体チップの実装プロセスにおい
て、バンプ電極を溶融した時、前述のバンプ電極と同様
に、半導体チップの重量によってバンプ電極が押し潰さ
れ、バンプ電極間において短絡が発生する。このバンプ
電極間の短絡は、半導体装置の製造プロセスにおける歩
留まりを低下させる。
【００１１】また、バンプ電極は、配線基板の一表面上
に半導体チップを実装した後、配線基板と半導体チップ
との熱膨張係数の差に起因する熱応力で破損し易い。こ
れらの熱膨張係数の差に起因するバンプ電極の破損を抑
制するには、前述のバンプ電極と同様に、バンプ電極の
縦方向の高さを高く設定することが有効であるが、バン
プ電極は、半導体チップの重量によって押し潰され、バ
ンプ電極の高さが低くなってしまう。このため、配線基
板と半導体チップとの熱膨張係数の差に起因するバンプ
電極の破損を抑制することができないので、半導体装置
の熱に対する信頼性が低下する。
【００１２】本発明の目的は、半導体装置の実装時にお
ける電気的信頼性を高めることが可能な技術を提供する
ことにある。
【００１３】本発明の他の目的は、半導体装置の熱に対
する信頼性を高めることが可能な技術を提供することに
ある。
【００１４】本発明の他の目的は、半導体装置の製造プ
ロセスにおける歩留まりを高めることが可能な技術を提
供することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１７】（１）配線基板の一表面と対向するその裏
面上にバンプ電極が配置された半導体装置であって、前
記配線基板の裏面上に、前記配線基板の裏面に接着層を
介在して固着され、かつ前記配線基板の裏面から前記バ
ンプ電極の最上部までの高さよりも低い高さに設定され
た支持体を配置する。前記バンプ電極は前記配線基板の
裏面に配置された電極パッドの表面に固着されている。
【００１８】（２）前記手段（１）に記載の支持体を、
前記バンプ電極の熱膨張係数と同等又はそれよりも大き
い熱膨張係数を有する耐熱性の材料で形成する。
【００１９】（３）配線基板の一表面上にバンプ電極を
介在して半導体チップが実装された半導体装置の製造方
法であって、配線基板の一表面に配置された電極パッド
と半導体チップの主面に配置された外部端子との間にバ
ンプ電極を配置すると共に、前記半導体チップの主面に
接着層を介在して固着され、かつ前記半導体チップの主
面から前記バンプ電極の最上部までの高さよりも低い高
さに設定された支持体を配置する工程と、熱処理を施し
て前記バンプ電極を溶融し、このバンプ電極で前記配線
基板の電極パッドと前記半導体チップの外部端子とを固
着する工程を備える。
【００２０】（４）前記手段（３）に記載の支持体を、
前記バンプ電極の熱膨張係数と同等又はそれよりも大き
い熱膨張係数を有する耐熱性の材料で形成する。
【００２１】上述した手段（１）によれば、実装基板の
一表面上にバンプ電極を介在して半導体装置を実装する
実装時において、バンプ電極を溶融した時、半導体装置
は実装基板の一表面に支持体を介在して支持されるの
で、半導体装置の重量でバンプ電極が必要以上に押し潰
されることはない。従って、バンプ電極の横方向の幅の
増加を抑制でき、バンプ電極間での短絡を防止すること
ができるので、半導体装置の実装時における電気的信頼
性を高めることができる。
【００２２】また、バンプ電極の縦方向の高さを確保で
きるので、実装基板と半導体装置の配線基板との熱膨張
係数の差に起因するバンプ電極の破損を抑制でき、半導
体装置の熱に対する信頼性を高めることができる。
【００２３】また、半導体装置は実装基板に支持体を介
在して支持されるので、半導体装置を実装した後のバン
プ電極の縦方向の高さを配線基板の裏面から支持体の最
上部までの高さで制御することができる。
【００２４】上述した手段（２）によれば、実装基板の
一表面上にバンプ電極を介在して半導体装置を実装した
後、配線基板の裏面から支持体の最上部までの高さは配
線基板の裏面から実装基板までの高さよりも低くなるの
で、半導体装置の動作熱で支持体が膨張しても、支持体
が半導体装置を押し上げることはない。従って、バンプ
電極を縦方向に引っ張り上げる応力が発生しないので、
バンプ電極の接続寿命を増加することができる。
【００２５】上述した手段（３）によれば、バンプ電極
を溶融した時、半導体チップは配線基板の一表面に支持
体を介在して支持されるので、半導体チップの重量でバ
ンプ電極が必要以上に押し潰されることはない。従っ
て、バンプ電極の横方向の幅の増加を抑制でき、バンプ
電極間での短絡を防止できるので、半導体装置の製造プ
ロセスにおける歩留まりを高めることができる。
【００２６】また、バンプ電極の縦方向の高さを確保で
きるので、配線基板と半導体チップとの熱膨張係数の差
に起因するバンプ電極の破損を抑制でき、半導体装置の
熱に対する信頼性を高めることができる。
【００２７】また、半導体チップは配線基板の一表面に
支持体を介在して支持されるので、半導体チップを実装
した後のバンプ電極の縦方向の高さを半導体チップの主
面から支持体の最上部までの高さで制御することができ
る。
【００２８】上述した手段（４）によれば、配線基板の
一表面上にバンプ電極を介在して半導体チップを実装し
た後、半導体チップの主面から支持体の最上部までの高
さは半導体チップの主面から配線基板までの高さよりも
低くなるので、半導体装置の動作熱で支持体が膨張して
も、支持体が半導体装置を押し上げることはない。従っ
て、バンプ電極を縦方向に引っ張り上げる応力が発生し
ないので、バンプ電極の接続寿命を増加することができ
る。
【００２９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００３０】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
【００３１】（実施形態１）本発明の実施形態１である
半導体装置の概略構成を図１(断面図)に示す。
【００３２】図１に示すように、半導体装置は、配線基
板１の一表面(実装面)上に半導体チップ２を実装してい
る。半導体チップ２は、配線基板１の一表面に接着層
（図示せず）を介在して固着されている。
【００３３】前記配線基板１の平面形状は例えば方形状
で形成されている。この配線基板１は、例えば、窒化ア
ルミニウム又はムライトからなるセラミックス基板で構
成されている。この場合の配線基板１は、１０００
［℃］以上の耐熱温度を有し、３．７〜４．１×１０~6
［１／℃］程度の熱膨張係数を有する。
【００３４】前記配線基板１の一表面には電極パッド１
Ａが複数個配置され、また、配線基板１の一表面と対向
するその裏面には電極パッド１Ｂが複数個配置されてい
る。この電極パッド１Ａ、電極パッド１Ｂの夫々は、配
線基板１の配線を介して電気的に接続されている。な
お、複数個の電極パッド１Ｂの夫々は、これに限定され
ないが、例えば、配線基板１の裏面の中央領域を除くそ
の周辺領域において行列状に配置されている。
【００３５】前記半導体チップ２の平面形状は例えば方
形状で形成されている。半導体チップ２は、例えば、単
結晶珪素からなる半導体基板及びその主面(素子形成面)
上に形成された配線層を主体とする構造で構成されてい
る。この場合の半導体チップ１は、３．５×１０~6［１
／℃］程度の熱膨張係数を有する。
【００３６】前記半導体チップ２には、論理回路システ
ム、記憶回路システム、或はそれらの混合回路システム
が塔載されている。また、半導体チップ２の主面には外
部端子２Ａが複数個配置されている。この複数個の外部
端子２Ａの夫々は、これに限定されないが、例えば、半
導体基板の主面上に形成された配線層のうち、最上層の
配線層に形成され、アルミニウム(Ａｌ)膜又はアルミニ
ウム合金膜で形成されている。
【００３７】前記複数個の外部端子２Ａの夫々は、配線
基板１の実装面に配置された複数個の電極パッド１Ａの
夫々にボンディングワイヤ３を介して電気的に接続され
ている。つまり、本実施形態の半導体装置は、配線基板
１の一表面上にフェイスアップ方式で半導体チップ２を
実装している。ボンディングワイヤ３としては、例え
ば、金(Ａｕ)ワイヤ、銅(Ｃｕ)ワイヤ、アルミニウム
(Ａｌ)ワイヤ、或は金属ワイヤの表面に絶縁性樹脂を被
覆した被覆ワイヤ等を用いる。
【００３８】前記半導体チップ２、ボンディングワイヤ
３等は、例えばトランスファモールド法に基づいて形成
された樹脂封止体４で封止されている。この樹脂封止体
４は、低応力化を図る目的として、例えば、フェノール
系硬化剤、シリコーンゴム及びフィラーが添加されたエ
ポキシ系の熱硬化性樹脂で形成されている。
【００３９】前記配線基板１の裏面上には、例えば、球
形状で形成されたバンプ電極７が複数個配置されてい
る。この複数個のバンプ電極７の夫々は、配線基板１の
裏面に配置された複数個の電極パッド１Ｂの夫々の表面
に固着されている。つまり、本実施形態の半導体装置
は、配線基板１の一表面と対向するその裏面上に球形状
のバンプ電極７を複数個配置したＢＧＡ構造で構成され
ている。
【００４０】前記バンプ電極７は、例えば、１８３
［℃］程度の融点(共晶温度)を有する３７［重量％］Ｐ
ｂ−６３［重量％］Ｓｎ組成(共晶組成)の金属材で形成
されている。この金属材は２４．７×１０~6［１／℃］
程度の熱膨張係数を有する。
【００４１】前記配線基板１の裏面上には支持体６が配
置されている。この支持体６は、配線基板１の裏面に接
着層１０を介在して固着されている。図２に示すよう
に、配線基板１の裏面から支持体６の最上部までの高さ
ｈは、配線基板１の裏面からバンプ電極７の最上部まで
の高さＨ１よりも低い高さに設定されている。つまり、
本実施形態の半導体装置は、配線基板１の裏面上に、バ
ンプ電極７を配置していると共に、配線基板１の裏面に
接着層１０を介在して固着され、かつ配線基板１の裏面
からバンプ電極７の最上部までの高さよりも低い高さに
設定された支持体６を配置している。なお、配線基板１
の裏面から支持体６の最上部までの高さｈは、バンプ電
極７を溶融する時の熱処理温度で支持体６が膨張する量
を加味した寸法に設定する。
【００４２】前記支持体６は、バンプ電極７の熱膨張係
数に比べて大きい熱膨張係数を有する耐熱性の材料で形
成されている。例えば、支持体６は、１×１０~4［１／
℃］程度の熱膨張係数を有するテフロン材で形成されて
いる。このテフロン材は２７０［℃］程度の耐熱温度を
有する。
【００４３】前記接着層１０は、バンプ電極７の熱膨張
係数に比べて大きい熱膨張係数を有する耐熱性の材料で
形成されている。例えば、接着層１０は２〜５×１０~4
［１／℃］程度の熱膨張係数を有するシリコーン材で形
成されている。このシリコーン材は２６０［℃］程度の
耐熱温度を有する。
【００４４】前記支持体６は、実装基板の一表面(実装
面)上にバンプ電極７を介在して半導体装置を実装する
実装時において、実装基板の一表面と半導体装置の配線
基板１の裏面との間に介在され、半導体装置を支持す
る。この支持体６は、半導体装置を平行に支持するた
め、これに限定されないが、例えば、図３（配線基板の
裏面の平面図）に示すように、配線基板１の各辺毎に設
けられている。
【００４５】前記電極パッド１Ｂは、バンプ電極７との
高い濡れ性を確保するため、例えば下地金属膜で形成さ
れている。この下地金属材は、この構造に限定されない
が、例えば、Ｃｒ膜、Ｃｕ膜、Ａｕ膜の夫々を順次積層
した積層構造で構成されている。
【００４６】前記樹脂封止体４の上面には、半導体チッ
プ２に塔載された回路システムの動熱を外部に放出する
放熱効率を高めるため、放熱フィン部材(ヒートシンク)
９が備えられている。
【００４７】次に、前記半導体装置の製造方法につい
て、図４及び図５（製造方法を説明するための断面図）
を用いて説明する。
【００４８】まず、配線基板１の一表面上にフェイスア
ップ方式で半導体チップ２を実装する。半導体チップ２
は、配線基板１の一表面上に接着層を介在して固着され
る。
【００４９】次に、前記配線基板１の一表面に配置され
た電極パッド１Ａと前記半導体チップ２の主面に配置さ
れた外部端子２Ａとをボンディングワイヤ３で電気的に
接続する。
【００５０】次に、前記半導体チップ２、ボンディング
ワイヤ３等を樹脂封止体４で封止する。樹脂封止体４は
例えばトランスファモールド法で形成される。
【００５１】次に、前記配線基板１の裏面に配置された
電極パッド１Ｂの表面上に、ガラスマスクを用いたボー
ル供給法でバンプ電極７を供給する。バンプ電極７は、
例えば、１８３［℃］程度の融点(共晶温度)を有する３
７［重量％］Ｐｂ−６３［重量％］Ｓｎ組成(共晶組成)
の金属材で形成されている。
【００５２】次に、熱処理を施して前記バンプ電極７を
溶融し、図４に示すように、配線基板１の裏面に配置さ
れた電極パッド１Ｂの表面にバンプ電極７を固着する。
バンプ電極７の溶融は例えば１９０［℃］程度の温度雰
囲気中で行う。この工程において、バンプ電極７の一部
が電極パッド１Ｂの表面に対して濡れ拡がるため、配線
基板１の裏面からバンプ電極７の最上部までの高さＨ１
はバンプ電極７を固着する前に比べて低くなる。
【００５３】次に、図５に示すように、前記配線基板１
の裏面に接着層１０を介在して支持体６を固着する。支
持体６は、例えば、１×１０~4［１／℃］程度の熱膨張
係数を有するテフロン材で形成されている。接着層１０
は、例えば、２〜５×１０~4［１／℃］程度の熱膨張係
数を有するシリコーン材で形成されている。この工程に
おいて、配線基板１の裏面から支持体６の最上部までの
高さｈは、配線基板１の裏面からバンプ電極７の最上部
までの高さＨ１に比べて低く設定される。
【００５４】次に、前記樹脂封止体４の上部にヒートシ
ンク９を固着することにより、図１に示す半導体装置が
完成する。この後、半導体装置は製品として出荷され
る。製品として出荷された半導体装置は実装基板の実装
面上に実装される。
【００５５】次に、前記半導体装置の実装方法につい
て、図６及び図７（実装方法を説明するための断面図）
を用いて説明する。
【００５６】まず、実装基板２０の一表面(実装面)上に
半導体装置を載置し、図６に示すように、実装基板２０
の実装面に配置された電極パッド２０Ａの表面と半導体
装置の配線基板１の裏面に配置された電極パッド１Ｂの
表面との間にバンプ電極７を配置すると共に、実装基板
２０の一表面と半導体装置の配線基板１の裏面との間
に、半導体装置の配線基板１の裏面に接着層１０を介在
して接着固定され、配線基板１の裏面からバンプ電極７
の最上部までの高さよりも低い高さに設定された支持体
６を配置する。実装基板２０は、例えば、ガラス繊維に
エポキシ樹脂又はポリイミド樹脂を含浸させた樹脂基板
からなるプリント配線基板で構成されている。この場合
の実装基板２０は、２６０［℃］×６０〜１２０［秒］
程度の耐熱温度を有し、１４〜１８×１０~6［１／℃］
程度の熱膨張係数を有する。
【００５７】次に、熱処理を施して前記バンプ電極７を
溶融し、このバンプ電極７で、図７に示すように、実装
基板２０の一表面の電極パッド２０Ａと半導体装置の配
線基板１の裏面の電極パッド１Ｂとを固着する。バンプ
電極７の溶融は、例えば１９０［℃］程度の温度雰囲気
中で行う。この工程において、バンプ電極７を溶融した
時、半導体装置は実装基板２０の一表面に支持体６を介
在して支持されるので、半導体装置の重量でバンプ電極
７が必要以上に押し潰されることはない。この工程によ
り、半導体装置は実装基板２０の一表面上にバンプ電極
７を介在して実装される。なお、支持体６はバンプ電極
７の熱膨張係数よりも大きい熱膨張係数を有する耐熱性
材料で形成されているので、半導体装置を実装した後、
図８（断面図）に示すように、配線基板１の裏面から支
持体６の最上部までの高さｈは、配線基板１の裏面から
実装基板２０までの高さＨ２よりも低くなる。その理由
は、バンプ電極７が硬化した後、バンプ電極７よりも支
持体６の方が収縮率が高いためである。また、接着層１
０はバンプ電極７の熱膨張係数よりも大きい熱膨張係数
で形成されているので、半導体装置を実装した後、配線
基板１の裏面から支持体６の最上部までの高さｈは、配
線基板１の裏面から実装基板２０までの高さＨ２よりも
更に低くなる。その理由は、バンプ電極７が硬化した
後、バンプ電極７よりも接着層１０の方が収縮率が高い
ためである。
【００５８】なお、支持体６は、バンプ電極７の熱膨張
係数に比べて大きい熱膨張係数を有する耐熱性の材料、
例えばエポキシ系の材料で形成してもよい。また、接着
層１０は、バンプ電極７の熱膨張係数に比べて大きい熱
膨張係数を有する耐熱性の材料、例えばポリイミド系の
材料で形成してもよい。
【００５９】このように、本実施形態によれば、以下の
作用効果が得られる。
【００６０】（１）配線基板１の一表面と対向するその
裏面上にバンプ電極７が配置された半導体装置であっ
て、前記配線基板１の裏面上に、前記配線基板１の裏面
に接着層１０を介在して固着され、前記配線基板１の裏
面からバンプ電極７の最上部のでの高さよりも低い高さ
に設定された支持体を配置する。この構成により、実装
基板２０の一表面上にバンプ電極７を介在して半導体装
置を実装する実装時において、バンプ電極７を溶融した
時、半導体装置は実装基板２０に支持体６を介在して支
持されるので、半導体装置の重量でバンプ電極７が必要
以上に押し潰されることはない。従って、バンプ電極７
の横方向の幅の増加を抑制でき、バンプ電極７間での短
絡を防止できるので、半導体装置の実装時における電気
的信頼性を高めることができる。
【００６１】また、バンプ電極７の縦方向の高さ（電極
パッド１Ｂの表面から電極パッド２０Ａの表面までの高
さ）を確保できるので、実装基板２０と半導体装置の配
線基板１との熱膨張係数の差に起因するバンプ電極７の
破損を抑制でき、半導体装置の熱に対する信頼性を高め
ることができる。特に、配線基板１をセラミックス基板
で構成した場合、実装基板２０との熱膨張係数の差が拡
大するので、熱膨張係数の差に起因するバンプ電極７の
破損を抑制することは重要である。
【００６２】また、半導体装置は実装基板２０に支持体
６を介在して支持されるので、半導体装置を実装した後
のバンプ電極７の縦方向の高さを配線基板の一表面から
支持体６の最上部までの高さｈで制御することができ
る。
【００６３】（２）前記支持体６を、前記バンプ電極の
熱膨張係数よりも大きい熱膨張係数を有する耐熱性の材
料で形成する。この構成により、実装基板２０の一表面
上にバンプ電極７を介在して半導体装置を実装した後、
配線基板１の裏面から支持体６の最上部までの高さｈ
は、配線基板１の裏面から実装基板２０までの高さＨ２
よりも低くなるので、半導体装置の動作熱で支持体６が
膨張しても、支持体６が半導体装置を押し上げることは
ない。従って、バンプ電極７を縦方向に引っ張り上げる
応力が発生しないので、バンプ電極７の接続寿命を増加
することができる。
【００６４】なお、前記支持体６、接着層１０の夫々
は、バンプ電極７の熱膨張係数と同等の熱膨張係数を有
する耐熱性の材料で形成してもよい。この場合、実装基
板２０の一表面上にバンプ電極７を介在して半導体装置
を実装した後、配線基板１の裏面から支持体６の最上部
までの高さｈは、配線基板１の裏面から実装基板２０ま
での高さＨ２と同等になるが、支持体６が半導体装置を
押し上げることはない。
【００６５】また、実装基板２０の実装面上にバンプ電
極７を介在して半導体装置を実装する実装時において、
図９(断面図)に示すように、支持体６は、実装基板２０
の一表面に接着層１０を介在して固着しておいてもよ
い。この場合においても、前述の実施形態と同様の効果
が得られる。
【００６６】また、図１０(断面図)に示すように、支持
体６は、配線基板１の裏面に形成された凹部１Ｃに嵌入
される凸部６Ａを備えた形状で構成してもよい。この場
合、前述の実施形態と同様の効果がられると共に、支持
体６の位置決めを容易に行うことができる。また、半導
体装置を実装した後、配線基板１の裏面から支持体６の
最上部までの高さｈを配線基板１の裏面から実装基板２
０までの高さＨ２よりも更に低くすることができる。
【００６７】（実施形態２）本発明の実施形態２である
半導体装置の概略構成を図１１(断面図)に示す。
【００６８】図１１に示すように、半導体装置は、配線
基板１の一表面(実装面)上に半導体チップ２を実装して
いる。
【００６９】前記配線基板１の平面形状は例えば方形状
で形成されている。この配線基板１は例えばガラス繊維
にエポキシ樹脂又はポリイミド樹脂を含浸させた樹脂基
板で構成されている。この場合の配線基板１は、２６０
［℃］×６０〜１２０［秒］程度の耐熱温度を有し、１
４〜１８×１０~6［１／℃］程度の熱膨張係数を有す
る。
【００７０】前記配線基板１の実装面には電極パッド１
Ａが複数個配置され、また、配線基板１の実装面と対向
するその裏面には電極パッド１Ｂが複数個配置されてい
る。この電極パッド１Ａ、電極パッド１Ｂの夫々は、配
線基板１の配線を介して電気的に接続されている。
【００７１】前記半導体チップ２の平面形状は例えば方
形状で形成されている。この半導体チップ２は、例え
ば、単結晶珪素からなる半導体基板及びその主面(素子
形成面)上に形成された配線層を主体とする構造で構成
されている。
【００７２】前記半導体チップ２には、論理回路システ
ム、記憶回路システム、或はそれらの混合回路システム
が塔載されている。また、半導体チップ２の主面には外
部端子２Ａが複数個配置されている。この複数個の外部
端子２Ａの夫々は、これに限定されないが、例えば、半
導体基板の主面上に形成された配線層のうち、最上層の
配線層に形成された複数個の内部端子の夫々の表面上に
形成されている。内部端子は、例えばアルミニウム膜又
はアルミニウム合金膜で形成されている。
【００７３】前記複数個の外部端子２Ａの夫々は、配線
基板１の一表面に配置された複数個の電極パッド１Ａの
夫々にバンプ電極１５を介在して電気的にかつ機械的に
接続されている。つまり、本実施形態の半導体装置は、
配線基板１の一表面上にバンプ電極１５を介在して半導
体チップ２を実装している。バンプ電極１５は、例え
ば、２３２［℃］程度の融点を有する９５［重量％］Ｓ
ｎ−５［重量％］Ａｇ組成の金属材で形成されている。
この金属材は、２３．２×１０~6［１／℃］程度の熱膨
張係数を有する。
【００７４】前記半導体チップ２の主面には支持体１６
が配置されている。この支持体１６は、半導体チップ２
の主面に接着層１０Ａを介在して固着されている。支持
体１６は、バンプ電極１５の熱膨張係数に比ベて大きい
熱膨張係数を有する耐熱性の材料で形成されている。例
えば、支持体１６は、１×１０~4［１／℃］程度の熱膨
張係数を有し、２７０［℃］程度の耐熱温度を有するテ
フロン材で形成されている。
【００７５】前記接着層１０Ａは、バンプ電極１５の熱
膨張係数に比べて大きい熱膨張係数で形成されている。
例えば、接着層１０Ａは、２〜５×１０~4［１／℃］程
度の熱膨張係数を有し、２６０［℃］程度の耐熱温度を
有するシリコーン材で形成されている。
【００７６】前記支持体１６は、配線基板１の一表面上
にバンプ電極１５を介在して半導体チップ２を実装する
実装時において、配線基板１の一表面と半導体チップ２
の主面との間に介在され、半導体チップ２を支持する。
この支持体１６は、半導体チップ２を平行に支持するた
め、これに限定されないが、例えば、半導体チップ２の
４つの角部の夫々に設けられている。
【００７７】前記配線基板１と半導体チップ２との間の
間隙領域には樹脂５が充填されている。樹脂５は、例え
ば、シリカ充填剤、硬化促進剤、カップリング剤等を添
加したエポキシ系の熱硬化樹脂で形成されている。
【００７８】前記外部端子２Ａ、電極パッド１Ａの夫々
は、バンプ電極１５との高い濡れ性を確保するため、例
えば下地金属膜で形成されている。この下地金属膜は、
この構造に限定されないが、例えば、Ｃｒ膜、Ｃｕ膜、
Ａｕ膜の夫々を順次積層した積層構造で構成されてい
る。
【００７９】前記配線基板１の裏面上には、例えば、球
形状で形成されたバンプ電極７が複数個配置されてい
る。この複数個のバンプ電極７の夫々は、配線基板１の
裏面に配置された複数個の電極パッド１Ｂの夫々の表面
に固着されている。つまり、本実施形態の半導体装置
は、配線基板１の一表面(裏面)上に球形状のバンプ電極
７を複数個配置したＢＧＡ構造で構成されている。
【００８０】前記バンプ電極７は、例えば、１８３
［℃］程度の融点(共晶温度)を有する３７［重量％］Ｐ
ｂ−６３［重量％］Ｓｎ組成(共晶組成)の金属材で形成
されている。この金属材は、２４．７×１０~6［１／
℃］程度の熱膨張係数を有する。
【００８１】前記配線基板１の裏面上には支持体６が配
置されている。この支持体６は、配線基板１の裏面に接
着層１０を介在して固着されている。支持体６の最上部
から配線基板１の裏面までの高さｈは、バンプ電極７の
最上部から配線基板１の裏面までの高さＨ１よりも低い
高さに設定されている。つまり、本実施形態の半導体装
置は、配線基板１の裏面上に、バンプ電極７を配置して
いると共に、配線基板１の裏面に接着層１０を介在して
固着され、かつバンプ電極７の最上部から配線基板１の
裏面までの高さよりも低い高さに設定された支持体６を
配置している。
【００８２】前記支持体６は、バンプ電極７の熱膨張係
数に比べて大きい熱膨張係数を有する耐熱性の材料、例
えば、１×１０~6［１／℃］程度の熱膨張係数を有する
テフロン材で形成されている。前記接着層１０は、バン
プ電極７の熱膨張係数に比ベて大きい熱膨張係数を有す
る耐熱性の材料、例えば、２〜５×１０~4［１／℃］程
度の熱膨張係数を有するシリコーン材で形成されてい
る。
【００８３】前記支持体６は、実装基板の実装面上にバ
ンプ電極７を介在して半導体装置を実装する実装時にお
いて、実装基板の実装面と半導体装置の配線基板１の裏
面との間に介在され、半導体装置を支持する。この支持
体６は、半導体装置を平行に支持するため、これに限定
されないが、例えば、配線基板１の４つの角部の夫々に
設けられている。
【００８４】前記半導体チップ２の主面と対向するその
裏面には、半導体チップ２に塔載された回路システムの
動作熱を外部に放出する放熱効率を高めるため、放熱フ
ィン部材９が設けられている。この放熱フィン部材９
は、半導体チップ２の裏面に接着層８を介在して固着さ
れている。
【００８５】次に、前記半導体装置の製造方法を図１２
乃至図１６（製造方法を説明するための断面図）を用い
て説明する。
【００８６】まず、配線基板１の一表面(実装面)上に半
導体チップ２を載置し、図１２に示すように、配線基板
１の一表面に配置された電極パッド１Ａと半導体チップ
２の主面に配置された外部端子２Ａとの間にバンプ電極
１５を配置すると共に、配線基板１の一表面と半導体チ
ップ２の主面との間に、半導体チップ２の主面に接着層
１０Ａを介在して固着され、かつ半導体チップ２の主面
からバンプ電極１５の最上部までの高さＨ１よりも低い
高さｈに設定された支持体１６を配置する。
【００８７】次に、熱処理を施して前記バンプ電極１５
を溶融し、このバンプ電極１５で、図１３に示すよう
に、配線基板１の一表面の電極パッド１Ａと半導体チッ
プ２の主面の外部端子２Ａとを固着する。バンプ電極１
５の溶融は、例えば２４０［℃］程度の温度雰囲気中で
行う。この工程において、バンプ電極１５を溶融した
時、半導体チップ２は配線基板１の一表面に支持体６を
介在して支持されるので、半導体チップ２の重量でバン
プ電極１５が必要以上に押し潰されることはない。この
工程により、半導体チップ１は、配線基板１の実装面上
にバンプ電極１５を介在して実装される。なお、支持体
１６はバンプ電極１５の熱膨張係数に比べて大きい熱膨
張係数を有する耐熱性の材料で形成されているので、図
１４に示すように、半導体チップ２を実装した後、半導
体チップ２の主面から支持体１６の最上部までの高さｈ
は、半導体チップ２の主面から配線基板１までの高さＨ
２よりも低くなる。また、接着層１０Ａは、バンプ電極
１５の熱膨張係数に比べて大きい熱膨張係数を有する耐
熱性の材料で形成されているので、半導体チップ２を実
装した後、半導体チップ２の主面から支持体１６の最上
部までの高さｈは、半導体チップ２の主面から配線基板
１までの高さＨ２よりも更に低くなる。
【００８８】次に、前記配線基板１と半導体チップ２と
の間の間隙領域に液状の樹脂５を充填する。液状の樹脂
５は、例えば、シリカ充填剤、硬化促進剤、カップリン
グ剤等を添加したエポキシ系熱硬化樹脂で形成されてい
る。
【００８９】次に、熱処理を施し、前記配線基板１と半
導体チップ２との間の間隙領域に充填された液状の樹脂
５を硬化させる。
【００９０】次に、前記配線基板１の裏面に配置された
電極パッド１Ｂの表面上に、ガラスマスクを用いたボー
ル供給法でバンプ電極７を供給する。バンプ電極７は、
例えば、１８３［℃］程度の融点(共晶温度)を有する３
７［重量％］Ｐｂ−６３［重量％］Ｓｎ組成(共晶組成)
の金属材で形成されている。
【００９１】次に、熱処理を施して前記バンプ電極７を
溶融し、図１５に示すように、配線基板１の裏面の電極
パッド１Ｂの表面にバンプ電極７を固着する。
【００９２】次に、図１５に示すように、前記配線基板
１の裏面に接着層１０を介在して支持体６を固着する。
【００９３】次に、前記半導体チップ２の主面と対向す
るその裏面に接着層８を介在してヒートシンク９を固着
することにより、図１１に示す半導体装置が完成する。
この後、半導体装置は製品として出荷される。製品とし
て出荷された半導体装置は、実装基板の実装面上にバン
プ電極７を介在して実装される。
【００９４】なお、支持体１６は、バンプ電極１５の熱
膨張係数に比べて大きい熱膨張係数を有する耐熱性の材
料、例えばエポキシ系の材料で形成してもよい。また、
接着層１０Ａは、バンプ電極１５の熱膨張係数に比べて
大きい熱膨張係数を有する耐熱性の材料、例えばポリイ
ミド系の材料で形成してもよい。
【００９５】このように、本実施形態によれば、以下の
作用効果が得られる。
【００９６】（１）配線基板１の一表面上にバンプ電極
１５を介在して半導体チップ２が実装された半導体装置
の製造方法であって、前記配線基板１の一表面に配置さ
れた電極パッド１Ａと前記半導体チップ２の主面に配置
された外部端子２Ａとの間にバンプ電極１５を配置する
と共に、前記配線基板１の一表面と前記半導体チップ２
の主面との間に、前記半導体チップ２の主面に接着層１
０Ａを介在して固着され、かつ前記半導体チップ２の主
面から前記バンプ電極１５の最上部までの高さよりも低
い高さに設定された支持体６を配置する工程と、熱処理
を施して前記バンプ電極１５を溶融し、このバンプ電極
１５で前記配線基板１の電極パッド１Ａと前記半導体チ
ップ２の外部端子２Ａとを固着する工程を備える。これ
により、バンプ電極１５を溶融する時、半導体チップ２
は配線基板１の一表面に支持体６を介在して支持される
ので、半導体チップ２の重量でバンプ電極１５が必要以
上に押し潰されることはない。従って、バンプ電極１５
の横方向の幅の増加を抑制でき、バンプ電極１５間での
短絡を防止できるので、半導体装置の製造プロセスにお
ける歩留まりを高めることができる。
【００９７】また、バンプ電極１５の縦方向の高さ（外
部端子２Ａの表面から電極パッド１Ａの表面までの高
さ）を確保できるので、配線基板１と半導体チップ２と
の熱膨張係数の差に起因するバンプ電極１５の破損を抑
制でき、半導体装置の熱に対する信頼性を高めることが
できる。特に、本実施形態のように、配線基板１を樹脂
基板で構成した場合、半導体チップ２との熱膨張係数の
差は大きくなるので、熱膨張係数の差に起因するバンプ
電極１５の破損を抑制することは重要である。
【００９８】また、半導体チップ２は配線基板１の一表
面に支持体１６を介在して支持されるので、半導体チッ
プ２を実装した後のバンプ電極１５の縦方向の高さを半
導体チップ２の主面から支持体１６の最上部までの高さ
ｈで制御することができる。
【００９９】（２）前記支持体１６を、前記バンプ電極
１５の熱膨張係数よりも大きい熱膨張係数を有する耐熱
性の材料で形成する。これにより、配線基板１の一表面
上にバンプ電極１５を介在して半導体チップ２を実装し
た後、半導体チップ２の主面から支持体１６の最上部ま
での高さｈは、半導体チップ２の主面から配線基板１ま
での高さＨ２よりも低くなるので、半導体装置の動作熱
で支持体１６が膨張しても、支持体１６が半導体チップ
２を押し上げることはない。従って、バンプ電極１５を
縦方向に引っ張り上げる応力が発生しないので、バンプ
電極１５の接続寿命を増加することができる。
【０１００】なお、前記支持体１６、接着層１０Ａの夫
々は、バンプ電極１５の熱膨張形成と同等の熱膨張係数
を有する耐熱性の材料で形成してもよい。この場合、配
線基板１の一表面上にバンプ電極１５を介在して半導体
チップ２を実装した後、半導体チップ２の主面から支持
体１６の最上部までの高さｈは、半導体チップ２の主面
から配線基板１までの高さＨ２と同等になるが、この場
合においても支持体６が半導体チップ２を押し上げるこ
とはない。
【０１０１】また、半導体装置の製造プロセスにおい
て、図１７(要部断面図)に示すように、支持体１６は、
配線基板１の一表面に接着層１０Ａを介在して固着して
おいてもよい。この場合においても、前述の実施形態と
同様の効果が得られる。
【０１０２】また、半導体装置の製造プロセスにおい
て、図１８(要部断面図)に示すように、支持体１６は、
配線基板１の一表面に形成された凹部１Ｃに嵌入される
凸部１６Ａを備えた形状で構成してもよい。この場合、
前述の実施形態と同様の効果が得られると共に、支持体
１６の位置決めを容易に行うことができる。また、半導
体チップ２を実装した後、配線基板１の一表面から支持
体１６の最上部までの高さｈを配線基板１の一表面から
半導体チップ２までの高さＨ２よりも更に低くすること
ができる。
【０１０３】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【０１０４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１０５】半導体装置の実装時における電気的信頼性
を高めることができる。
【０１０６】また、半導体装置の熱に対する信頼性を高
めることができる。
【０１０７】また、半導体装置の製造プロセスにおける
歩留まりを高めることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１である半導体装置の断面図
である。
【図２】前記半導体装置の要部拡大断面図である。
【図３】前記半導体装置の配線基板の裏面の平面図であ
る。
【図４】前記半導体装置の製造方法を説明するための断
面図である。
【図５】前記半導体装置の製造方法を説明するための断
面図である。
【図６】前記半導体装置の実装方法を説明するための断
面図である。
【図７】前記半導体装置の実装方法を説明するための断
面図である。
【図８】前記半導体装置を実装基板上に実装した状態の
断面図である。
【図９】前記半導体装置の実装方法の変形例を説明する
ための断面図である。
【図１０】前記半導体装置の変形例を示す要部断面図で
ある。
【図１１】本発明の実施形態２である半導体装置の断面
図である。
【図１２】前記半導体装置の製造方法を説明するための
断面図である。
【図１３】前記半導体装置の製造方法を説明するための
断面図である。
【図１４】前記半導体装置の製造方法を説明するための
断面図である。
【図１５】前記半導体装置の製造方法を説明するための
断面図である。
【図１６】前記半導体装置の実装方法を説明するための
断面図である。
【図１７】前記半導体装置の製造方法の変形例を説明す
るための要部断面図である。
【図１８】前記半導体装置の製造方法の他の変形例を説
明するための要部断面図である。
【符号の説明】
１…ベース基板、１Ａ，１Ｂ…電極パッド、１Ｃ…凹
部、２…半導体チップ、２Ａ…外部端子、４…樹脂封止
体、５…樹脂、６…支持体、７…バンプ電極、８…接着
層、９…放熱フィン部材、１０…接着層、１０Ａ…接着
層、１５…バンプ電極、１６…支持体、２０…実装基
板、２０Ａ…電極パッド。
フロントページの続き (72)発明者 佐藤 俊彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 配線基板の一表面と対向するその裏面上
    にバンプ電極が配置された半導体装置であって、前記配
    線基板の裏面上に、前記配線基板の裏面に接着層を介在
    して固着され、前記配線基板の裏面から前記バンプ電極
    の最上部までの高さよりも低い高さに設定された支持体
    が配置されていることを特徴とする半導体装置。
  2. 【請求項２】 前記支持体は、前記バンプ電極の熱膨張
    係数と同等又はそれよりも大きい熱膨張係数を有する耐
    熱性の材料で形成されていることを特徴とする請求項１
    に記載の半導体装置。
  3. 【請求項３】 前記接着層は、前記バンプ電極の熱膨張
    係数と同等又はそれよりも大きい熱膨張係数を有する耐
    熱性の材料で形成されていることを特徴とする請求項１
    又は請求項２に記載の半導体装置。
  4. 【請求項４】 前記支持体は、前記配線基板の裏面に形
    成された凹部に嵌入される凸部を備えた形状で構成され
    ていることを特徴とする請求項１に記載の半導体装置。
  5. 【請求項５】 配線基板の一表面上にバンプ電極を介在
    して半導体チップが実装された半導体装置の製造方法で
    あって、配線基板の一表面に配置された電極パッドと半
    導体チップの主面に配置された外部端子との間にバンプ
    電極を配置すると共に、前記配線基板の一表面又は前記
    半導体チップの主面に接着層を介在して固着され、前記
    配線基板の一表面から前記バンプ電極の最上部までの高
    さ又は前記半導体チップの主面から前記バンプ電極の最
    上部までの高さよりも低い高さに設定された支持体を配
    置する工程と、熱処理を施して前記バンプ電極を溶融
    し、このバンプ電極で前記配線基板の電極パッドと前記
    半導体チップの外部端子とを固着する工程を備えたこと
    を特徴とする半導体装置の製造方法。
  6. 【請求項６】 前記支持体は、前記バンプ電極の熱膨張
    係数と同等又はそれよりも大きい熱膨張係数を有する耐
    熱性の材料で形成されていることを特徴とする請求項５
    に記載の半導体装置の製造方法。
  7. 【請求項７】 前記接着層は、前記バンプ電極の熱膨張
    係数と同等又はそれよりも大きい熱膨張係数を有する耐
    熱性の材料で形成されていることを特徴とする請求項５
    又は請求項６に記載の半導体装置の製造方法。
  8. 【請求項８】 実装基板の一表面上にバンプ電極を介在
    して実装される半導体装置の実装方法であって、実装基
    板の一表面に配置された電極パッドと半導体装置の配線
    基板の裏面に配置された電極パッドとの間にバンプ電極
    を配置すると共に、前記実装基板の一表面と前記半導体
    装置の配線基板の裏面との間に、前記実装基板の一表面
    又は前記半導体装置の配線基板の裏面に接着層を介在し
    て固着され、前記実装基板の一表面から前記バンプ電極
    の最上部までの高さ又は前記半導体装置の配線基板の裏
    面から前記バンプ電極の最上部までの高さよりも低い高
    さに設定された支持体を配置する工程と、熱処理を施し
    て前記バンプ電極を溶融し、このバンプ電極で前記実装
    基板の電極パッドと前記半導体装置の配線基板の電極パ
    ッドとを固着する工程を備えたことを特徴とする半導体
    装置の実装方法。
  9. 【請求項９】 前記支持体は、前記バンプ電極の熱膨張
    係数と同等又はそれよりも大きい熱膨張係数を有する耐
    熱性の材料で形成されていることを特徴とする請求項８
    に記載の半導体装置の実装方法。
  10. 【請求項１０】 前記接着層は、前記バンプ電極の熱膨
    張係数と同等又はそれよりも大きい熱膨張係数を有する
    耐熱性の材料で形成されていることを特徴とする請求項
    ８又は請求項９に記載の半導体装置の実装方法。
JP8124157A 1996-05-20 1996-05-20 半導体装置及びその製造方法並びにその実装方法 Pending JPH09306941A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8124157A JPH09306941A (ja) 1996-05-20 1996-05-20 半導体装置及びその製造方法並びにその実装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8124157A JPH09306941A (ja) 1996-05-20 1996-05-20 半導体装置及びその製造方法並びにその実装方法

Publications (1)

Publication Number Publication Date
JPH09306941A true JPH09306941A (ja) 1997-11-28

Family

ID=14878359

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8124157A Pending JPH09306941A (ja) 1996-05-20 1996-05-20 半導体装置及びその製造方法並びにその実装方法

Country Status (1)

Country Link
JP (1) JPH09306941A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020535404A (ja) * 2017-09-29 2020-12-03 ディテクション テクノロジー オイ 統合型放射線検出器デバイス

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020535404A (ja) * 2017-09-29 2020-12-03 ディテクション テクノロジー オイ 統合型放射線検出器デバイス

Similar Documents

Publication Publication Date Title
US6380621B1 (en) Semiconductor device and manufacturing method thereof
US5610442A (en) Semiconductor device package fabrication method and apparatus
JP4078033B2 (ja) 半導体モジュールの実装方法
US7285446B2 (en) Mounting structure of semiconductor chip, semiconductor device and method of making the semiconductor device
JP3454888B2 (ja) 電子部品ユニット及びその製造方法
JP3414342B2 (ja) 集積回路チップの実装構造および実装方法
JP2702219B2 (ja) 半導体装置及びその製造方法
JP2002033411A (ja) ヒートスプレッダ付き半導体装置及びその製造方法
JP3688801B2 (ja) 半導体装置及びその製造方法並びにその実装方法
JP2000232186A (ja) 半導体装置およびその製造方法
JPH09306941A (ja) 半導体装置及びその製造方法並びにその実装方法
JP3529507B2 (ja) 半導体装置
JP2504465B2 (ja) 半導体装置
JPS62150837A (ja) 半導体装置
JPH10284648A (ja) 半導体装置
JPH08222652A (ja) 半導体装置及びその製造方法
JPH1117082A (ja) 樹脂封止型半導体装置
JP3431478B2 (ja) Ｂｇａ型半導体装置およびその製造方法
JPH09162236A (ja) 半導体装置
JPH11163229A (ja) 半導体装置およびその製造方法
JPH11274360A (ja) 半導体装置及びその製造方法
JPH0786497A (ja) インテリジェントパワーモジュール
JPH1022413A (ja) 配線基板及びそれを用いた半導体装置の製造方法並びにその実装方法
TWI248181B (en) Package with an enhancement heat spreader and its sturcture
JPH10321780A (ja) 半導体装置