JPH09306739A - 多層基板を使用するスタガー配列の水平なインダクタ - Google Patents

多層基板を使用するスタガー配列の水平なインダクタ

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JPH09306739A
JPH09306739A JP9019452A JP1945297A JPH09306739A JP H09306739 A JPH09306739 A JP H09306739A JP 9019452 A JP9019452 A JP 9019452A JP 1945297 A JP1945297 A JP 1945297A JP H09306739 A JPH09306739 A JP H09306739A
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conductive strips
elongated
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JP9019452A
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William B Hwang
ウイリアム・ビー・フワン
David M Lusher
デイビッド・エム・ルシャー
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H II HOLDINGS Inc D B EE FUSE ELECTRON
Raytheon Co
Original Assignee
H II HOLDINGS Inc D B EE FUSE ELECTRON
Hughes Aircraft Co
HE Holdings Inc
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F17/0033—Printed inductances with the coil helically wound around a magnetic core

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Coils Of Transformers For General Uses (AREA)

Abstract

(57)【要約】 【課題】 本発明は、小型で損失の少い一体化された多
層回路構造のインダクタを提供することを目的とする。 【解決手段】 複数の共焼成セラミック絶縁層の第１の
絶縁層上に並列に配置された第１のＮ個の導電ストリッ
プ11-1〜11-4と、この第１の絶縁層の上方に位置する第
２の絶縁層上に並列に配置された第２のＮ個の導電スト
リップ12-1〜12-4と、第１と第２の絶縁層の間の第３の
絶縁層上に並列に配置された第１のＮ−１個の導電スト
リップ21-1〜21-3と、第２の絶縁層と第３の絶縁層の間
の第４の絶縁層上に並列に配置された第２のＮ−１個の
導電ストリップ22-1〜22-3と、絶縁層を貫通して設けら
れた第１、第２、第３、および第４のバイアコラム101,
102,103,104 とを備え、これらの導電ストリップとバイ
アコラムが順次直列に接続されてインダクタ構造を形成
していることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的にハイブリ
ッド多層回路構造に関し、特に一体化された多層回路構
造において形成されるスタガーに配列された水平なイン
ダクタ構造に関する。
【０００２】
【従来の技術】ハイブリッドマイクロ回路として知られ
ているハイブリッド多層回路構造は、ディスクリートな
回路装置の接続およびパッケージングを行ない、全体的
に厚膜または薄膜技術を使用して単一基板層上に形成さ
れるか、またはその間に配置される導電トレースを有す
る複数の一体に融着された絶縁層（たとえば、セラミッ
ク層）を含む多層基板として一体化された多層回路構造
を含む。ディスクリートな回路装置（例えば、集積回
路）は、別の絶縁層によって被覆されないように上部絶
縁層の上に取付けられ、またはディスクリートな装置の
ための空洞(cavity)を与えるためにその上に形成された
打抜き部を有する絶縁層上に一緒に装着される。キャパ
シタ、インダクタ、および抵抗のような受動素子は、例
えば厚膜処理によってディスクリートな装置を支持する
同一層上に形成されるか、または例えば同じく厚膜処理
によって絶縁層間に形成されることができる。異なる層
上の導体および素子の電気接続は、絶縁層内に適切に配
置および形成され、導電材料で充填されたバイア（貫通
孔）または孔によって達成され、したがって導電材料は
バイアの上および下に延在している層の間の予め定めら
れた導電トレースと接続される。
【０００３】一体化された多層回路構造内に形成された
既知のインダクタ構造は、１つの層上に形成された第１
の複数の平行な細長い導電トレースと、異なる層上に形
成された第２の複数の平行な細長い導電トレースと、お
よび細長い導電トレースを接続するための導電バイアか
ら構成され、導電ストリップおよび接続バイアは誘電材
料の周りに巻線を形成する。そのようなインダクタ構造
において、導電トレースが特定の制限範囲に等しい間隔
を開けることができる既知の形成処理を行うことが要求
される。この結果誘電素子は典型的な巻線誘電素子より
も大きく、一層大きい損失を有する。
【０００４】
【発明が解決しようとする課題】したがって、本発明の
目的は、寸法および損失を減少した一体化された多層回
路構造のインダクタ構造に提供することである。
【０００５】
【課題を解決するための手段】上述およびその他の利点
は、本発明のインダクタ構造によって達成される。本発
明のインダクタ構造は、複数の平坦な同時焼成セラミッ
ク誘電体絶縁層と、第１の誘電体絶縁層上に配置された
予め定められた幅および予め定められた間隔を有する第
１のＮ個の平行な細長い導電ストリップと、第１の誘電
体絶縁層に重なった第２の誘電体絶縁層上に配置された
予め定められた幅および予め定められた間隔を有する第
２のＮ個の平行な細長い誘電ストリップと、第１の誘電
体絶縁層と第２の誘電体絶縁層との間の第３の誘電体絶
縁層上に配置された予め定められた幅および予め定めら
れた間隔を有する第１のＮ−１個の平行なストリップ
と、第２の誘電体絶縁層と第３の誘電体絶縁層との間に
配置された第４の誘電体絶縁層に上に配置された予め定
められた幅および予め定められた間隔を有する第２のＮ
−１個の平行なストリップと、第１のＮ個の平行な導電
ストリップの各第１の端部を第２のＮ個の平行な導電ス
トリップの各第１の端部にそれぞれ接続する第１のバイ
アコラムと、第２のＮ個の平行な導電ストリップの第１
乃至（Ｎ−１）番目のストリップの各第２の端部を第１
のＮ−１個の平行な導電ストリップの各第１の端部にそ
れぞれ接続する第２のバイアコラムと、第１のＮ−１個
の平行な導電ストリップの各第１の端部を第２のＮ−１
個の平行な導電ストリップの各第１の端部とそれぞれ接
続する第３のバイアコラムと、第２のＮ−１個のストリ
ップの各第２の端部を第１のＮ個の平行な導電ストリッ
プの第２乃至Ｎ番目のストリップの各第２の端部とそれ
ぞれ接続する第４のバイアとを具備していることを特徴
とする。
【０００６】本発明の長所および特徴は、以下の詳細な
説明を添付の図面を参照にして読むことによって当業者
によって容易に理解されるであろう。
【０００７】
【発明の実施の形態】以下の詳細な説明および参照図面
において、類似の要素は類似の参照符号で示す。
【０００８】本発明のインダクタ構造は、一体化された
多層回路構造で構成され、一体化された構造の外側に装
着される種々のディスクリートな回路を接続するために
使用される。一体化された多層回路構造は、複数の絶縁
層（例えばセラミックで構成されている）と、層の間に
配置された導電トレースと、および埋め込まれた素子
（例えば、絶縁層の上部に形成され、重なり合っている
絶縁層によって覆われた素子）と一緒に、一体に融着さ
れた一体化された多層構造を形成するために処理される
層において形成された導電バイアから形成されている。
ディスクリートな回路は、一体化された後に、一体化さ
れた多層回路構造の外側に典型的に装着されて、電気的
に接続される。
【０００９】ここで図１を参照すると、本発明にしたが
うインダクタ構造の側面図が示されており、それは垂直
方向に積層して配置された複数の平坦な誘電体絶縁層1
3、第１の複数のＮ個の平行な細長い導電ストリップ11-
1乃至11-4、第２の複数のＮ個の平行な細長い導電スト
リップ12-1乃至12-4、第１の複数のＮ-1個の平行な細長
い導電ストリップ21-1乃至21-3、および第２の複数のＮ
-1個の平行な細長い導電ストリップ22-1乃至22-3として
整列されてそれぞれ各誘電性絶縁層上に並列に配置され
た複数の細長い導電ストリップとを含んでいる。導電ス
トリップは、細長い導電ストリップの端部が複数のバイ
アコラム101,102,103,104 （図６参照）によって接続さ
れて細長い導電ストリップとバイアコラムによって巻線
が形成されている。
【００１０】第１の複数のＮ個の平行な細長い導電性の
金属被覆のストリップ11-1乃至11-4は、予め定められた
長さおよび予め定められた間隔を有し、第１のストリッ
プ11-1乃至Ｎ番目のストリップ11-4が左から右へ順番に
並んで絶縁層13上に配置されている。第２の複数のＮ個
の平行な細長い導電性の金属被覆のストリップ12-1乃至
21-4は、第１の複数のＮ個の導電ストリップ11-1乃至11
-4と同じ予め定められた幅および予め定められた間隔を
有し、第１の複数のＮ個の平行なストリップ11-1乃至11
-4上の幾つかの層である絶縁層13上に配置されている。
第２の複数のＮ個の平行な導電ストリップ12−１乃至12
-4は、第１のストリップ12-1乃至Ｎ番目のストリップ12
-4が左から右へ順番に並んで配置されている。図２に示
されているように、第２の複数のＮ個の平行な細長い導
電ストリップ12-1乃至12-4は、第１の複数のＮ個の平行
な細長い導電性ストリップ11-1乃至11-4の対応する第１
の端部11ａと垂直方向に重なり合う第１の端部12ａを有
し、第２の複数のＮ個の平行な細長い導電ストリップの
ストリップ12-1乃至12-3の第２の端部12ｂが、第１の複
数のＮ個の導電ストリップ11-1乃至11-4の間の各スペー
スと垂直方向で重なり合うように、第１のＮ個の平行な
細長い導電ストリップ11-1乃至11-2に関連する水平方向
で角度を有して位置する。同じく図２に示されているよ
うに、第１のＮ個の平行な細長い導電ストリップ11-1乃
至11-4の第１の端部11ａは、各バイアコラム101 によっ
て第２の複数のＮ個の平行なストリップ12-1乃至12-4の
各第１の端部12ａにそれぞれ電気的に接続される。端子
111,112 は、図１のインダクタに対する電気接続として
使用するために導電ストリップ11-1および12-4の各第２
の端部にそれぞれ取付けられる。
【００１１】第１の複数のＮ−１個の平行な細長い導電
性の金属被覆のストリップ21-1乃至21-3は、第１の複数
のＮ個の平行な細長い導電ストリップ11-1乃至11-4と同
じ予め定められた幅および間隔を有し、第１の複数のＮ
個の平行な導電ストリップ11-1乃至11-4の上、および第
２の複数のＮ個の平行な導電ストリップ12-1乃至12-4の
下に位置する絶縁層13上に配置される。図１に示されて
いるように、第１の複数のＮ−１個の平行なストリップ
21-1乃至21-3と第１の複数のＮ個の平行なストリップ11
-1乃至11-4とが重なり合うように、第１の複数のＮ−１
個の平行なストリップ21-1乃至21-3は、第１のストリッ
プ21-1乃至（Ｎ−１）番目のストリップが左から右へ順
番に並んで配置され、特に下に位置する第１の複数のＮ
個の平行な導電ストリップ11-1乃至11-4の間のスペース
と垂直方向に整列される。図３に示されているように、
第１の複数のＮ−１個の平行なストリップ21-1乃至21-3
の第２の端部21ｂは、それぞれストリップ12-1乃至12-3
の第２の端部12ｂの下に位置し、バイアコラム102 によ
って各第２の端部12ｂとそれぞれ電気的に相互接続され
る。第１の複数のＮ−１個の平行なストリップ21-1乃至
21-3の第１の端部21ａは、それぞれ重なり合う第２のＮ
個の平行な導電ストリップ12-1乃至12-4の第１の端部12
ａの間のスペースの下に位置する。
【００１２】第２の複数のＮ−１個の平行な細長い導電
性の金属被覆のストリップ22-1乃至22-3は、第１の複数
のＮ個の平行な導電ストリップ11-1乃至11-4と同じ予め
定められた幅および予め定められた間隔を有し、第１の
複数のＮ−１個の平行なストリップ21-1乃至21-3の上お
よび第２の複数のＮ個の導電ストリップ12-1乃至12-4の
下にある絶縁層13上に配置されている。図１に示されて
いるように、第２の複数のＮ−１個の平行なストリップ
22-1乃至22-3および第２の複数のＮ個の平行な導電スト
リップ12-1乃至12-4が重なり合うように、第２の複数の
Ｎ−１個の平行な導電ストリップ22-1乃至22-3は、第１
のストリップ22-1乃至（Ｎ−１）番目のストリップ22-3
が左から右へ順次配置され、特に重なり合う第２の複数
のＮ個の平行な導電ストリップ12-1乃至12-4に平行であ
り、重なり合う第２の複数のＮ個の平行する導電ストリ
ップ12-1乃至12-4の間のスペースと垂直方向で整列され
ている。図４に示されているように、第２のＮ−１個の
平行な細長い導電ストリップ22-1乃至22-3の第１の端部
22ａは、第１の（Ｎ−１）個の平行な細長いストリップ
21-1乃至21-3の各第１の端部21ａに垂直方向に重なり合
う。第２のＮ−１個の細長い導電ストリップ22-1乃至22
-3の第１の端部22ａは、各バイアコラム103によって第
１の（Ｎ−１）個の平行な細長いストリップ21-1乃至21
-3の各第１の端部21ａにそれぞれ電気的に接続される。
【００１３】第２の複数のＮ−１個の平行なストリップ
22-1乃至22-3は、第２の複数のＮ個の平行な導電ストリ
ップ12-1乃至12-4の間のスペースと垂直方向で整列され
るので、第２の複数のＮ−１個の平行なストリップ22-1
乃至22-3の第２の端部22ｂは第１の複数のＮ個の平行な
導電ストリップ11-1乃至11-4のストリップ11-2乃至11-4
の各第２の端部と垂直方向に重なり合う。第２の複数の
Ｎ−１個の平行なストリップ22-1乃至22-3の第２の端部
22ｂは、第１の複数のＮ個の平行な導電ストリップ11-1
乃至11-4の中のストリップ11-2乃至11-4の各第２の端部
12ｂにそれぞれ電気的に接続される。
【００１４】図６を参照すると、図１の構造における導
電ストリップとバイアコラムとの間の関係が概略的な斜
視図で示されている。図６に示されているように、バイ
アコラム101 は、第１の複数のＮ−１個の平行なストリ
ップ21-1乃至21-3の第１の端部21ａの間のスペース、お
よび第２の複数のＮ−１個の平行なストリップ22-1乃至
22-3の第１の端部22ａの間のスペースを通っている。バ
イアコラム102 は、第２の複数のＮ−１個の平行なスト
リップ22-1乃至22-3の第２の端部22ｂの間のスペースを
通っている。
【００１５】したがって、平行な導電ストリップおよび
導電バイアコラムの各グループは巻線を形成し、隣接す
る巻回(turn)は２つの垂直方向外側の層と２つの垂直方
向内側の層との間で互い違いになっている。外側底部層
上の平行な導電ストリップは、内側底部層上の平行な導
電ストリップと平行して重なり合い、一方で外側上部層
上の平行な導電ストリップは内側上部層上の平行な導電
ストリップと平行して重なり合い、もしも隣接する巻回
が２つ層のみの上で形成される場合には要求される内側
の巻回のスペースは必要なくなる。
【００１６】最も左側の導電ストリップ11-1,12-1,21-
1, および22-1を考慮することによって、図１のインダ
クタの隣接する巻回が互い違いになっている特徴をさら
に認識することができる。導電ストリップ12-1の第１の
端部12ａは、導電ストリップ11-1の第１の端部11ａに重
なり合い、バイアコラム101 によってそれに電気的に接
続される。導電ストリップ12-1の第２の端部12ｂは、導
電ストリップ11-1の第２の端部11ｂから水平方向に変位
され、導電ストリップ11-1に平行で、導電ストリップ11
-1に部分的に重なり合う導電ストリップ21-1の第２の端
部21ｂに重なり合う。導電ストリップ12-1の第２の端部
12ｂは、バイアコラム102 によって導電ストリップ21-1
の第２の端部21ｂに電気的に接続される。導電ストリッ
プ21-1の第１の端部21ａは、導電ストリップ12-1に平行
であり、部分的に導電ストリップ12-1の下に位置する導
電ストリップ22-1の第１の端部22ａの下に位置する。導
電ストリップ21-1の第１の端部21ａは、バイアコラム10
3 によって導電ストリップ22-1の第１の端部22ａに接続
される。導電ストリップ22-1の第２の端部22ｂは、導電
ストリップ11-1の第２の端部に重なり合い、バイアコラ
ム104 によってそれに電気的に接続される。
【００１７】例えばWilliam A. Vitriol氏、他による文
献（1983年 ISHM Proceedings, 593乃至598 頁参照）、
Ramona G. Pond氏、他による文献（1986年 ISHM Procee
dings, 461乃至472 頁参照）、およびH.T. Sawhill氏、
他による文献（1986年 ISHMProceedings, 268乃至271
頁参照）において開示されたような低温度の同時焼成処
理にしたがって、本発明のインダクタ構造は製造され
る。
【００１８】低温度の同時焼成処理方法にしたがって、
望ましい多層回路の望ましいバイア構成によって定めら
れた位置における複数の半乾性(green) の厚膜テープ層
中にバイアが形成される。バイアは、例えばスクリーン
印刷によって、適切な充填材料で被覆または充填され
る。導電性金属被覆のストリップを含む導電トレースの
ための導体の金属は、例えばスクリーン印刷によって個
々のテープ層上に付着され、受動素子を形成する材料が
テープ層上に付着される。テープ層は積層され、半乾性
のセラミックテープに含まれてる有機材料を取除き、固
体のセラミック基板を形成する予め定められた長さの時
間にわたって、摂氏１２００°Ｃより低い温度（典型的
には８５０°Ｃ）で焼成される。
【００１９】本発明にしたがうインダクタ構造は、例え
ば高温度同時焼成セラミック、ハードセラミック多層単
一焼成技術、および積層状のソフト基板方法を含む、一
体化された多層回路構造を形成するその他の技術で構成
されることもできる。
【００２０】上述において本発明の特定の実施形態が開
示および例示されたが、添付の特許請求の範囲によって
定められるような本発明の技術的範囲を逸脱することな
く、当業者によって種々の変形および変更を行うことが
できる。
【図面の簡単な説明】
【図１】本発明にしたがうインダクタ構造の概略的な側
面図。
【図２】図１のインダクタ構造における平行な導電スト
リップの外側上部層と平行な導電ストリップの外側底部
層との間の関係を示す概略的な上部平面図。
【図３】図１のインダクタ構造における平行な導電スト
リップの外側上部層と平行な導電ストリップの内側底部
層との間の関係を示す概略的な上部平面図。
【図４】図１のインダクタ構造における平行な導電スト
リップの内側上部層と平行な導電ストリップの内側底部
層との間の関係を示す概略的な上部平面図。
【図５】図１のインダクタ構造における平行な導電スト
リップの内側上部層と平行な導電ストリップの外側底部
層との間の関係を示す概略的な上部平面図。
【図６】図１のインダクタ構造における導電ストリップ
とバイアコラムとの間の関係を示す概略的な斜視図。
フロントページの続き (72)発明者 デイビッド・エム・ルシャー アメリカ合衆国、カリフォルニア州 90503、トランス、ハワード・ストリート 21417

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数の平坦な共焼成セラミック誘電体絶
    縁層と、 予め定められた幅および予め定められた間隔を有して第
    １の誘電体絶縁層上に並列に第１乃至Ｎ番の順番で配置
    され、それぞれ第１の端部および第２の端部を有する第
    １のＮ個の平行な細長い導電ストリップと、 前記予め定められた幅および予め定められた間隔を有し
    て前記第１の誘電体絶縁層の上方に設けられた第２の誘
    電体絶縁層上に並列に第１乃至Ｎ番の順番で配置され、
    それぞれ第１の端部および第２の端部を有する第２のＮ
    個の平行な細長い導電ストリップと、 前記予め定められた幅および予め定められた間隔を有し
    て前記第１の誘電体絶縁層と前記第２の誘電体絶縁層と
    の間に位置する第３の誘電体絶縁層上に並列に第１乃至
    （Ｎ−１）番の順番で配置され、それぞれ第１の端部お
    よび第２の端部を有する第１のＮ−１個の平行な導電ス
    トリップと、 前記予め定められた幅および前記予め定められた間隔を
    有して前記第２の誘電体絶縁層と前記第３の誘電体絶縁
    層との間に位置する第４の誘電体絶縁層上に並列に第１
    乃至（Ｎ−１）番の順番で配置され、それぞれ第１の端
    部および第２の端部を有する第２のＮ−１個の平行な導
    電ストリップと、 第１、第２、第３、および第４のバイアコラムとを具備
    し、 前記第２のＮ個の平行な導電ストリップは、それら導電
    ストリップの各第１の端部が前記第１のＮ個の平行な導
    電ストリップの各第１の端部と垂直方向で重なり、第２
    のＮ個の平行な導電ストリップの第２の端部が前記第１
    のＮ個の平行な導電ストリップの第２の端部から水平方
    向において変位して第２のＮ個の平行な導電ストリップ
    の第１乃至（Ｎ−１）番のストリップのそれぞれの第２
    の端部は第１のＮ個の平行な導電ストリップの第１乃至
    第Ｎ番のストリップの間の各スペースに重なるように前
    記第１のＮ個の平行な導電ストリップに対して水平面に
    おいて傾斜角度を有しており、 前記第１のＮ−１個の平行な導電ストリップのそれぞれ
    は前記第１のＮ個の平行な導電ストリップの各導電スト
    リップと平行に配置され、それら第１のＮ個の平行な導
    電ストリップ間のスペースと垂直方向で整列され、それ
    ら第１のＮ−１個の平行な導電ストリップのそれぞれの
    第２の端部が前記第２のＮ個の平行な導電ストリップの
    第１乃至（Ｎ−１）番のストリップのそれぞれの第２の
    端部の垂直方向で整列して位置され、 前記第２のＮ−１個の平行な導電ストリップのそれぞれ
    は前記第２のＮ個の平行な導電ストリップの各導電スト
    リップと平行に配置され、それら第２のＮ個の平行な導
    電ストリップ間のスペースと垂直方向で整列され、それ
    ら第２のＮ−１個の平行な導電ストリップのそれぞれの
    第１の端部が前記第１のＮ−１個の平行な導電ストリッ
    プのそれぞれの第１の端部と垂直方向で整列され、それ
    ら第２のＮ−１個の平行な導電ストリップのそれぞれの
    第２の端部が前記第１のＮ個の導電ストリップの第２乃
    至第Ｎ番のストリップのそれぞれの第２の端部と垂直方
    向でで整して位置され、 前記第１のバイアコラムは前記第１のＮ個の平行な導電
    ストリップのそれぞれの第１の端部を前記第２のＮ個の
    平行な導電ストリップのそれぞれの第１の端部にそれぞ
    れ接続し、 前記第２のバイアコラムは前記第２のＮ個の平行な導電
    ストリップの第１乃至（Ｎ−１）番のストリップのそれ
    ぞれの第２の端部を前記第１のＮ−１個の平行な導電ス
    トリップのそれぞれの第２の端部にそれぞれ接続し、 前記第３のバイアコラムは前記第１のＮ−１個の平行な
    導電ストリップのそれぞれの第１の端部を前記第２のＮ
    −１個の平行な導電ストリップのそれぞれの第１の端部
    にそれぞれ接続し、 前記第４のバイアコラムは前記第２のＮ−１個の平行な
    導電ストリップのそれぞれの第２の端部を前記第１のＮ
    個の平行な導電ストリップの前記第２乃至Ｎ番のストリ
    ップのそれぞれの第２の端部にそれぞれ接続しているこ
    とを特徴とするインダクタ構造。
  2. 【請求項２】 前記第１のＮ−１個の平行な細長い導電
    ストリップが、前記第１のＮ個の平行な細長い導電スト
    リップと重なり、前記第２のＮ個の平行な細長い導電ス
    トリップが第２のＮ−１個の平行な細長い導電ストリッ
    プと重なっている請求項１記載のインダクタ構造。
  3. 【請求項３】 複数の平坦な共焼成セラミック誘電体絶
    縁層と、 第１の誘電体絶縁層上に配置され、第１の端部および第
    ２の端部を有する第１の細長い導電ストリップと、 前記第１の誘電体絶縁層の上方に位置する第２の誘電体
    絶縁層上に配置され、第１の端部および第２の端部を有
    する第２の細長い金属導電ストリップと、 前記第１の誘電体絶縁層と前記第２の誘電体絶縁層との
    間に位置する第３の誘電体絶縁層上に配置され、第１の
    端部および第２の端部を有する第３の細長い導電ストリ
    ップと、 前記第２の誘電体絶縁層と前記第３の誘電体絶縁層との
    間に位置する第４の誘電体絶縁層上に配置され、第１の
    端部および第２の端部を有する第４の細長い導電ストリ
    ップと、 第１、第２、第３のバイアコラムとを具備し、 前記第２の細長い導電ストリップは、その第１の端部が
    前記第１の細長い導電ストリップの第１の端部と重な
    り、第２の端部が前記第１の細長い導電ストリップの第
    ２の端部から水平方向において変位して前記第１の細長
    い導電ストリップに対して水平面において傾斜角度を有
    しており、 前記第３の細長い導電ストリップは前記第１の細長い導
    電ストリップと平行に配置され、この第３の細長い導電
    ストリップの第２の端部が前記第２の細長い導電ストリ
    ップの第２の端部と垂直方向で整列しており、第３の細
    長い導電ストリップの第１の端部が第１の細長い導電ス
    トリップの第１の端部から水平方向において変位してお
    り、 前記第４の細長い導電ストリップは前記第２の細長い導
    電ストリップと平行であり、この第４の細長い導電スト
    リップの第１の端部が第３の細長い導電ストリップの第
    １の端部と垂直方向で整列しており、第４の細長い導電
    ストリップの第２の端部が第３の細長い導電ストリップ
    の第２の端部から水平方向において変位しており、 前記第１のバイアコラムは前記第１の細長い導電ストリ
    ップの第１の端部を前記第２の細長い導電ストリップの
    第１の端部に接続し、 前記第２のバイアコラムは前記第２の細長い導電ストリ
    ップの第２の端部を前記第３の細長い導電ストリップの
    第２の端部に接続し、 前記第３のバイアコラムは前記第３の細長い導電ストリ
    ップの第１の端部を前記第４の細長い導電ストリップの
    第１の端部に接続していることを特徴とするインダクタ
    構造。
  4. 【請求項４】 前記第３の細長い導電ストリップが前記
    第１の細長い導電ストリップと重なり、前記第２の細長
    い導電ストリップが前記第４の細長い導電ストリップに
    重なっている請求項３記載のインダクタ構造。
JP9019452A 1996-01-31 1997-01-31 多層基板を使用するスタガー配列の水平なインダクタ Pending JPH09306739A (ja)

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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100211814B1 (ko) * 1995-11-30 1999-08-02 전주범 플라이백 트랜스포머의 가요성 2차코일 권선구조와 그 제조방법
KR19990015740A (ko) * 1997-08-09 1999-03-05 윤종용 반도체 장치의 인덕터 및 그 제조 방법
JPH11261325A (ja) * 1998-03-10 1999-09-24 Shiro Sugimura コイル素子と、その製造方法
DE19956555A1 (de) * 1999-11-24 2001-06-21 Thomson Brandt Gmbh Hochfrequenzspule sowie diesbezüglicher Transformator
US6535098B1 (en) * 2000-03-06 2003-03-18 Chartered Semiconductor Manufacturing Ltd. Integrated helix coil inductor on silicon
US6387747B1 (en) * 2001-05-31 2002-05-14 Chartered Semiconductor Manufacturing Ltd. Method to fabricate RF inductors with minimum area
US6975199B2 (en) * 2001-12-13 2005-12-13 International Business Machines Corporation Embedded inductor and method of making
US6806793B2 (en) * 2002-12-13 2004-10-19 International Business Machines Corporation MLC frequency selective circuit structures
US6931712B2 (en) * 2004-01-14 2005-08-23 International Business Machines Corporation Method of forming a dielectric substrate having a multiturn inductor
US7229908B1 (en) * 2004-06-04 2007-06-12 National Semiconductor Corporation System and method for manufacturing an out of plane integrated circuit inductor
US7088215B1 (en) * 2005-02-07 2006-08-08 Northrop Grumman Corporation Embedded duo-planar printed inductor
US8169790B2 (en) * 2007-08-07 2012-05-01 Samsung Electro-Mechanics Co., Ltd. Electromagnetic bandgap structure and printed circuit board
US8310840B2 (en) * 2007-08-07 2012-11-13 Samsung Electro-Mechanics Co., Ltd. Electromagnetic bandgap structure and printed circuit board
KR101055457B1 (ko) * 2009-04-07 2011-08-08 포항공과대학교 산학협력단 전자기 밴드갭 구조물 및 이를 포함하는 인쇄회로기판
KR101055483B1 (ko) * 2009-04-07 2011-08-08 포항공과대학교 산학협력단 전자기 밴드갭 구조물 및 이를 포함하는 인쇄회로기판
US8539666B2 (en) 2011-11-10 2013-09-24 Harris Corporation Method for making an electrical inductor and related inductor devices
US9406605B2 (en) * 2014-06-12 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with guard ring

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6115721B2 (ja) * 1981-05-12 1986-04-25 Esmil Bv
JPS61196505A (ja) * 1985-02-26 1986-08-30 Nec Corp インダクタンス構造体
JPS6151715B2 (ja) * 1981-11-20 1986-11-10 Kurimoto Iron Works
JPH04106909A (ja) * 1990-08-24 1992-04-08 Tdk Corp 高周波用チップインダクタ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3614554A (en) * 1968-10-24 1971-10-19 Texas Instruments Inc Miniaturized thin film inductors for use in integrated circuits
US3731005A (en) * 1971-05-18 1973-05-01 Metalized Ceramics Corp Laminated coil
JPH0377360A (ja) * 1989-08-18 1991-04-02 Mitsubishi Electric Corp 半導体装置
JPH04237106A (ja) * 1991-01-21 1992-08-25 Nippon Telegr & Teleph Corp <Ntt> 集積化インダクタンス素子及び集積化トランス
US5349743A (en) * 1991-05-02 1994-09-27 At&T Bell Laboratories Method of making a multilayer monolithic magnet component
US5336921A (en) * 1992-01-27 1994-08-09 Motorola, Inc. Vertical trench inductor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6115721B2 (ja) * 1981-05-12 1986-04-25 Esmil Bv
JPS6151715B2 (ja) * 1981-11-20 1986-11-10 Kurimoto Iron Works
JPS61196505A (ja) * 1985-02-26 1986-08-30 Nec Corp インダクタンス構造体
JPH04106909A (ja) * 1990-08-24 1992-04-08 Tdk Corp 高周波用チップインダクタ

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