JPH09298274A - 半導体チップの実装方法 - Google Patents

半導体チップの実装方法

Info

Publication number
JPH09298274A
JPH09298274A JP8109250A JP10925096A JPH09298274A JP H09298274 A JPH09298274 A JP H09298274A JP 8109250 A JP8109250 A JP 8109250A JP 10925096 A JP10925096 A JP 10925096A JP H09298274 A JPH09298274 A JP H09298274A
Authority
JP
Japan
Prior art keywords
module
semiconductor chip
mounting
board
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8109250A
Other languages
English (en)
Other versions
JP2809191B2 (ja
Inventor
Yuji Noda
雄二 野田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8109250A priority Critical patent/JP2809191B2/ja
Publication of JPH09298274A publication Critical patent/JPH09298274A/ja
Application granted granted Critical
Publication of JP2809191B2 publication Critical patent/JP2809191B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 半導体チップ等の部品を搭載したモジュール
基板をプリント基板に実装する際、実装後の全体の高さ
が高くならないようにした実装方法を提供する。 【解決手段】 半導体チップ等の部品を搭載したモジュ
ール基板をプリント基板に実装する方法において、部品
搭載位置に対応した、プリント基板の部分をくり抜き、
モジュールとプリント基板とを電気的に接続し、さらに
モジュール基板とプリント基板間を封止樹脂で充填し半
導体チップ等を外部環境から保護する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップ等の
部品のプリント基板への実装方法に関する。
【０００２】
【従来の技術】図５は、従来の半導体チップ等の実装方
法の一例を示す断面図である。
【０００３】図５に示すように、従来の半導体チップ等
の実装方法は、モジュール基板６１上にマウント剤６２
を使用して半導体チップ６４を搭載し、ボンディングワ
イヤ６３により半導体チップ６４とモジュール基板６１
間を電気的に接続した後、封止樹脂６６により表面を保
護する。さらにモジュール基板６１上に他の部品６５
を、半田６８により接続するという実装方法をとってい
た。以上の方法により半導体チップ６４および他の部品
６５を搭載したモジュール基板６１をプリント基板６７
上にリード６９により電気的に接続する実装方法であっ
た。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
半導体チップ等の実装方法の問題点は、上述の図５に示
すような実装構造においては、実装高さが高くなること
である。その理由は、プリント基板６７上にモジュール
６１、半導体チップ６４および封止樹脂６６が積み重な
る構造であることによる。
【０００５】一方、これら実装方法についての現状を見
ると、例えば携帯用電子機器は、一層の携帯性の向上が
求められ、その実装設計においては０．１ｍｍあるいは
それ以下の単位での薄型化および小型化が要請されてい
る。
【０００６】そこで、本発明の目的は、半導体チップ等
の部品を搭載したモジュール基板をプリント基板に実装
する際、装置全体の薄型化および小型化のための高集積
化を実現するような、半導体チップ等の実装方法を提供
することである。
【０００７】
【課題を解決するための手段】本発明の半導体チップの
実装方法は、少なくとも半導体チップを含む部品がモジ
ュール基板上に搭載され、かつこれら部品がモジュール
基板と電気的に接続されて成るモジュールをプリント基
板に実装する、半導体チップの実装方法において、モジ
ュール基板上の部品搭載位置に対応したプリント基板の
部分を該基板面に垂直にくり抜き、モジュールとプリン
ト基板とを電気的に接続し、モジュール基板とプリント
基板間の隙間を封止樹脂で充填する、ことを特徴として
いる。
【０００８】なお、この半導体チップの実装方法は、モ
ジュール基板上に搭載された部品が、半導体チップのほ
か、抵抗、コンデンサ、ダイオード及びトランジスタで
ある、ことが望ましい。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００１０】図１は、本発明の半導体チップ等の部品の
実装方法の一実施形態例を示す断面図、図２（ａ），
（ｂ），（ｃ），（ｄ）は、本実施形態例を各工程順に
示す断面図である。
【００１１】図１を参照すると、本発明の実施の形態
は、モジュール基板１上に半導体チップ４および他の部
品５を搭載し、それらの部品の搭載位置に対応した部分
をくり抜いたプリント基板７と組み合せて実装する。モ
ジュール基板１の種類としては、シリコン基板、セラミ
ック基板、ガラスエポキシ樹脂などが望ましい。モジュ
ール基板１としてシリコン基板を使用することにより半
導体チップ４と同等の微細配線が形成でき、最も高集積
化された基板を実現できる。さらにシリコン基板を使用
することにより、抵抗、コンデンサ、ダイオードおよび
トランジスタなどの素子をシリコン基板内に内蔵するこ
とも可能になる。またモジュール基板１としてガラスエ
ポキシ基板を使用することにより、低価格なモジュール
を実現できる。
【００１２】以上説明した実装構造を採用することによ
り、半導体チップ４および他の部品５の厚みがプリント
基板７の厚みよりも薄ければ、実装の全体厚みは、概ね
モジュール基板１とプリント基板７の厚みの合計とな
り、半導体チップおよび他の部品の厚みは全体高さには
影響しない。
【００１３】次に、図２（ａ）〜（ｄ）を参照して本発
明の半導体チップの実装方法について工程順に説明す
る。
【００１４】先ず、図２（ａ）に示すように、モジュー
ル基板１上に部品を搭載するためのバンプ（Ａ）２およ
びバンプ（Ｂ）３を形成する。このバンプ作成方法とし
ては、ワイヤーボンディング装置および金線を使用した
スタッドバンプボンディング等の方法を用いる。
【００１５】次に、図２（ｂ）に示すように、バンプ
（Ａ）２に銀ペースト等の導電性接着剤を塗布した後、
半導体チップ４および他の部品５を搭載しベーキングを
行い電気的に接続する。この状態においてモジュール
は、電気特性試験が可能となる。したがって、この状態
にてモジュール単体の電気特性試験を実施し不良品を除
去することができる。
【００１６】次に、図２（ｃ）に示すように、プリント
基板７のくり抜き部８が半導体チップ４および他の部品
５の位置に対応するようにして、プリント基板７をバン
プ（Ｂ）３上に搭載する。そしてバンプ（Ｂ）３を介し
モジュール基板１とプリント基板７を電気的に接続す
る。半導体チップ４等の部品厚みが０．４ｍｍ程度の場
合プリント基板７の厚みを０．５ｍｍ程度とすることに
より、部品厚み０．４ｍｍはプリント基板７よりも薄く
なり実装高さに影響しないようにすることができる。
【００１７】次に、図２（ｄ）に示すように、くり抜き
部８から封止樹脂６をモジュール基板１とプリント基板
７間に充填する。こうして半導体チップ４等を外部環境
から保護する。
【００１８】このように、本発明の半導体チップの実装
方法は、モジュール基板上に半導体チップ等の部品を搭
載し、この搭載位置に対応した部分をくり抜いたプリン
ト基板と組み合せて実装するので、装置全体の薄型化、
小型化が可能となる。
【００１９】次に、第２の実施の形態について説明す
る。
【００２０】図３は、本発明の第２の実施形態例を示す
断面図である。図３に示すように、モジュールの基板を
シリコン基板２１とすることにより配線の微細化が可能
となる。ガラスエポキシ等を使用したプリント基板２７
の最小配線ピッチは５０〜１００μｍ程度であるが、シ
リコン基板２１を使用することにより最小配線ピッチは
２〜３μｍ以下が可能となる。したがってシリコン基板
２１を使用することにより配線ピッチが１／１０以下と
なるので、配線の微細化が可能となり、モジュールの小
型化が可能となる。
【００２１】さらにモジュールの基板としてシリコン基
板２１を使用すれば、シリコン基板２１に抵抗、コンデ
ンサ、ダイオードおよびトランジスタなどの素子を内蔵
することも可能となる。それにより、シリコン基板２１
上に後から搭載する他の部品点数を削減することが可能
となる。したがって、モジュールの小型化と接続点数の
削減が可能となるのでモジュールの信頼性を向上させる
ことができる。またバンプ（Ｄ）２３を設置して置くこ
とにより、シリコン基板２１に内蔵した抵抗、コンデン
サ、ダイオードおよびトランジスタなどの素子をプリン
ト基板２７に直接、電気的に接続することが可能とな
る。
【００２２】次に、第３の実施の形態について説明す
る。
【００２３】図４は、本発明の第３の実施形態例を示す
断面図である。上述の図１から図３までに示した半導体
チップの搭載方法については、フリップチップによる実
装方法を説明したが、本発明は、フリップチップによる
と限定するものではない。図４に示すようにマウント剤
４２にてマウントした後、ボンディングワイヤ４３にて
半導体チップ４４とモジュール基板４１間を接続するチ
ップ オン ボード（ＣＯＢ）を使用しても可能であ
る。
【００２４】
【発明の効果】以上説明したように本発明は、モジュー
ル基板上の部品搭載位置に対応したプリント基板の部分
を該基板面に垂直にくり抜き、モジュールをプリント基
板に電気的に接続し、モジュール基板とプリント基板間
の隙間を封止樹脂で充填すること等により、装置全体の
薄型化、小型化およびコストダウンを可能とした半導体
チップの実装方法を提供できる効果がある。
【図面の簡単な説明】
【図１】本発明の半導体チップ等の部品の実装方法の一
実施形態例を示す断面図である。
【図２】（ａ），（ｂ），（ｃ），（ｄ）は、本実施形
態例を各工程順に示す断面図である。
【図３】本発明の第２の実施形態例を示す断面図であ
る。
【図４】本発明の第３の実施形態例を示す断面図であ
る。
【図５】従来の半導体チップ等の実装方法の一例を示す
断面図である。
【符号の説明】
１，４１，６１ モジュール基板 ２ バンプ（Ａ） ３ バンプ（Ｂ） ４，２４，４４，６４ 半導体チップ ５，２５，４５，６５ 他の部品 ６，２６，４６，６６ 封止樹脂 ７，２７，４７，６７ プリント基板 ８ くり抜き部 ２１ シリコン基板 ２２ バンプ（Ｃ） ２３ バンプ（Ｄ） ４２，６２ マウント剤 ４３，６３ ボンディングワイヤ ４８ バンプ（Ｅ） ６８ 半田 ６９ リード

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも半導体チップを含む部品がモ
    ジュール基板上に搭載され、かつこれら部品が前記モジ
    ュール基板と電気的に接続されて成るモジュールをプリ
    ント基板に実装する、半導体チップの実装方法におい
    て、 前記モジュール基板上の前記部品搭載位置に対応した前
    記プリント基板の部分を該基板面に垂直にくり抜き、 前記モジュールと前記プリント基板とを電気的に接続
    し、 前記モジュール基板と前記プリント基板間の隙間を封止
    樹脂で充填する、ことを特徴とする半導体チップの実装
    方法。
  2. 【請求項２】 前記モジュール基板上に搭載された部品
    が、半導体チップのほか、抵抗、コンデンサ、ダイオー
    ド及びトランジスタである、請求項１記載の半導体チッ
    プの実装方法。
JP8109250A 1996-04-30 1996-04-30 半導体チップの実装方法 Expired - Fee Related JP2809191B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8109250A JP2809191B2 (ja) 1996-04-30 1996-04-30 半導体チップの実装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8109250A JP2809191B2 (ja) 1996-04-30 1996-04-30 半導体チップの実装方法

Publications (2)

Publication Number Publication Date
JPH09298274A true JPH09298274A (ja) 1997-11-18
JP2809191B2 JP2809191B2 (ja) 1998-10-08

Family

ID=14505424

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8109250A Expired - Fee Related JP2809191B2 (ja) 1996-04-30 1996-04-30 半導体チップの実装方法

Country Status (1)

Country Link
JP (1) JP2809191B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003503855A (ja) * 1999-06-28 2003-01-28 インテル・コーポレーション インターポーザおよびその製造方法
US7019221B1 (en) 1998-11-27 2006-03-28 Nec Corporation Printed wiring board

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7019221B1 (en) 1998-11-27 2006-03-28 Nec Corporation Printed wiring board
JP2003503855A (ja) * 1999-06-28 2003-01-28 インテル・コーポレーション インターポーザおよびその製造方法

Also Published As

Publication number Publication date
JP2809191B2 (ja) 1998-10-08

Similar Documents

Publication Publication Date Title
JP3461204B2 (ja) マルチチップモジュール
KR100694739B1 (ko) 다수의 전원/접지면을 갖는 볼 그리드 어레이 패키지
GB2286084A (en) Electronic package with thermally conductive support
JP3059097B2 (ja) 電子回路盤とその製造方法
JP2002009236A (ja) 多層半導体装置及びその製造方法
JP2004158753A (ja) リードフレーム材及びその製造方法、並びに半導体装置及びその製造方法
JP4034468B2 (ja) 半導体装置の製造方法
US20040082102A1 (en) Semiconductor device, semiconductor package for use therein, and manufacturing method thereof
JP3656861B2 (ja) 半導体集積回路装置及び半導体集積回路装置の製造方法
US20150171042A1 (en) Sensor package and manufacturing method
JP2809191B2 (ja) 半導体チップの実装方法
US7118938B2 (en) Method for packaging a multi-chip module of a semiconductor device
KR100199286B1 (ko) 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지
KR101008534B1 (ko) 전력용 반도체모듈패키지 및 그 제조방법
JP2822990B2 (ja) Ｃｓｐ型半導体装置
JP2008311347A (ja) 半導体モジュール及びその製造方法
KR100762871B1 (ko) 칩크기 패키지 제조방법
JP3509532B2 (ja) 半導体装置用基板、半導体装置及びその製造方法並びに電子機器
JPH0458189B2 (ja)
JP4465884B2 (ja) 半導体装置およびその製造方法
JPS6154656A (ja) 半導体装置
JPH0864761A (ja) ハイブリッドｉｃおよびその製造方法
JP2000012769A (ja) 回路モジュール
JPH07106466A (ja) マルチチップモジュール搭載用プリント配線基板
JPH04252041A (ja) 混成集積回路の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees