JPH09213947A - 駆動用半導体集積回路装置 - Google Patents
駆動用半導体集積回路装置Info
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- JPH09213947A JPH09213947A JP1371196A JP1371196A JPH09213947A JP H09213947 A JPH09213947 A JP H09213947A JP 1371196 A JP1371196 A JP 1371196A JP 1371196 A JP1371196 A JP 1371196A JP H09213947 A JPH09213947 A JP H09213947A
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000009792 diffusion process Methods 0.000 claims abstract description 60
- 230000003071 parasitic effect Effects 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000002955 isolation Methods 0.000 claims abstract description 13
- 230000007257 malfunction Effects 0.000 abstract description 6
- 238000001514 detection method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 二重拡散型ＭＯＳの構成回路において、寄生
トランジスタの導通によるリーク電流が流れることを防
ぐ駆動用半導体集積回路装置を提供する。 【解決手段】 二重拡散型ＭＯＳトランジスタのｎ+型
ソース領域７及びｎ+型ドレイン領域６とｐ+型分離領域
４との間に、これらソース領域７及びドレイン領域６の
周囲を囲む形で、高濃度のｎ型拡散層１０を設け、かつ
ドレイン領域６を高濃度拡散層とした。これにより、寄
生トランジスタのhFEが下がって、リーク電流による無
駄な電力消費が抑制され、かつ、リーク電流によるｐ型
基板１の電位の上昇が抑制されるので、回路の誤動作が
防止される。
トランジスタの導通によるリーク電流が流れることを防
ぐ駆動用半導体集積回路装置を提供する。 【解決手段】 二重拡散型ＭＯＳトランジスタのｎ+型
ソース領域７及びｎ+型ドレイン領域６とｐ+型分離領域
４との間に、これらソース領域７及びドレイン領域６の
周囲を囲む形で、高濃度のｎ型拡散層１０を設け、かつ
ドレイン領域６を高濃度拡散層とした。これにより、寄
生トランジスタのhFEが下がって、リーク電流による無
駄な電力消費が抑制され、かつ、リーク電流によるｐ型
基板１の電位の上昇が抑制されるので、回路の誤動作が
防止される。
Description
【０００１】
【発明の属する技術分野】本発明は駆動用半導体集積回
路装置に関し、特に、二重拡散型ＭＯＳトランジスタを
搭載する駆動用半導体集積回路装置に適用する技術に関
するものである。
路装置に関し、特に、二重拡散型ＭＯＳトランジスタを
搭載する駆動用半導体集積回路装置に適用する技術に関
するものである。
【０００２】
【従来の技術】ＯＡ機器、ＡＶ機器等の小型モータを駆
動する半導体集積回路装置の出力段回路を構成するパワ
ートランジスタは、近年、二重拡散型ＭＯＳトランジス
タを使用する傾向が強まっている。その理由は、二重拡
散型ＭＯＳトランジスタは高速スイッチング動作が可能
であり、低消費電力化にも優れているからである。ｎチ
ャンネル型の場合、二重拡散型ＭＯＳトランジスタは、
ソース領域、ドレイン領域、ゲート電極、ゲート絶縁膜
及びチャネル形成領域で構成される。
動する半導体集積回路装置の出力段回路を構成するパワ
ートランジスタは、近年、二重拡散型ＭＯＳトランジス
タを使用する傾向が強まっている。その理由は、二重拡
散型ＭＯＳトランジスタは高速スイッチング動作が可能
であり、低消費電力化にも優れているからである。ｎチ
ャンネル型の場合、二重拡散型ＭＯＳトランジスタは、
ソース領域、ドレイン領域、ゲート電極、ゲート絶縁膜
及びチャネル形成領域で構成される。
【０００３】以下に従来の二重拡散型ＭＯＳトランジス
タを用いた、小型モータを駆動する半導体集積回路装置
の出力段回路の構成について簡単に説明する。
タを用いた、小型モータを駆動する半導体集積回路装置
の出力段回路の構成について簡単に説明する。
【０００４】図４は出力段回路の構成図であり、３１，
３２は出力段回路を構成する二重拡散型ＭＯＳトランジ
スタ、３３，３４は寄生バイポーラトランジスタ、４０
は出力であるリアクタンス負荷、５０は電源、６０はア
ース電位である。
３２は出力段回路を構成する二重拡散型ＭＯＳトランジ
スタ、３３，３４は寄生バイポーラトランジスタ、４０
は出力であるリアクタンス負荷、５０は電源、６０はア
ース電位である。
【０００５】図に示すように、ＭＯＳトランジスタ３１
のドレインは電源５０に接続され、ＭＯＳトランジスタ
３１のソースはＭＯＳトランジスタ３２のドレインと出
力であるリアクタンス負荷４０とに接続される。ＭＯＳ
トランジスタ３２のソースはアース電位６０に接続され
る。このような構成でリアクタンス負荷４０をスイッチ
ング制御する。
のドレインは電源５０に接続され、ＭＯＳトランジスタ
３１のソースはＭＯＳトランジスタ３２のドレインと出
力であるリアクタンス負荷４０とに接続される。ＭＯＳ
トランジスタ３２のソースはアース電位６０に接続され
る。このような構成でリアクタンス負荷４０をスイッチ
ング制御する。
【０００６】図５は二重拡散型ＭＯＳトランジスタ３
１，３２の断面図であり、１はｐ型基板、２はｎ+型埋
込層、３はｎ型エピタキシャル層、４はｐ+型分離領
域、５はｐウェル層、６はドレイン領域、７はソース領
域、８はゲート電極、９は絶縁膜である。さらに、ｐウ
ェル層５とドレイン領域６との間にＰＮ接合ダイオード
が存在するのは周知の事実であるが、実際にはｐウェル
層５をエミッタとし、ドレイン領域６をベースとし、ｐ
型基板１をコレクタとする寄生バイポーラトランジスタ
３３，３４が存在する。
１，３２の断面図であり、１はｐ型基板、２はｎ+型埋
込層、３はｎ型エピタキシャル層、４はｐ+型分離領
域、５はｐウェル層、６はドレイン領域、７はソース領
域、８はゲート電極、９は絶縁膜である。さらに、ｐウ
ェル層５とドレイン領域６との間にＰＮ接合ダイオード
が存在するのは周知の事実であるが、実際にはｐウェル
層５をエミッタとし、ドレイン領域６をベースとし、ｐ
型基板１をコレクタとする寄生バイポーラトランジスタ
３３，３４が存在する。
【０００７】図５に示すドレイン領域６が図４に示すＭ
ＯＳトランジスタ３１のドレイン領域に相当し、ソース
領域７が図４に示すＭＯＳトランジスタ３１のソース領
域に、ゲート電極８が図４に示すＭＯＳトランジスタ３
１のゲート電極に、またｐウェル層５が図４に示すＭＯ
Ｓトランジスタ３１のバックゲートにそれぞれ相当す
る。
ＯＳトランジスタ３１のドレイン領域に相当し、ソース
領域７が図４に示すＭＯＳトランジスタ３１のソース領
域に、ゲート電極８が図４に示すＭＯＳトランジスタ３
１のゲート電極に、またｐウェル層５が図４に示すＭＯ
Ｓトランジスタ３１のバックゲートにそれぞれ相当す
る。
【０００８】
【発明が解決しようとする課題】図４及び図５に示した
構成では、二重拡散型ＭＯＳトランジスタ３１のソース
と接続されているリアクタンス負荷４０をスイッチング
制御した場合、出力がオンからオフに切り替わる時、リ
アクタンス負荷４０に蓄積されたエネルギーを放出する
ため、二重拡散型ＭＯＳトランジスタのバックゲートを
構成するｐウェル層５の電圧がドレイン領域６の電圧よ
りも高くなり、寄生トランジスタ３３がオンしてしま
い、ＭＯＳトランジスタ３１のｐウェル層５から寄生ト
ランジスタ３３を通してｐ型基板１に電流が流れてしま
う。同様に、二重拡散型ＭＯＳトランジスタ３２につい
ても、バックゲートを構成するｐウェル層５の電圧がド
レイン領域６の電圧よりも高くなり、寄生トランジスタ
３４がオンしてしまい、ＭＯＳトランジスタ３２のｐウ
ェル層５から寄生トランジスタ３４を通してｐ型基板１
に電流が流れてしまう。その場合、電源電圧及び出力電
流が大きいと、消費電力が大きくなってしまい、出力段
回路を構成するパワートランジスタに二重拡散型ＭＯＳ
トランジスタを用いても低消費電力化を実現することが
できない。
構成では、二重拡散型ＭＯＳトランジスタ３１のソース
と接続されているリアクタンス負荷４０をスイッチング
制御した場合、出力がオンからオフに切り替わる時、リ
アクタンス負荷４０に蓄積されたエネルギーを放出する
ため、二重拡散型ＭＯＳトランジスタのバックゲートを
構成するｐウェル層５の電圧がドレイン領域６の電圧よ
りも高くなり、寄生トランジスタ３３がオンしてしま
い、ＭＯＳトランジスタ３１のｐウェル層５から寄生ト
ランジスタ３３を通してｐ型基板１に電流が流れてしま
う。同様に、二重拡散型ＭＯＳトランジスタ３２につい
ても、バックゲートを構成するｐウェル層５の電圧がド
レイン領域６の電圧よりも高くなり、寄生トランジスタ
３４がオンしてしまい、ＭＯＳトランジスタ３２のｐウ
ェル層５から寄生トランジスタ３４を通してｐ型基板１
に電流が流れてしまう。その場合、電源電圧及び出力電
流が大きいと、消費電力が大きくなってしまい、出力段
回路を構成するパワートランジスタに二重拡散型ＭＯＳ
トランジスタを用いても低消費電力化を実現することが
できない。
【０００９】また、寄生トランジスタ３３または同３４
がオンしてｐ型基板１に電流が流れてしまうことによ
り、ｐ型基板１の電位が上昇して回路の誤動作をひき起
こす可能性もある。
がオンしてｐ型基板１に電流が流れてしまうことによ
り、ｐ型基板１の電位が上昇して回路の誤動作をひき起
こす可能性もある。
【００１０】本発明はこのような事柄を解決しようとす
るものであり、前記寄生トランジスタのhFEを下げる、
あるいは寄生トランジスタをオフさせることが可能な駆
動用半導体集積回路装置を提供することを課題とする。
るものであり、前記寄生トランジスタのhFEを下げる、
あるいは寄生トランジスタをオフさせることが可能な駆
動用半導体集積回路装置を提供することを課題とする。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明の駆動用半導体集積回路装置は、二重拡散型
ＭＯＳトランジスタのソース領域及びドレイン領域と分
離領域との間に、ソース領域及びドレイン領域の周囲を
囲む形で高濃度ｎ型拡散層を設け、ドレイン領域を高濃
度ｎ型拡散層と同じくｎ型拡散層にしたものである。
に、本発明の駆動用半導体集積回路装置は、二重拡散型
ＭＯＳトランジスタのソース領域及びドレイン領域と分
離領域との間に、ソース領域及びドレイン領域の周囲を
囲む形で高濃度ｎ型拡散層を設け、ドレイン領域を高濃
度ｎ型拡散層と同じくｎ型拡散層にしたものである。
【００１２】さらに他の解決手段として、二重拡散型Ｍ
ＯＳトランジスタのソース領域及びドレイン領域と分離
領域との間に、ｐ型拡散領域を形成し、二重拡散型ＭＯ
Ｓトランジスタのバックゲートを構成するｐウェル層を
エミッタとし、ドレイン領域をベースとし、かつｐ型基
板をコレクタとする寄生バイポーラトランジスタが動作
したとき、ｐ型拡散領域を用いて、寄生トランジスタか
らｐ型拡散領域に流れる電流を検出し、二重拡散型ＭＯ
Ｓトランジスタをオンさせて寄生トランジスタをオフす
る構成としたものである。
ＯＳトランジスタのソース領域及びドレイン領域と分離
領域との間に、ｐ型拡散領域を形成し、二重拡散型ＭＯ
Ｓトランジスタのバックゲートを構成するｐウェル層を
エミッタとし、ドレイン領域をベースとし、かつｐ型基
板をコレクタとする寄生バイポーラトランジスタが動作
したとき、ｐ型拡散領域を用いて、寄生トランジスタか
らｐ型拡散領域に流れる電流を検出し、二重拡散型ＭＯ
Ｓトランジスタをオンさせて寄生トランジスタをオフす
る構成としたものである。
【００１３】上記の構成によって、寄生トランジスタの
hFEを下げる、あるいはこの寄生トランジスタをオフさ
せることが可能となり、リーク電流による無駄な電力消
費やｐ型基板の電位の上昇を防ぐことができるので、小
型モータを駆動する半導体集積回路装置の出力段回路を
構成するパワートランジスタに二重拡散型ＭＯＳトラン
ジスタを使用して、低消費電力化を図るとともに回路の
誤動作を防止することができる。
hFEを下げる、あるいはこの寄生トランジスタをオフさ
せることが可能となり、リーク電流による無駄な電力消
費やｐ型基板の電位の上昇を防ぐことができるので、小
型モータを駆動する半導体集積回路装置の出力段回路を
構成するパワートランジスタに二重拡散型ＭＯＳトラン
ジスタを使用して、低消費電力化を図るとともに回路の
誤動作を防止することができる。
【００１４】
【発明の実施の形態】以下、本発明にかかる駆動用半導
体集積回路装置の実施の形態について、図面を参照しな
がら説明する。
体集積回路装置の実施の形態について、図面を参照しな
がら説明する。
【００１５】図１は本発明の実施の形態の一例について
説明するための断面図である。図において、１はｐ型基
板、２はｎ+型埋込層、３はｎ型エピタキシャル層、４
はｐ+型分離領域、５はｐウェル層、６はｎ+型ドレイン
領域、７はｎ+型ソース領域、８はゲート電極、９は絶
縁膜、１０は高濃度ｎ型拡散層である。
説明するための断面図である。図において、１はｐ型基
板、２はｎ+型埋込層、３はｎ型エピタキシャル層、４
はｐ+型分離領域、５はｐウェル層、６はｎ+型ドレイン
領域、７はｎ+型ソース領域、８はゲート電極、９は絶
縁膜、１０は高濃度ｎ型拡散層である。
【００１６】本実施の形態が図３に示した従来の装置と
もっとも異なるところは、二重拡散型ＭＯＳトランジス
タのソース領域７及びドレイン領域６と分離領域４との
間に、これらソース領域７及びドレイン領域６の周囲を
囲む形で高濃度ｎ型拡散層１０を設け、ドレイン領域６
を高濃度のｎ型拡散層として寄生トランジスタのベース
領域の濃度を大きくしたことである。これにより、寄生
トランジスタのhFEが下がって、リーク電流による無駄
な電力消費が抑制され、かつ、リーク電流によるｐ型基
板１の電位の上昇が抑制されるので、回路の誤動作を防
止することができる。
もっとも異なるところは、二重拡散型ＭＯＳトランジス
タのソース領域７及びドレイン領域６と分離領域４との
間に、これらソース領域７及びドレイン領域６の周囲を
囲む形で高濃度ｎ型拡散層１０を設け、ドレイン領域６
を高濃度のｎ型拡散層として寄生トランジスタのベース
領域の濃度を大きくしたことである。これにより、寄生
トランジスタのhFEが下がって、リーク電流による無駄
な電力消費が抑制され、かつ、リーク電流によるｐ型基
板１の電位の上昇が抑制されるので、回路の誤動作を防
止することができる。
【００１７】図２は本発明の実施の形態の他の例につい
て説明するための構成図である。図において、３１，３
２は出力段回路を構成する二重拡散型ＭＯＳトランジス
タ、４０は出力であるリアクタンス負荷、５０は電源、
６０はアース電位、３３，３４は寄生バイポーラトラン
ジスタ、２１，２２は電流検出抵抗、３５，３６はセン
サー用トランジスタである。
て説明するための構成図である。図において、３１，３
２は出力段回路を構成する二重拡散型ＭＯＳトランジス
タ、４０は出力であるリアクタンス負荷、５０は電源、
６０はアース電位、３３，３４は寄生バイポーラトラン
ジスタ、２１，２２は電流検出抵抗、３５，３６はセン
サー用トランジスタである。
【００１８】ＭＯＳトランジスタ３１のドレインは電源
５０に接続され、ＭＯＳトランジスタ３１のソースはＭ
ＯＳトランジスタ３２のドレインとリアクタンス負荷４
０とに接続されている。ＭＯＳトランジスタ３２のソー
スはアース電位６０に接続される。また、寄生トランジ
スタ３３の一方のコレクタはｐ型基板に接続され、他方
のコレクタは電流検出抵抗２１の一端とセンサー用トラ
ンジスタ３５のベースに接続されている。電流検出抵抗
２１の他の一端とセンサー用トランジスタ３５のエミッ
タはアース電位６０に接続され、センサー用トランジス
タ３５のコレクタはＭＯＳトランジスタ３１のゲート電
極に接続されている。
５０に接続され、ＭＯＳトランジスタ３１のソースはＭ
ＯＳトランジスタ３２のドレインとリアクタンス負荷４
０とに接続されている。ＭＯＳトランジスタ３２のソー
スはアース電位６０に接続される。また、寄生トランジ
スタ３３の一方のコレクタはｐ型基板に接続され、他方
のコレクタは電流検出抵抗２１の一端とセンサー用トラ
ンジスタ３５のベースに接続されている。電流検出抵抗
２１の他の一端とセンサー用トランジスタ３５のエミッ
タはアース電位６０に接続され、センサー用トランジス
タ３５のコレクタはＭＯＳトランジスタ３１のゲート電
極に接続されている。
【００１９】同様に、寄生トランジスタ３４の一方のコ
レクタはｐ型基板に接続され、他方のコレクタは電流検
出抵抗２２の一端とセンサー用トランジスタ３６のベー
スに接続されている。電流検出抵抗２２の他の一端とセ
ンサー用トランジスタ３６のエミッタはアース電位６０
に接続され、センサー用トランジスタ３６のコレクタは
ＭＯＳトランジスタ３２のゲート電極に接続されてい
る。
レクタはｐ型基板に接続され、他方のコレクタは電流検
出抵抗２２の一端とセンサー用トランジスタ３６のベー
スに接続されている。電流検出抵抗２２の他の一端とセ
ンサー用トランジスタ３６のエミッタはアース電位６０
に接続され、センサー用トランジスタ３６のコレクタは
ＭＯＳトランジスタ３２のゲート電極に接続されてい
る。
【００２０】図３は図２の二重拡散型ＭＯＳトランジス
タ３１，３２の断面図である。図において、１はｐ型基
板、２はｎ+型埋込層、３はｎ型エピタキシャル層、４
はｐ+型分離領域、５はｐウェル層、６はドレイン領
域、７はソース領域、８はゲート電極、９は絶縁膜、１
０は高濃度ｎ型拡散層、１１はｐ型拡散層である。
タ３１，３２の断面図である。図において、１はｐ型基
板、２はｎ+型埋込層、３はｎ型エピタキシャル層、４
はｐ+型分離領域、５はｐウェル層、６はドレイン領
域、７はソース領域、８はゲート電極、９は絶縁膜、１
０は高濃度ｎ型拡散層、１１はｐ型拡散層である。
【００２１】二重拡散型ＭＯＳトランジスタ３１のソー
スと接続されているリアクタンス負荷４０をスイッチン
グ制御した場合、出力がオンからオフに切り替わる時、
出力であるリアクタンス負荷４０に蓄積されたエネルギ
ーを放出するため、二重拡散型ＭＯＳトランジスタのバ
ックゲートを構成するｐウェル層５の電圧がドレイン領
域６の電圧よりも高くなり、ｐウェル層５をエミッタと
し、ドレイン領域６をベースとし、ｐ型基板１をコレク
タとする寄生バイポーラトランジスタ３３がオンしてし
まうおそれがある。
スと接続されているリアクタンス負荷４０をスイッチン
グ制御した場合、出力がオンからオフに切り替わる時、
出力であるリアクタンス負荷４０に蓄積されたエネルギ
ーを放出するため、二重拡散型ＭＯＳトランジスタのバ
ックゲートを構成するｐウェル層５の電圧がドレイン領
域６の電圧よりも高くなり、ｐウェル層５をエミッタと
し、ドレイン領域６をベースとし、ｐ型基板１をコレク
タとする寄生バイポーラトランジスタ３３がオンしてし
まうおそれがある。
【００２２】本実施の形態の装置においては、リーク電
流が、ｐ型基板１だけでなく、ｐ型拡散層１１にも流れ
る。
流が、ｐ型基板１だけでなく、ｐ型拡散層１１にも流れ
る。
【００２３】ｐ型拡散層１１に流れた電流は電流検出抵
抗２１に流れ込み、それによりセンサー用トランジスタ
３５がオンして、二重拡散型ＭＯＳトランジスタ３１を
オンさせる。これによって、寄生トランジスタ３３をオ
フさせることができ、リーク電流による無駄な電力消費
を抑制することができる。
抗２１に流れ込み、それによりセンサー用トランジスタ
３５がオンして、二重拡散型ＭＯＳトランジスタ３１を
オンさせる。これによって、寄生トランジスタ３３をオ
フさせることができ、リーク電流による無駄な電力消費
を抑制することができる。
【００２４】同様にして、寄生バイポーラトランジスタ
３４がオンした場合にもリーク電流はｐ型基板１だけで
なく、ｐ型拡散層１１にも流れる。ｐ型拡散層１１に流
れた電流は電流検出抵抗２２に流れ込み、それによりセ
ンサー用トランジスタ３６がオンして、二重拡散型ＭＯ
Ｓトランジスタ３２をオンさせる。これによって、寄生
トランジスタ３４をオフさせることができ、リーク電流
による無駄な電力消費を抑制することができる。また、
寄生トランジスタ３３、または同３４がオンして、ｐ型
基板１に電流が流れてしまうことによるｐ型基板１の電
位の上昇を抑制することができるので、回路の誤動作を
防止することができる。
３４がオンした場合にもリーク電流はｐ型基板１だけで
なく、ｐ型拡散層１１にも流れる。ｐ型拡散層１１に流
れた電流は電流検出抵抗２２に流れ込み、それによりセ
ンサー用トランジスタ３６がオンして、二重拡散型ＭＯ
Ｓトランジスタ３２をオンさせる。これによって、寄生
トランジスタ３４をオフさせることができ、リーク電流
による無駄な電力消費を抑制することができる。また、
寄生トランジスタ３３、または同３４がオンして、ｐ型
基板１に電流が流れてしまうことによるｐ型基板１の電
位の上昇を抑制することができるので、回路の誤動作を
防止することができる。
【００２５】
【発明の効果】本発明によれば、二重拡散型ＭＯＳトラ
ンジスタのソース領域及びドレイン領域と分離領域との
間に、ソース領域及びドレイン領域の周囲を囲む形で、
高濃度ｎ型拡散層を設け、高濃度ｎ型拡散層とドレイン
領域をｎ型拡散層にすることで、寄生トランジスタのh
FEを下げる、あるいは、二重拡散型ＭＯＳトランジスタ
のソース領域及びドレイン領域と分離領域との間に、他
のｐ型拡散領域を形成し、ｐ型拡散領域に流れる電流を
検出する手段を有することで、寄生トランジスタをオフ
させることが可能となり、回路の誤動作を防止するとと
もに低消費電力化に優れた装置が実現可能である。
ンジスタのソース領域及びドレイン領域と分離領域との
間に、ソース領域及びドレイン領域の周囲を囲む形で、
高濃度ｎ型拡散層を設け、高濃度ｎ型拡散層とドレイン
領域をｎ型拡散層にすることで、寄生トランジスタのh
FEを下げる、あるいは、二重拡散型ＭＯＳトランジスタ
のソース領域及びドレイン領域と分離領域との間に、他
のｐ型拡散領域を形成し、ｐ型拡散領域に流れる電流を
検出する手段を有することで、寄生トランジスタをオフ
させることが可能となり、回路の誤動作を防止するとと
もに低消費電力化に優れた装置が実現可能である。
【図１】本発明の一実施の形態における駆動用半導体集
積回路装置の断面図
積回路装置の断面図
【図２】本発明の他の実施の形態における駆動用半導体
集積回路装置の構成図
集積回路装置の構成図
【図３】本発明の他の実施の形態における駆動用半導体
集積回路装置の断面図
集積回路装置の断面図
【図４】従来の駆動用半導体集積回路装置の構成図
【図５】従来の駆動用半導体集積回路装置の断面図
１ ｐ型基板 ２ ｎ+型埋込層 ３ ｎ型エピタキシャル層 ４ ｐ+型分離領域 ５ ｐウェル層 ６ ドレイン領域 ７ ソース領域 ８ ゲート電極 ９ 絶縁膜 １０ 高濃度ｎ型拡散層 １１ ｐ型拡散層 ２１，２２ 電流検出抵抗 ３１，３２ 二重拡散型ＭＯＳトランジスタ ３３，３４ 寄生バイポーラトランジスタ ３５，３６ センサー用トランジスタ ４０ リアクタンス負荷 ５０ 電源 ６０ アース電位
Claims (3)
- 【請求項１】 二重拡散型ＭＯＳトランジスタのソース
領域及びドレイン領域と分離領域との間に、前記ソース
領域及びドレイン領域の周囲を囲む形で、高濃度ｎ型拡
散層を設け、前記ドレイン領域をｎ型拡散層にしたこと
を特徴とする駆動用半導体集積回路装置。 - 【請求項２】 二重拡散型ＭＯＳトランジスタのソース
領域及びドレイン領域と分離領域との間にｐ型拡散領域
を形成し、前記二重拡散型ＭＯＳトランジスタのバック
ゲートを構成するｐウェル層をエミッタとし、ドレイン
領域をベースとし、ｐ型基板をコレクタとする寄生バイ
ポーラトランジスタが動作したとき、前記ｐ型拡散領域
を、前記寄生バイポーラトランジスタに流れる電流を検
出するための電極としたことを特徴とする駆動用半導体
集積回路装置。 - 【請求項３】 寄生バイポーラトランジスタが動作した
とき、ｐ型拡散領域に流れる電流を検出し、二重拡散型
ＭＯＳトランジスタをオンさせて前記寄生バイポーラト
ランジスタをオフする手段を設けたことを特徴とする請
求項２記載の駆動用半導体集積回路装置。
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| JP01371196A JP3184448B2 (ja) | 1996-01-30 | 1996-01-30 | 駆動用半導体集積回路装置 |
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| JP (1) | JP3184448B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091445A (ja) * | 2006-09-29 | 2008-04-17 | Sanyo Electric Co Ltd | 半導体装置 |
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1996
- 1996-01-30 JP JP01371196A patent/JP3184448B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008091445A (ja) * | 2006-09-29 | 2008-04-17 | Sanyo Electric Co Ltd | 半導体装置 |
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