JPH09172786A - Ｍｏｓゲート駆動用回路 - Google Patents

Ｍｏｓゲート駆動用回路

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JPH09172786A
JPH09172786A JP8264211A JP26421196A JPH09172786A JP H09172786 A JPH09172786 A JP H09172786A JP 8264211 A JP8264211 A JP 8264211A JP 26421196 A JP26421196 A JP 26421196A JP H09172786 A JPH09172786 A JP H09172786A
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voltage
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power semiconductor
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Peter N Wood
ピーター・エヌ・ウッド
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Abstract

(57)【要約】 【課題】 ハーフブリッジ構成のＭＯＳゲート型デバイ
スの同時導通を防止しつつＭＯＳゲート駆動のデッドタ
イムを変えることができ、かつ、負荷からフィードバッ
クされる構成でデッドタイムが制御されるようにする。 【解決手段】 ＭＯＳゲート駆動用集積回路３０が、共
振型電源回路における負荷の駆動または安定回路におけ
る放電ランプ６０の駆動を行うハーフブリッジ回路にお
いて使用されるような１対のＭＯＳゲート型電力用半導
体デバイス１０、１１を駆動する。このＭＯＳゲート駆
動用集積回路３０は、両ＭＯＳゲート型デバイス１０、
１１における同時導通を防止するデッドタイム遅延回路
を備える。デッドタイムの長さは、負荷またはランプ６
０に供給される出力から検出されるフィードバック信号
の電圧ＶFBに応じて制御される。なお、このフィードバ
ック信号の電圧ＶFBを制御することにより調光機能を実
現できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳゲート型デ
バイス(MOS gated devices)を駆動するためのゲート駆
動用集積回路に関するものであり、更に詳しくは、共振
型電源(resonantpower supply)または電子安定回路での
使用に適したゲート駆動用集積回路に関する。
【０００２】
【従来の技術】本出願は、1994年12月29日に出願された
「OSCILLATION DRIVER CIRCUIT WITHPOWER FACTOR CORR
ECTION, ELECTRONIC LAMP BALLAST EMPLOYING SAME AND
DRIVE METHOD（力率補正を行う発振型駆動回路、それ
を使用した電子安定回路、および駆動方法」という同時
係属の米国特許出願第08/365,831号と、1994年３月４日
に出願された「MOS GATE DRIVER FOR BALLAST CIRCUITS
（安定回路のためのＭＯＳゲート駆動用回路）」という
名称の米国特許出願第08/206,123号（IR-1166）であっ
て1996年８月13日に特許されて現在は米国特許第5,545,
955号（IR-1074）となっているものとに関連し、両者は
本願発明者の名義となっている。また本願発明は、1994
年９月１日に出願された「MOS GATE DRIVER INTEGRATED
CIRCUIT FOR BALLAST CIRCUITS（安定回路のためのＭ
ＯＳゲート駆動用集積回路）」という名称の米国特許出
願第08/299,561号であって1996年８月27日にタルボット
(Talbott M. Houk)の名義で特許され現在は米国特許第
5,550,436号（IR-1055）となっているものに関連する。
上記出願または特許の全ては本願の譲受人に譲渡されて
いる。
【０００３】従来使用されていたバイポーラトランジス
タ・デバイスの代わりに電力用ＭＯＳＦＥＴスイッチン
グ・デバイスが利用できるようになったため、蛍光ラン
プまたは他の放電照明装置を駆動するための電子安定回
路が広く使用されるようになってきている。通常、この
電子安定回路は、２個の電力用ＭＯＳＦＥＴスイッチを
トーテムポール（ハーフブリッジ）の構成で使用し、こ
の構成には、一つ以上の直列ＬＣ型共振回路が含まれ、
１個または複数のランプがそのＬＣ回路のリアクタンス
素子(reactances)のうちの一つの素子の両端間に接続さ
れている。上記電力用ＭＯＳＦＥＴスイッチは、一次巻
線がランプ回路の電流を導く電流変成器の二次巻線から
の入力により、交互に導通するように駆動される。この
一次巻線の電流は上記共振回路の共振周波数で変化す
る。
【０００４】最近、集積回路のＭＯＳゲート駆動用デバ
イス（ＭＧＤ）が電流変成器の代わりに導入されてきて
いる。これらの集積回路デバイスは、論理レベルのグラ
ンドを基準とする入力により安定回路におけるインバー
タ回路の電力用ＭＯＳＦＥＴやＩＧＢＴを駆動し、電子
的なランプ用安定回路での使用に特に適した自励発振機
能を提供する。これらの集積回路デバイスは、電流変成
器を使用した駆動回路に比べ、コストや、重量、スペー
スを大いに節約する。
【０００５】ＭＧＤの一つの例は、インターナショナル
・レクチファイヤー・コーポレーション(International R
ectifier Corporation)から入手可能なＩＲ２１５５デ
バイスである。このデバイスは、電子的なランプ用安定
回路で使用されるようなインバータ回路での使用に特に
適していることが判明している自励発振機能を提供す
る。
【０００６】これらのＭＧＤは、通常、ハーフブリッジ
構成の２個のＭＯＳＦＥＴスイッチを駆動するための交
互に切り換わる高圧側（ハイ側）および低圧側（ロー
側）の出力(alternating high side and low side outp
uts)を有している。交互に切り換わる高圧側と低圧側の
出力の間において固定の予め定義されたデッドタイムを
与える内部回路が一般に含まれている。例えばＩＲ２１
５５のＭＧＤは、出力と出力の間に公称1.2μsecのデッ
ドタイムを提供する。しかし、予め定義されたデッドタ
イムの値は、 １）相互導通電流(cross conduction currents)がハー
フブリッジ構成のスイッチを流れるのを防止するため
に、および、 ２）外部の「緩衝器(snubber)」回路がハーフブリッジ
の出力電圧のスルーレートを制御して放射性ＥＭＩ雑音
を低減できるようにするために、そのＭＧＤの特定の用
途に応じて固定的に決められるであろう。
【０００７】
【発明が解決しようとする課題】しかし、ＭＧＤのデッ
ドタイムを変更できるようにすることが望ましい。デッ
ドタイムを変更することにより、ハーフブリッジのスイ
ッチに供給される出力パルスの幅が可変となり、これに
より、各スイッチのオン期間を変えることができる。そ
の結果、供給されるエネルギも変化する。
【０００８】また、安定回路におけるランプの共振周波
数のような、電源回路の負荷の共振周波数も変化するこ
とがある。したがって、このデッドタイムの変化に同期
してこれらのスイッチのオン期間を変えるためにその回
路のデッドタイムを変更できることも望ましい。このよ
うに、デッドタイムは、負荷からフィードバックされる
構成で制御されることが望ましい。
【０００９】デッドタイム制御回路はＭＧＤを含む同一
のモノリシックの集積回路に組み込まれることが更に望
ましい。
【００１０】そこで本発明では、ハーフブリッジ構成の
ＭＯＳゲート型デバイスにおける同時導通を防止しつつ
ＭＯＳゲート駆動におけるデッドタイムを変えることが
でき、負荷からフィードバックされる構成でデッドタイ
ムを制御するＭＯＳゲート駆動用回路や、このようなデ
ッドタイム制御回路をＭＧＤが含まれる同一のモノリシ
ック集積回路に組み込んだＭＯＳゲート駆動用回路を提
供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の一態様では、集
積回路がシリコン基板内に形成され、この集積回路は１
対のＭＯＳゲート型電力用半導体デバイスを駆動する。
このＭＯＳゲート型デバイスは、１対の直流端子を有す
るハーフブリッジ回路の形に接続される。共通端子が１
対のＭＯＳゲート型デバイスの間の節点に配置され、こ
の共通端子は負荷回路に出力信号を供給する。タイマー
回路がロー・ロジックレベル信号(low logic level sign
al)に接続できる制御用入力端子を有する。ラッチ回路
が前記タイマー回路に接続され、このラッチ回路は、前
記ＭＯＳゲート型デバイスがオンおよびオフに切り換え
られる周波数を制御し、前記制御用入力端子に印加され
る信号に応じて切り換えられる出力を供給する。高圧側
（ハイ側）および低圧側（ロー側）のデッドタイム遅延
回路が、それぞれ前記ラッチ回路に接続され、前記ラッ
チ回路の出力の切り換えの後に続く所定の遅延時間だけ
前記ラッチ出力信号の伝送を遅延させる。この時間遅延
により、前記１対のＭＯＳゲート型デバイスにおける同
時導通が防止される。高圧側および低圧側駆動回路が、
前記高圧側デッドタイム遅延回路および前記低圧側デッ
ドタイム遅延回路にそれぞれ接続され、前記制御用入力
端子の信号に応じて前記１対のＭＯＳゲート型デバイス
を各々オンおよびオフさせる出力を供給する高圧側出力
端子および低圧側出力端子をそれぞれ有する。デッドバ
ンド制御回路が、前記負荷回路に供給される出力から得
られるフィードバック信号に応じて前記デッドタイム遅
延回路にデッドタイム制御信号を供給し、前記遅延時間
の長さを制御する。
【００１２】本発明の上記態様において、前記負荷回路
に供給される出力より検出される電圧の一部（何分の一
か）の電圧を前記フィードバック信号としてもよい。こ
のフィードバック信号は、前記負荷回路への出力から電
圧を検出する外部の検出回路であって少なくとも一つの
分圧器(voltage divider)を有する検出回路により供給
することができる。
【００１３】前記デッドバンド制御回路は、前記フィー
ドバック信号を基準電圧と比較して該比較に基づいて前
記デッドタイム制御信号を生成する相互コンダクタンス
増幅器(transconductance amplifier)を有する構成とす
ることができる。この相互コンダクタンス増幅器におけ
る利得の周波数特性は、その相互コンダクタンス増幅器
の出力と接地端子との間に接続された外部のコンデンサ
により補償することができる。前記デッドタイム制御信
号として前記遅延時間に比例する信号を用いることがで
き、前記遅延時間の値は約500ナノ秒から1/2ｆまでの範
囲とすることができる。ただし、ｆは前記切換周波数で
ある。
【００１４】前記タイマー回路は前記ＭＯＳゲート型デ
バイスがオンおよびオフする周波数を制御するために第
２の制御用入力端子を有し、前記第１および第２の制御
用入力端子は外部のタイミングコンデンサおよび外部の
タイミング抵抗に接続され、該コンデンサおよび該抵抗
により該タイミング回路の発振周波数が設定される構成
とすることができる。
【００１５】本発明の他の態様の回路は、直流バス電源
(a d-c bus supply)から負荷を駆動する。１対のＭＯＳ
ゲート型電力用半導体デバイスが、ハーフブリッジの形
態に接続され、前記直流バス電源に接続された第１およ
び第２の直流端子を有し、前記負荷回路に出力信号を供
給するために前記１対のＭＯＳゲート型デバイスの間の
節点に共通端子を有している。検出回路が、前記負荷回
路に電気的に接続され、前記負荷回路に供給される前記
出力に由来するフィードバック電圧を生成する。自励発
振駆動回路が、前記１対のＭＯＳゲート型デバイスのそ
れぞれを駆動する１対の出力を有する。デッドタイム遅
延回路が、前記１対のＭＯＳゲート型デバイスのうちの
一方のデバイスのオンへの切り換えを前記１対のＭＯＳ
ゲート型デバイスのうちの他方のデバイスのオフへの切
り換えから所定の遅延時間だけ遅延させることにより、
前記第１対のＭＯＳゲート型デバイスの同時駆動を防止
する。デッドバンド制御回路が、前記フィードバック電
圧に応じて前記デッドタイム遅延回路にデッドタイム制
御信号を供給することにより、前記遅延時間の長さを制
御する。
【００１６】本発明の上記態様において、前記デッドバ
ンド制御回路は、前記負荷回路の大きさに応じて前記遅
延時間の長さを変える前記デッドタイム制御信号を生成
することにより前記負荷回路に対して前記出力信号を調
整することができる。
【００１７】前記共通端子と接地端子の間に直列ＬＣ回
路が接続され、前記負荷回路の振動周波数が該直列ＬＣ
回路の共振周波数により制御される構成としてもよい。
この直列ＬＣ回路は、前記負荷回路が二次巻線の両端間
に接続されている変圧器（変成器）の一次巻線とコンデ
ンサとを有する構成とすることができる。前記検出回路
は、前記変圧器の一次巻線の両端間の電圧を検出する構
成とすることができる。零交叉検出器が、前記直列ＬＣ
回路と前記接地端子と前記自励発振駆動回路の制御用入
力端子とに接続され、前記負荷回路の前記振動周波数を
前記ＬＣ回路の共振周波数に維持する構成としてもよ
い。
【００１８】本発明の更なる他の態様の回路は、放電照
明装置を駆動するものであって、第１および第２のＭＯ
Ｓゲート型電力用半導体デバイス、検出回路、および自
励発振駆動回路を備える。第１および第２のＭＯＳゲー
ト型電力用半導体デバイスは、直流バス電源に接続され
た第１および第２の直流端子を有するハーフブリッジの
形態に接続され、前記照明装置に出力信号を供給するた
めにその第１と第２のＭＯＳゲート型電力用半導体デバ
イスの間の節点に共通端子を有する。検出回路は、前記
照明装置に電気的に接続され、前記照明装置に供給され
る前記出力に由来するフィードバック電圧を生成する。
自励発振駆動回路は、第１および第２のＭＯＳゲート型
電力用半導体デバイスをそれぞれ駆動するための第１お
よび第２の出力と、第１および第２のＭＯＳゲート型電
力用半導体デバイスのうちの一方のデバイスのオンへの
切り換えを他方のデバイスのオフへの切り換えから所定
の遅延時間だけ遅延させることにより、第１および第２
のＭＯＳゲート型電力用半導体デバイスの同時駆動を防
止するためのデッドタイム遅延回路と、前記フィードバ
ック電圧に応じてデッドタイム遅延回路に前記遅延時間
の長さを制御するデッドタイム制御信号を供給するため
のデッドバンド制御回路とを有する。
【００１９】本発明の上記態様において、前記検出回路
は、前記フィードバック電圧の値を制御する可変抵抗を
有することにより調光制御機構を備えた構成とすること
ができる。前記検出回路は前記照明装置の電圧を検出す
る構成としてもよいし、その代わりに、前記検出回路を
前記照明装置に流れる電流を検出する構成としてもよ
い。
【００２０】本発明の他の特徴および利点は、添付図面
を参照する本発明についての以下の説明から明らかにな
るであろう。
【００２１】
【発明の実施の形態】本発明は、ＭＯＳゲート駆動用回
路に向けられたものであり、この駆動回路は、調整すべ
き電圧の一部であるフィードバック入力を有し、フィー
ドバック電圧を基準電圧と比較する。このようにして得
られた誤差電圧は、この回路のデッドタイム（不動作時
間）の制御に使用される。
【００２２】このような機能は、自励発振を行い、か
つ、カリフォルニア州エル・セグンドのインターナショ
ナル・レクチファイヤー・コーポレーション(Internation
al Rectifier Corporation of El Segund, California)
によって販売されているＩＲ２１５５駆動回路チップの
特性に類似した特性を有する集積回路に組み込むことが
できる。或る面において、このＩＲ２１５５は、５５５
タイプのフロントエンド（前端）と、低圧側（ロー側）
および高圧側（ハイ側）の交互の出力と、組み込まれた
500nsecの最小デッドタイムと、オフラインのＶＣＣ供
給、ブートストラップ動作、および８Ｖ＜ＶＣＣ＜14Ｖ
の履歴現象（ヒステリシス）を伴う不足電圧ロックアウ
トのための内部ツェナーとを有するデバイスに類似して
いると考えることができる。ただし、ＶＣＣは動作電圧
である。
【００２３】図１は、本発明の一実施形態によるＭＧＤ
集積回路を含む共振型電源回路(resonant power supply
circuit)の一部を示すブロック回路図である。更に詳
しくは、図１に示す回路は、ＭＯＳゲート駆動用回路チ
ップ３０であってＩＲ２１５５型駆動回路におけるＭＯ
Ｓゲート駆動用回路チップに類似したＭＯＳゲート駆動
用回路チップと、その高圧側ＭＯＳＦＥＴ１０および低
圧側ＭＯＳＦＥＴ１１の動作を制御するための回路とを
含んでいる。このＭＯＳゲート駆動用回路チップ３０
は、直流電源端子Ｖ＋に接続されたＭＯＳＦＥＴ１０お
よび１１に駆動信号を供給する。電力用ＭＯＳＦＥＴが
示されているが、ＭＯＳゲートを有する任意の電力用デ
バイス、例えば、ＩＧＢＴやＭＯＳゲート型サイリスタ
(MOS gatedthyristor)を電力用ＭＯＳＦＥＴ１０および
１１の代わりに用いてもよい。
【００２４】ＭＯＳＦＥＴ１０および１１に接続された
ハーフブリッジの中間接点の出力が、変圧器（変成器）
５１の一次巻線であるインダクタ５０とコンデンサ５２
とから成る直列ＬＣ回路を含む回路を駆動する。変圧器
５１の二次巻線５３は電圧Ｖoを負荷回路（図示せず）
に供給する。また、２個の背面接続ダイオード(back-to
-back diodes)１２および１３がインダクタ５０および
コンデンサ５２と直列に設けられている。背面接続ダイ
オード１２および１３は交流電流の零交叉検出器を構成
する。
【００２５】端子Ｖ＋には、供給される交流入力電圧ま
たは供給されるＰＦＣ出力電圧に応じて、225ボルトの
直流から約450ボルトの直流まで範囲の電圧を供給する
ことができる。これに代えて、端子Ｖ＋に整流された交
流電圧を供給してもよい。
【００２６】出力回路の発振周波数は、背面接続ダイオ
ード１２および１３によって構成される零交叉検出器だ
けでなく、インダクタ５０およびコンデンサ５２による
共振周波数によって制御される。ダイオード１２および
１３は、負荷回路によって引き起こされ得るインダクタ
ンスの任意の小変動に拘わらず、この出力回路の自励発
振周波数を上記ＬＣ回路５０、５２の真の共振周波数に
維持すると共に、正弦波出力電圧Ｖoを維持するために
必要である。インダクタ５０のインダクタンス値は、電
圧Ｖ＋の値に依存し、この出力回路の発振周波数が所望
の範囲内となるように選択される。
【００２７】チップ３０は、１０ピンのＤＩＰまたは表
面実装パッケージに収納することができ、以下の外部ピ
ン(pinouts)を有している。 Ｖcc：直流電源Ｖ＋からチップの動作電圧を受け取るピ
ン。 ＣT ：タイミング・コンデンサ３８とタイミング抵抗３
６との間の節点に接続される単一の制御用入力ピン。コ
ンデンサ３８の他端は背面接続コンデンサ１２および１
３に接続されている。ピンＣTにおける信号は、出力Ｈo
およびＬoの双方を制御する。 ＲT ：タイミング抵抗３６の他端に接続されるピン。 ＶB ：ダイオード３２とコンデンサ３４との間の節点に
接続されるピンであって、このダイオードとコンデンサ
から成る回路は高圧側スイッチの動作のための電力を供
給する「ブートストラップ」回路として働く。 Ｈo ：高圧側ＭＯＳＦＥＴ１０のゲートに接続される出
力ピン。 Ｖs ：トーテムポールすなわちハーフブリッジの形に接
続されたＭＯＳＦＥＴ１０および１１の中間接点へのピ
ン。 Ｌo ：低圧側ＭＯＳＦＥＴ１１のゲートに接続される出
力ピン。 ＣＯＭ：直流電源の陰端子すなわち接地端子ＲＥＴに接
続されるピン。
【００２８】本発明によれば、上記に加え、チップ３０
は更に次の外部ピンも有している。 ＩＮＶ：内部のデッドバンド・コントローラ(dead band
controller)に供給されるフィードバック電圧ＶFBを受
け取るピン。 ＣＯＭＰ：デッドバンド・コントローラによって生成さ
れる誤差電圧ＶCOMPの出力を供給するためのピン。
【００２９】更に本発明では、検出回路が設けられてお
り、この検出回路は、抵抗４０および４１から成る分圧
器と、ダイオード４８と、抵抗４２およびフィードバッ
ク抵抗４４から成る別の分圧器とから構成されている。
この検出回路は、調整されるべき検出電圧の一部である
電圧ＶFBを、チップ３０のピンＩＮＶに与える。この実
施形態では、インダクタ５０と背面接続ダイオード１２
および１３とから成る回路の両端間の電圧が検出され
る。
【００３０】上記電圧ＶFBは、チップ３０の内部のデッ
ドバンド・コントローラに供給され、このコントローラ
は、その電圧ＶFBを組み込みの基準電圧と比較した後、
誤差電圧ＶCOMPを生成する。この誤差電圧ＶCOMPは、デ
ッドタイムを誤差電圧の関数として制御するためにチッ
プ３０により使用される。
【００３１】図２は、前述の米国特許第5,545,955号お
よび第5,550,436号において説明されているような既知
のＭＧＤチップのブロック回路図であり、この回路は、
本発明に基づいて修正し、図１に示した回路に組み込む
ことができる。図２に示した全ての回路ブロックは、共
通の集積回路チップに組み込まれる。
【００３２】最初の回路ブロック１００はクランプ回路
であって、複数のツェナーダイオードで構成されてい
る。これらは、ピンＶccとチップのグランドに接続され
たピンＶssとに接続されている。デジタル用電源ライン
とアナログ用電源ラインは、共にピンＶccから延びてい
るラインである。また、アナログ用接地ラインおよびデ
ジタル用接地ラインは、ピンＶssに接続されている。
【００３３】回路ブロックの次のグループは、タイマー
回路を構成する。これらは、アナログ用電源ラインとア
ナログ用接地ラインに接続された分圧回路１０１、Ｎ比
較器１０２、Ｐ比較器１０３、およびＲＳラッチ１０４
を含んでいる。分圧回路１０１の２個のタップは、比較
器１０２および１０３のプラス入力に接続されている。
入力ピンＣTは比較器１０３のマイナス入力に接続され
ている。比較器１０２および１０３の出力は、図示され
ているようにＲＳラッチ１０４に接続されている。
【００３４】ＲＳラッチ１０４は、チップ回路に集積化
されている不足電圧ロックアウト回路(under-voltage l
ock-out circuit)１０５にも接続されている。したがっ
て、Ｖccが低すぎる場合は、ＲＳラッチ１０４がロック
アウトされる。
【００３５】バイアス回路１０６は、ＲＳラッチ１０４
と、ロックアウト回路１０５と、高圧側および低圧側の
回路列におけるデッドタイム遅延回路１０７および１０
８にバイアス出力を供給する。デッドタイム遅延回路１
０７および１０８は、高圧側と低圧側のスイッチの一方
がオフしてから他方のスイッチがオンするまでの間に約
１マイクロ秒のデッドタイムすなわち遅延を与えるもの
である。このデッドタイムにより、電力用ＭＯＳＦＥＴ
１０および１１が同時にオン状態になるような「貫通(s
hoot through)」回路は形成され得ないことが保証され
る。
【００３６】デッドタイム遅延回路１０８の出力は、低
圧側の遅延回路１０９とピンＬoに接続された低圧側の
駆動回路１１０とに印加される。
【００３７】デッドタイム遅延回路１０７の出力は、高
圧側出力列におけるレベルシフトパルス発生器１１１に
印加される。また、高圧側出力列は高圧側バイアス供給
回路１１２を含んでおり、このバイアス供給回路１１２
は、回路１１３から渡されるパルスからノイズを取り除
くｄｖ／ｄｔフィルタ回路１１３、および、不足電圧ア
ナログロックアウト回路１１４を駆動する。高圧側バイ
アス供給回路１１２の入力端子はピンＶBに接続されて
いる。
【００３８】ロックアウト回路１１４およびｄｖ／ｄｔ
フィルタ１１３の出力は、ラッチ回路１１５に印加さ
れ、そのラッチ回路の出力は、利得段を含み、ピンＨo
を駆動するバッファ（高圧側駆動回路）１１６に接続さ
れている。ピンＶssは、ｄｖ／ｄｔフィルタ回路１１
３、ロックアウト回路１１４、ラッチ回路１１５および
駆動回路１１６に接続されていることに注意されたい。
【００３９】図３は、図１に示した回路で使用され、図
２に示したＭＧＤチップに統合される、好ましくは同一
のデバイス基板上に統合されるデッドバンド・コントロ
ーラを示している。このデッドバンド・コントローラ
は、内部で生成されたアナログの誤差信号を用いてデッ
ドバンドの割合(proportionality)を調整する。入力Ｉ
ＮＶは、調整されるべき電圧の一部である電圧ＶFBの供
給を受け、その電圧を相互コンダクタンス増幅器(trans
conductance amplifier)すなわち比較器２１に供給す
る。比較器２１は、電圧ＶFBを例えば＋2.5Ｖの組み込
み基準電圧ＶREFと比較することにより、誤差電圧Ｖ
COMPを生成する。この誤差電圧ＶCOMPは出力され、次の
関係式にしたがってデッドタイムを制御する。 ＶCOMP＝Ｋ × (デッドタイム) ここで、Ｋは予め定義された比例定数である。このデッ
ドタイムは、最小値が500nsecで、最大値が1/2ｆであ
る。ただし、ｆはスイッチング周波数（切換周波数）で
ある。この周波数範囲に対応するＶCOMPの範囲は、＋１
Ｖから＋５Ｖまでである。増幅器２１によって供給され
るアナログ出力ＶCOMPは、ＭＯＳＦＥＴ１０および１１
（または他のＭＯＳゲート型デバイス）に供給される出
力Ｈoと出力Ｌoの間におけるデッドバンドを変更するた
めに使用される。
【００４０】また、利得の周波数特性の補償が、増幅器
２１の出力とグランドとの間に接続された外部コンデン
サ２０によって行われる。
【００４１】このデッドバンド・コントローラは、アナ
ログ出力ＶCOMPに基づく信号を供給してデッドタイムを
制御するために、図２に示した内部回路に電気的に結合
される。例えば、電圧ＶCOMPに基づく信号は、高圧側の
デッドタイム遅延回路１０７および低圧側のデッドタイ
ム遅延回路１０８に供給されて、デッドタイムを制御す
る。これらのデッドタイム遅延回路１０７、１０８は、
その信号を受け取る入力を含むように修正することがで
きる。これに代えて、電圧ＶCOMPに基づく信号が高圧側
レベルシフトパルス発生器１１１に供給されるようにし
てもよい。
【００４２】動作中においては、図１に示したチップ３
０は、誤差信号の大きさに比例して出力駆動信号のデッ
ドタイムを変えることにより、変圧器５１の二次巻線５
３に接続される負荷の大きさに応じて、ＭＯＳＦＥＴ１
０および１１に供給される出力駆動信号を調整する。例
えば、短いデッドタイムは広い出力パルスに対応するも
のであって、大きい出力に対処するために必要であり、
一方、長いデッドタイムは狭い出力パルスに対応するも
のであって、軽い出力負荷に対処するために必要であ
る。
【００４３】図４（Ａ）〜図４（Ｈ）は、ピンＣTおよ
びＲTにおける制御用入力信号と出力駆動信号Ｈoおよび
Ｌoに対する誤差電圧ＶCOMPとの関係を、同一のタイム
スケールで示している。図４（Ａ）は、ピンＣTにおけ
る電位の時間変化を示しており、この電位は(2/3)Ｖcc
と(1/3)Ｖccとの間で振動している。そして図４（Ｂ）
は、ピンＲTにおける時間変化を示している。ピンＣTに
おける電位が(2/3)Ｖccまで上昇すると、ピンＲTのレベ
ルがＨｉｇｈからＬｏｗへと変化し、ピンＬoにおける
出力がＬｏｗへと駆動され、これにより低圧側の電力用
ＭＯＳＦＥＴ１１がオフする。ピンＣTにおける電位も
低下し始める。デッドタイムに対応するタイムアウトの
期間の後、ピンＨoにおける出力がＨｉｇｈに駆動され
て高圧側の電力用ＭＯＳＦＥＴ１０をオンさせる。ピン
ＣTにおける電位が(1/3)Ｖccに達すると、ピンＲTが再
びＨｉｇｈとなり、ピンＨoにおける出力がＬｏｗへと
駆動されて高圧側の電力用ＭＯＳＦＥＴ１０をオフさせ
る。タイムアウト期間後、ピンＬoにおける出力がＨｉ
ｇｈへと駆動されて低圧側の電力用ＭＯＳＦＥＴ１１を
再びオンさせる。
【００４４】図４（Ｃ）および図４（Ｄ）はピンＬoお
よびピンＨoの出力駆動信号をそれぞれ示しているが、
これらは、デッドタイムが、図４（Ｅ）に示すＶCOMPの
閾値＋１Ｖに対応する最小値500nsecのときのものであ
る。これに対し、図４（Ｆ）および図４（Ｇ）は、図４
（Ｈ）に示すＶCOMPのより高い値に応じてデッドタイム
が長いときにおける、ピンＬoおよびピンＨoの出力駆動
信号をそれぞれ示している。ＶCOMPが最大値＋５Ｖにな
ると、ピンＬoおよびピンＨoにおける信号のパルス幅が
零になることに注意すべきである。
【００４５】このように、図１に示した出力Ｖoの振幅
は、図４（Ｅ）および図４（Ｈ）におけるデッドバンド
すなわちデッドタイムを制御することにより調整され
る。さらに、Ｖoに負荷が与えられると、図１に示した
ダイオード１２および１３から成る同期化回路が、常に
共振を求めて、正弦波の変圧器電圧Ｖoを維持する。
【００４６】図５は、放電ランプの安定回路に組み込ま
れた本発明の新規なモノリシックのＭＯＳゲート駆動用
回路３０を示している。このＭＧＤ３０は、整流された
交流の入力電圧源３９から電力を供給される。更に詳し
くは、図５に示した回路では、放電ランプ６０が、イン
ダクタ５０、コンデンサ５２およびコンデンサ５４から
成る直列ＬＣ回路に接続されている。２個の背面接続ダ
イオード１２および１３は、電灯回路と直列に接続され
てランプ６０用の零交叉検出器を構成している。
【００４７】動作中においてランプ６０の点灯前は、共
振回路はインダクタ５０と両コンデンサ５２および５４
とから成る。コンデンサ５４の容量は、それがコンデン
サ５２の電圧よりも高い交流電圧で動作するように、コ
ンデンサ５２の容量よりも小さくなっている。コンデン
サ５４におけるこの電圧はランプ６０を点灯させる。ラ
ンプ６０の点灯後、コンデンサ５４は、ランプの電圧降
下によって事実上短絡され、その後、この共振電灯回路
の周波数はインダクタ５０とコンデンサ５２に依存する
ようになる。
【００４８】この実施形態では、検出回路はランプ６０
の電圧を検出し、この電圧の一部（この電圧の何分の１
かの電圧）をＶFBとして駆動回路チップ３０のピンＩＮ
Ｖに与える。チップ３０は、図３に関して上記で説明さ
れたようにして電圧ＶFBから生成される誤差電圧ＶCOMP
の関数として、ピンＨoおよびピンＬoに供給される駆動
信号のデッドバンドを制御する。その結果、ランプ６０
の電圧は負荷の変化に応じて調整される。
【００４９】図５に示した回路の変形例が図６に示され
ており、図６では、ランプ６０と直列になるように挿入
された可変抵抗７０により調光が制御される。ここで
は、ランプ６０の電圧ではなくランプ６０を流れる電流
が検出され、抵抗７０の両端間の電圧の一部が、ピンＩ
ＮＶに供給され、駆動信号ＨoおよびＬoのデッドタイム
を制御する。抵抗７０から抵抗４２への接続点が図６に
示すように変えられると、ピンＩＮＶに供給される電圧
が変化する。このようにして駆動回路４０のデッドタイ
ムが増大し、スイッチ１０および１１のオン期間が減少
する。その結果、ランプが減光される。
【００５０】上記に代わるものとして、図５に示した回
路において抵抗４０および４１から成る分圧器の代わり
に可変抵抗を用いることにより、調光制御を図５の回路
に組み込むことができる。
【００５１】本発明はその特定の実施形態に関して説明
されたが、当業者にとっては、他の多くの変形や、修
正、他の使用が可能なことは明白であろう。したがっ
て、本発明は、ここでの特定の開示に限定されるもので
はなく、添付された特許請求の範囲によってのみ限定さ
れる。
【図面の簡単な説明】
【図１】 本発明の一実施形態によるＭＧＤ集積回路を
含む共振型電源回路を示す回路図。
【図２】 既知のＭＧＤ集積回路を示すブロック回路
図。
【図３】 本発明におけるデッドバンド・コントローラ
を示す回路図。
【図４】 図１に示したＭＧＤ回路における信号波形を
示す図。
【図５】 本発明の他の実施形態による電子安定回路を
示す図。
【図６】 調光制御を含む本発明の更に他の実施形態に
よる電子安定回路を示す図。
【符号の説明】
１０ …高圧側ＭＯＳＦＥＴ １１ …低圧側ＭＯＳＦＥＴ １２、１３ …零交叉検出器を構成するダイオード ２０ …コンデンサ ２１ …相互コンダクタンス増幅器 ３０ …ＭＯＳゲート用駆動回路チップ ４０、４１ …分圧器を構成する抵抗 ４２、４４ …分圧器を構成する抵抗 ４８ …ダイオード ５０ …インダクタ ５１ …変圧器 ５２ …コンデンサ １０１ …分圧回路 １０２ …Ｎ比較器 １０３ …Ｐ比較器 １０４ …ＲＳラッチ １０７ …高圧側デッドタイム遅延回路 １０８ …低圧側デッドタイム遅延回路 １１０ …低圧側駆動回路 １１６ …高圧側駆動回路 Ｖ＋ …直流電源端子 ＲＥＴ …直流電源の陰端子（接地端子） Ｖs …ＭＯＳＦＥＴ１０および１１の中間接点
に接続されるピン ＶFB …フィードバック信号の電圧 Ｖo …出力（負荷回路への出力） ＶREF …基準電圧 ＣT …制御用入力ピン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年３月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｂ 41/24 Ｈ０５Ｂ 41/24 Ｌ 41/392 41/392 Ｊ

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板に形成され、ハーフブリッ
    ジ回路の形に接続された第１および第２のＭＯＳゲート
    型電力用半導体デバイスを駆動する集積回路であって、
    前記ハーフブリッジ回路が、第１および第２の直流端子
    を有すると共に、前記第１と第２のＭＯＳゲート型電力
    用半導体デバイスの間の節点に配置され負荷回路に出力
    信号を供給する共通端子を有する集積回路において、 ロー・ロジックレベル信号に接続できる制御用入力端子
    を有するタイマー回路と、 前記タイマー回路に接続され、前記第１および第２のＭ
    ＯＳゲート型電力用半導体デバイスのオンとオフを切り
    換える周波数を制御すると共に、前記制御用入力端子に
    印加される信号に応じて切り換えられる出力を供給する
    ラッチ回路と、 前記ラッチ回路にそれぞれ接続された高圧側デッドタイ
    ム遅延回路および低圧側デッドタイム遅延回路であっ
    て、前記ラッチ出力信号を前記ラッチ回路の前記出力の
    切り換えの後に続く所定の遅延時間だけ前記ラッチ出力
    信号の伝送を遅延させることにより、前記第１および第
    ２のＭＯＳゲート型電力用半導体デバイスの同時導通を
    防止する高圧側デッドタイム遅延回路および低圧側デッ
    ドタイム遅延回路と、 前記高圧側デッドタイム遅延回路および前記低圧側デッ
    ドタイム遅延回路にそれぞれ接続された高圧側駆動回路
    および低圧側駆動回路であって、前記制御用入力端子に
    供給される前記信号に応じて前記第１および第２のＭＯ
    Ｓゲート型電力用半導体デバイスをオンおよびオフさせ
    る出力を供給する高圧側出力端子および低圧側出力端子
    をそれぞれ有する高圧側駆動回路および低圧側駆動回路
    と、 前記負荷回路に供給される前記出力から得られるフィー
    ドバック信号に応じて、前記高圧側デッドタイム遅延回
    路および前記低圧側デッドタイム遅延回路に、前記遅延
    時間の長さを制御するデッドタイム制御信号を供給する
    デッドバンド制御回路と、を備える集積回路。
  2. 【請求項２】 請求項１に記載の集積回路において、前
    記フィードバック信号が、前記負荷回路に供給される前
    記出力から検出される電圧の一部である集積回路。
  3. 【請求項３】 請求項１に記載の集積回路において、前
    記フィードバック信号が、前記負荷回路に供給される前
    記出力から電圧を検出する外部の検出回路により供給さ
    れる集積回路。
  4. 【請求項４】 請求項３に記載の集積回路において、前
    記外部の検出回路が少なくとも一つの分圧器を有してい
    る集積回路。
  5. 【請求項５】 請求項１に記載の集積回路において、前
    記デッドバンド制御回路は、前記フィードバック信号を
    基準電圧と比較して該比較に基づく前記デッドタイム制
    御信号を生成する相互コンダクタンス増幅器を有してい
    る集積回路。
  6. 【請求項６】 請求項５に記載の集積回路において、前
    記相互コンダクタンス増幅器の利得の周波数特性が、前
    記相互コンダクタンス増幅器の出力と接地端子の間に接
    続された外部のコンデンサにより補償される集積回路。
  7. 【請求項７】 請求項１に記載の集積回路において、前
    記デッドタイム制御信号が前記デッドタイムに比例する
    集積回路。
  8. 【請求項８】 請求項１に記載の集積回路において、前
    記遅延時間の値が、ｆを前記切換周波数として、略500
    ナノ秒から1/2ｆまでの範囲である集積回路。
  9. 【請求項９】 請求項１に記載の集積回路において、前
    記タイマー回路は前記ＭＯＳゲート型電力用半導体デバ
    イスがオンおよびオフする周波数を制御するために第２
    の制御用入力端子を有し、前記第１および第２の制御用
    入力端子は外部のタイミングコンデンサおよび外部のタ
    イミング抵抗に接続され、該タイミングコンデンサおよ
    び該タイミング抵抗により該タイミング回路の発振周波
    数が設定される集積回路。
  10. 【請求項１０】 直流バス電源から負荷回路を駆動する
    ための回路において、 前記直流バス電源に接続された第１および第２の直流端
    子を有するハーフブリッジの形態に接続された第１およ
    び第２のＭＯＳゲート型電力用半導体デバイスであっ
    て、前記負荷回路に出力信号を供給するために前記第１
    と第２のＭＯＳゲート型電力用半導体デバイスの間の節
    点に共通端子を有している第１および第２のＭＯＳゲー
    ト型電力用半導体デバイス、 前記負荷回路に電気的に結合され、前記負荷回路に供給
    される前記出力に由来するフィードバック電圧を生成す
    る検出回路、ならびに、 前記第１および第２のＭＯＳゲート型電力用半導体デバ
    イスをそれぞれ駆動するための第１および第２の出力
    と、前記第１および第２のＭＯＳゲート型電力用半導体
    デバイスのうちの一方のデバイスのオンへの切り換えを
    前記第１および第２のＭＯＳゲート型電力用半導体デバ
    イスのうちの他方のデバイスのオフへの切り換えから所
    定の遅延時間だけ遅延させることにより、前記第１およ
    び第２のＭＯＳゲート型電力用半導体デバイスの同時駆
    動を防止するデッドタイム遅延回路と、前記フィードバ
    ック電圧に応じて前記デッドタイム遅延回路に前記遅延
    時間の長さを制御するデッドタイム制御信号を供給する
    デッドバンド制御回路とを有する自励発振駆動回路、を
    備える回路。
  11. 【請求項１１】 請求項１０に記載の回路において、前
    記デッドバンド制御回路が、前記負荷回路の大きさに応
    じて前記遅延時間の長さを変える前記デッドタイム制御
    信号を生成することにより前記負荷回路に対して前記出
    力信号を調整する回路。
  12. 【請求項１２】 請求項１０に記載の回路において、前
    記共通端子と接地端子の間に接続された直列ＬＣ回路を
    更に備え、前記負荷回路の振動周波数が前記直列ＬＣ回
    路の共振周波数により制御される回路。
  13. 【請求項１３】 請求項１２に記載の回路において、前
    記直列ＬＣ回路がコンデンサと変圧器の一次巻線とを含
    み、前記負荷回路が前記変圧器の二次巻線の両端間に接
    続されている回路。
  14. 【請求項１４】 請求項１３に記載の回路において、前
    記検出回路が前記直列ＬＣ回路における前記変圧器の前
    記一次巻線の電圧を検出する回路。
  15. 【請求項１５】 請求項１２に記載の回路において、前
    記直列ＬＣ回路と前記接地端子と前記自励発振駆動回路
    の制御用入力端子とに接続された零交叉検出器を更に備
    え、該零交叉検出器が前記負荷回路の前記振動周波数を
    前記ＬＣ回路の共振周波数に維持する回路。
  16. 【請求項１６】 請求項１０に記載の回路において、前
    記フィードバック信号が、前記負荷回路に供給される前
    記出力から検出される電圧の一部である回路。
  17. 【請求項１７】 請求項１０に記載の回路において、前
    記検出回路が少なくとも一つの分圧器を有している回
    路。
  18. 【請求項１８】 請求項１０に記載の回路において、前
    記デッドバンド制御回路は、前記フィードバック信号を
    基準電圧と比較して該比較に基づく前記デッドタイム制
    御信号を生成する相互コンダクタンス増幅器を有してい
    る回路。
  19. 【請求項１９】 請求項１８に記載の回路において、前
    記相互コンダクタンス増幅器の利得の周波数特性が、前
    記相互コンダクタンス増幅器の出力と接地端子の間に接
    続された外部のコンデンサにより補償される回路。
  20. 【請求項２０】 請求項１０に記載の回路において、前
    記デッドタイム制御信号が前記デッドタイムに比例する
    回路。
  21. 【請求項２１】 放電照明装置を駆動するための回路に
    おいて、 直流バス電源に接続された第１および第２の直流端子を
    有するハーフブリッジの形態に接続された第１および第
    ２のＭＯＳゲート型電力用半導体デバイスであって、前
    記照明装置に出力信号を供給するために前記第１と第２
    のＭＯＳゲート型電力用半導体デバイスの間の節点に共
    通端子を有している第１および第２のＭＯＳゲート型電
    力用半導体デバイス、 前記照明装置に電気的に結合され、前記照明装置に供給
    される前記出力に由来するフィードバック電圧を生成す
    る検出回路、ならびに、 前記第１および第２のＭＯＳゲート型電力用半導体デバ
    イスをそれぞれ駆動するための第１および第２の出力
    と、前記第１および第２のＭＯＳゲート型電力用半導体
    デバイスのうちの一方のデバイスのオンへの切り換えを
    前記第１および第２のＭＯＳゲート型電力用半導体デバ
    イスのうちの他方のデバイスのオフへの切り換えから所
    定の遅延時間だけ遅延させることにより、前記第１およ
    び第２のＭＯＳゲート型電力用半導体デバイスの同時駆
    動を防止するデッドタイム遅延回路と、前記フィードバ
    ック電圧に応じて前記デッドタイム遅延回路に前記遅延
    時間の長さを制御するデッドタイム制御信号を供給する
    デッドバンド制御回路とを有する自励発振駆動回路、を
    備える回路。
  22. 【請求項２２】 請求項２１に記載の回路において、前
    記デッドバンド制御回路が、前記照明装置における電流
    に応じて前記遅延時間の長さを変える前記デッドタイム
    制御信号を生成することにより負荷回路である前記照明
    装置に対して前記出力信号を調整する回路。
  23. 【請求項２３】 請求項２１に記載の回路において、前
    記共通端子と前記照明装置との間に接続された直列ＬＣ
    回路を更に備え、前記照明装置の振動周波数が前記直列
    ＬＣ回路の共振周波数により制御される回路。
  24. 【請求項２４】 請求項２３に記載の回路において、前
    記照明装置と前記接地端子と前記自励発振駆動回路の制
    御用入力端子とに接続された零交叉検出器を更に備え、
    該零交叉検出器が前記照明装置の前記振動周波数を前記
    ＬＣ回路の共振周波数に維持する回路。
  25. 【請求項２５】 請求項２１に記載の回路において、前
    記検出回路が前記照明装置の電圧を検出する回路。
  26. 【請求項２６】 請求項２１に記載の回路において、前
    記検出回路が前記フィードバック電圧の値を制御する可
    変抵抗を有することにより調光制御が実現された回路。
  27. 【請求項２７】 請求項２１に記載の回路において、前
    記フィードバック信号が、前記照明装置に供給される前
    記出力から検出される電圧の一部である回路。
  28. 【請求項２８】 請求項２１に記載の回路において、前
    記検出回路が少なくとも一つの分圧器を有している回
    路。
  29. 【請求項２９】 請求項２１に記載の回路において、前
    記デッドバンド制御回路は、前記フィードバック信号を
    基準電圧と比較して該比較に基づく前記デッドタイム制
    御信号を生成する相互コンダクタンス増幅器を有してい
    る回路。
  30. 【請求項３０】 請求項２９に記載の回路において、前
    記相互コンダクタンス増幅器の利得の周波数特性が、前
    記相互コンダクタンス増幅器の出力と接地端子の間に接
    続された外部のコンデンサにより補償される回路。
  31. 【請求項３１】 請求項２１に記載の回路において、前
    記デッドタイム制御信号が前記デッドタイムに比例する
    回路。
  32. 【請求項３２】 請求項２１に記載の回路において、前
    記検出回路が前記照明装置に流れる電流を検出する回
    路。
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