JPH09167100A - 双方向バス制御装置 - Google Patents
双方向バス制御装置Info
- Publication number
- JPH09167100A JPH09167100A JP7326749A JP32674995A JPH09167100A JP H09167100 A JPH09167100 A JP H09167100A JP 7326749 A JP7326749 A JP 7326749A JP 32674995 A JP32674995 A JP 32674995A JP H09167100 A JPH09167100 A JP H09167100A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- blocks
- memory
- block
- reset
- Prior art date
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- Pending
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【課題】 １系統の双方向バスを持つマイコンにより、
複数の機能ブロックを制御するシステムにおいて、機能
ブロックの１つがバス異常を起こした時に、メモリデー
タを破壊することを極力避けるように効率よくリセット
をかけ正常動作に復帰する。 【解決手段】 双方向バス２の異常時に、メモリ制御を
行っていないブロックから先に順次リセットをかけバス
異常から復帰した時点で通常動作に戻ることにより、効
率よく正常動作に復帰させることができる。
複数の機能ブロックを制御するシステムにおいて、機能
ブロックの１つがバス異常を起こした時に、メモリデー
タを破壊することを極力避けるように効率よくリセット
をかけ正常動作に復帰する。 【解決手段】 双方向バス２の異常時に、メモリ制御を
行っていないブロックから先に順次リセットをかけバス
異常から復帰した時点で通常動作に戻ることにより、効
率よく正常動作に復帰させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、１系統の双方向バ
スにより、複数の機能を制御する装置において、バス異
常時に簡単な動作使用により、メモリデータを破壊する
ことを極力避けるように効率よくリセットをかけ正常動
作に復帰するバス制御装置に関するものである。
スにより、複数の機能を制御する装置において、バス異
常時に簡単な動作使用により、メモリデータを破壊する
ことを極力避けるように効率よくリセットをかけ正常動
作に復帰するバス制御装置に関するものである。
【０００２】
【従来の技術】ここで、従来の双方向バス制御装置につ
いて簡単に説明を行う。
いて簡単に説明を行う。
【０００３】従来の制御装置では図３に示すように、１
系統のバスラインで複数の機能ブロックを制御する場
合、機能ブロックの１つがバス異常を起こしてバスライ
ン全体が制御不能になった時次の様な方法がとられてい
た。まずバスラインにつながったすべてのブロックにリ
セット信号をかける。
系統のバスラインで複数の機能ブロックを制御する場
合、機能ブロックの１つがバス異常を起こしてバスライ
ン全体が制御不能になった時次の様な方法がとられてい
た。まずバスラインにつながったすべてのブロックにリ
セット信号をかける。
【０００４】この方法は、簡単なシステムで実現できる
が、メモリを含んだ機能ブロックでは、メモリのデータ
を破壊してしまうことがある。
が、メモリを含んだ機能ブロックでは、メモリのデータ
を破壊してしまうことがある。
【０００５】次に、各機能ブロックと双方向バス間を、
スイッチで切り離し、マイコンが制御しようとするブロ
ックにだけ信号が行くよう構成した場合、コストがかか
り、バスラインにスイッチが入るので制御時間がかかる
という問題がある。
スイッチで切り離し、マイコンが制御しようとするブロ
ックにだけ信号が行くよう構成した場合、コストがかか
り、バスラインにスイッチが入るので制御時間がかかる
という問題がある。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ような構成ではバスラインにつながったすべてのブロッ
クにリセット信号をかけてメモリのデータを破壊してし
まったり、各機能ブロックと双方向バス間をスイッチで
切り離す方法だと、コストがかかり、制御時間がかかる
という問題があった。
ような構成ではバスラインにつながったすべてのブロッ
クにリセット信号をかけてメモリのデータを破壊してし
まったり、各機能ブロックと双方向バス間をスイッチで
切り離す方法だと、コストがかかり、制御時間がかかる
という問題があった。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に、本発明の双方向バス制御装置は、各機能ブロックご
とにリセットラインを設け、バスラインに異常（例え
ば、１つの機能ブロックがバスラインの電流を引き込ん
で、通信ができなくなった時）を起こした時には、メモ
リを持っていないブロックから先に順次リセットをかけ
るようにしたものである。
に、本発明の双方向バス制御装置は、各機能ブロックご
とにリセットラインを設け、バスラインに異常（例え
ば、１つの機能ブロックがバスラインの電流を引き込ん
で、通信ができなくなった時）を起こした時には、メモ
リを持っていないブロックから先に順次リセットをかけ
るようにしたものである。
【０００８】本発明により、１系統の双方向バスで制御
されている複数の機能ブロックのどれかがバスを引き込
んでいても、簡単な動作使用で、正常動作に復帰させる
ことができる。
されている複数の機能ブロックのどれかがバスを引き込
んでいても、簡単な動作使用で、正常動作に復帰させる
ことができる。
【０００９】
【発明の実施の形態】本発明の請求項１に記載の発明
は、１系統の双方向バスを持ち、複数のリセット端子を
もつマイクロコンピュータ（以下、マイコンと略す。）
により、複数の機能ブロックを制御し、機能ブロックの
１つがバス異常を起こした時、メモリ制御を行っていな
いブロックから先に順次リセットをかけバス異常から復
帰した時点で通常動作に戻ることを特徴とした双方向バ
ス制御装置としたものであり、メモリデータを破壊する
ことを極力避けるように効率よくリセットをかけ正常動
作に復帰するという作用を有する。
は、１系統の双方向バスを持ち、複数のリセット端子を
もつマイクロコンピュータ（以下、マイコンと略す。）
により、複数の機能ブロックを制御し、機能ブロックの
１つがバス異常を起こした時、メモリ制御を行っていな
いブロックから先に順次リセットをかけバス異常から復
帰した時点で通常動作に戻ることを特徴とした双方向バ
ス制御装置としたものであり、メモリデータを破壊する
ことを極力避けるように効率よくリセットをかけ正常動
作に復帰するという作用を有する。
【００１０】（実施の形態）以下に、本発明の請求項１
および請求項２に記載された双方向バス制御装置の実施
の形態について、図１、図２を参照しながら説明する。
図１は本発明の一実施の形態における双方向バス制御装
置のフローチャートである。図２は図１のブロック構成
図である。
および請求項２に記載された双方向バス制御装置の実施
の形態について、図１、図２を参照しながら説明する。
図１は本発明の一実施の形態における双方向バス制御装
置のフローチャートである。図２は図１のブロック構成
図である。
【００１１】図２において、符号１は、システム全体を
制御するマイコン、２は、マイコンと各機能ブロックを
パラレルに接続する双方向バス、３および４は、機能ブ
ロック、５は、ＲＡＭ６を備えメモリ機能をもつブロッ
クである。
制御するマイコン、２は、マイコンと各機能ブロックを
パラレルに接続する双方向バス、３および４は、機能ブ
ロック、５は、ＲＡＭ６を備えメモリ機能をもつブロッ
クである。
【００１２】マイコン１と各機能ブロックは同一の双方
向バス２によって制御している。機能ブロックの一つが
異常を起こしバスラインを引き込んでしまうと、すべて
の機能ブロックの制御ができなくなる。また、どの機能
が異常をおこしているのかということの判別もできな
い。
向バス２によって制御している。機能ブロックの一つが
異常を起こしバスラインを引き込んでしまうと、すべて
の機能ブロックの制御ができなくなる。また、どの機能
が異常をおこしているのかということの判別もできな
い。
【００１３】マイコン１は機能ブロックに制御信号を数
回送っても、アクノリッジが帰ってこない時にはバスラ
インの異常と判定し、図２に示すようなルーチンに入
る。
回送っても、アクノリッジが帰ってこない時にはバスラ
インの異常と判定し、図２に示すようなルーチンに入
る。
【００１４】まず、機能ブロック３にリセット信号を送
った後、機能ブロック３に制御信号を送る。この時、ア
クノリッジが返ってくるとバスラインは正常になったと
し、通常動作に戻る。失敗すれば、次に機能ブロック４
にリセット信号を送り、同様の判定をする。
った後、機能ブロック３に制御信号を送る。この時、ア
クノリッジが返ってくるとバスラインは正常になったと
し、通常動作に戻る。失敗すれば、次に機能ブロック４
にリセット信号を送り、同様の判定をする。
【００１５】上記操作を機能ブロックの数だけ行い、最
後にメモリ機能を備えたブロック５にリセット信号を送
る。
後にメモリ機能を備えたブロック５にリセット信号を送
る。
【００１６】これですべてのブロックにリセット信号を
送ったことになり、どのブロックが、異常を起こしてい
ても復帰することができる。
送ったことになり、どのブロックが、異常を起こしてい
ても復帰することができる。
【００１７】かかる構成によれば、どの機能ブロックが
停止しているかをマイコンが判別することが要らないた
め、制御システムを簡略することができ、リセットライ
ンが一本の時のようにバス異常時にすべての機能ブロッ
クにリセット信号を送ることをしなくてよく、個別にリ
セット信号をかけることができるので、メモリを備えた
機能ブロックに不要なリセット信号をかけてメモリの内
容が消去されることなく正常動作に復帰することができ
る。
停止しているかをマイコンが判別することが要らないた
め、制御システムを簡略することができ、リセットライ
ンが一本の時のようにバス異常時にすべての機能ブロッ
クにリセット信号を送ることをしなくてよく、個別にリ
セット信号をかけることができるので、メモリを備えた
機能ブロックに不要なリセット信号をかけてメモリの内
容が消去されることなく正常動作に復帰することができ
る。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
各機能にパラレルに接続された双方向バス異常時に、機
能停止を起こしているブロックを判別することがいら
ず、また、正常な機能ブロックにリセットをかけて、メ
モリを消去してしまう事なく、システムを正常動作に復
帰させることができる。
各機能にパラレルに接続された双方向バス異常時に、機
能停止を起こしているブロックを判別することがいら
ず、また、正常な機能ブロックにリセットをかけて、メ
モリを消去してしまう事なく、システムを正常動作に復
帰させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態における双方向バス制御
装置のフローチャート
装置のフローチャート
【図２】図１のブロック構成図
【図３】従来の双方向バス制御装置のブロック構成図
１ マイコン（マイクロコンピュータ） ２ 双方向バス ３，４ 機能ブロック ５ メモリを備えた機能ブロック ６ ＲＡＭ
Claims (1)
- 【請求項１】 １系統の双方向バスを持ち、複数のリセ
ット端子をもつマイクロコンピュータにより、複数の機
能ブロックを制御し、機能ブロックの１つがバス異常を
起こした時、メモリ制御を行っていないブロックから先
に順次リセットをかけバス異常から復帰した時点で通常
動作に戻ることを特徴とする双方向バス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7326749A JPH09167100A (ja) | 1995-12-15 | 1995-12-15 | 双方向バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7326749A JPH09167100A (ja) | 1995-12-15 | 1995-12-15 | 双方向バス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167100A true JPH09167100A (ja) | 1997-06-24 |
Family
ID=18191259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7326749A Pending JPH09167100A (ja) | 1995-12-15 | 1995-12-15 | 双方向バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09167100A (ja) |
-
1995
- 1995-12-15 JP JP7326749A patent/JPH09167100A/ja active Pending
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