JPH09120979A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JPH09120979A
JPH09120979A JP7277339A JP27733995A JPH09120979A JP H09120979 A JPH09120979 A JP H09120979A JP 7277339 A JP7277339 A JP 7277339A JP 27733995 A JP27733995 A JP 27733995A JP H09120979 A JPH09120979 A JP H09120979A
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insulating film
electrode
device portion
electrodes
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隆 大塚
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    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector

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  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Combinations Of Printed Boards (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】半導体装置と配線基板との接合強度を向上し信
頼性の向上を図るとともに、微細接続が可能でしかも安
価に実現することができる半導体装置およびその製造方
法を提供する。 【解決手段】表面に開口部2a,6aのある絶縁膜2,
6を有し開口部2a,6aに電極3,7を有した第1の
半導体装置部1および第2の半導体装置部5を備え、第
1の半導体装置部1および第2の半導体装置部5を電極
3,7が一致するように、第1の半導体装置部1と第2
の半導体装置部5の絶縁膜2,6同士を接合するととも
に、第1の半導体装置部1と第2の半導体装置部5の電
極3,7同士を電気的に接続している。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、高密度実装に適
した半導体装置とその製造方法に関するものである。
【0002】
【従来の技術】近年、半導体装置の実装密度を向上する
ために,半導体装置を直接配線基板に実装するベアチッ
プ実装が行われるようになってきている。ベアチップ実
装のなかでも、半導体装置の電極上に導電性のバンプと
呼ばれる突起を形成し、配線基板にフェースダウンで実
装するフリップチップ実装が行われてきている。
【0003】上記した従来のフリップチップ実装の一例
として、半田バンプ(SnPb)を用いた実装例について、
図4および図5を用いて説明する。半田バンプを用いた
フリップチップ実装方式では、図4に示すように、まず
半導体チップ31の電極32上にバリヤメタルと呼ばれ
る導電層33を形成する。そして、電解めっき法あるい
は蒸着によりバンプ34を形成する。電解めっきを用い
る場合には、フォトレジストによりバンプ部分をパター
ンニングし、バンプ34を形成した後、バリヤメタル層
33を除去する。また、蒸着による場合においても、フ
ォトレジストによるパターニングを行い、いわゆるリフ
トオフと呼ばれる方法によりレジストの除去を行い、リ
フローにより蒸着された半田をバンプ状にする。
【0004】ここでは、半田バンプを用いたフリップ実
装方式における半導体チップと配線基板の接続方法を図
5を用いて説明する。半導体チップ31上のバンプ34
と相対する配線基板35上の電極36を位置合わせした
後、バンプ34(SnPb)と配線基板35上の電極36例
えばAuの間で、熱による拡散を生じさせバンプ34と配
線基板35上の電極36とを接合する。その後、接続部
分の信頼性を向上させるために、半導体チップ31と配
線基板35間に樹脂37を充填することも行われてい
る。
【0005】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、バンプ34と配線基板35の電極36
との間で金属の拡散を用いて接合を得るため、バンブサ
イズが微小となる場合や、半導体装置上の接合にかかる
バンプ数が少ない場合には、接合の強度が得られないた
め外部応力に対する接合部の信頼性が低いという問題を
有していた。
【0006】また、半導体チップ31と配線基板35間
に樹脂37を充填させた場合は、構成部材が多くなると
ともに、バンプ34を微小な径および高さにする場合、
間隙に樹脂37を充填させるのに時間が必要となるとと
もに、低粘度の樹脂を使用する必要があり、材料的な制
約が大きくなるため、バンプサイズの微小化が図れない
だけでなく、製造コストの増大の要因となっていた。
【0007】したがって、この発明の目的は、半導体装
置と配線基板との接合強度を向上し信頼性の向上を図る
とともに、微細接続が可能でしかも安価に実現すること
ができる半導体装置およびその製造方法を提供すること
にある。
【0008】
【課題を解決するための手段】請求項1記載の半導体装
置は、表面に開口部のある絶縁膜を有し開口部に電極を
有した第1の半導体装置部および第2の半導体装置部を
備え、第1の半導体装置部および第2の半導体装置部を
電極が一致するように、第1の半導体装置部と第2の半
導体装置部の絶縁膜同士を接合するとともに、第1の半
導体装置部と第2の半導体装置部の電極同士を電気的に
接続したことを特徴とするものである。
【0009】請求項1記載の半導体装置によれば、第1
の半導体装置部および第2の半導体装置部を電極が一致
するように相合わせることにより、電極相互の電気的接
続がおこなわれるとともに、絶縁膜同士の接合が同時に
おこなわれる。この場合、第1の半導体装置部および第
2の半導体装置部の電極の接続部分は、その周囲が絶縁
膜により固定される構造となるため、接合強度を向上す
るとともに信頼性を向上でき、しかも微小な電極同士の
接続においても充分な接合強度が得られ、電極のサイズ
や数の影響がなくなる。また、電極上に導電性突起を形
成する場合においても、導電性突起の高さを絶縁膜の厚
み程度とすることが可能となるため、導電性突起の形成
のコストを低減できると共に、接着剤を必要とせずに安
価に製造することが可能となる。
【0010】請求項2記載の半導体装置は、請求項1に
おいて、絶縁膜を無機ガラスとしたものである。請求項
2記載の半導体装置によれば、請求項1の効果のほか、
無機ガラスの親水化により所定温度以上で絶縁膜同士を
融着することが可能となる。請求項3記載の半導体装置
は、請求項1において、第1の半導体装置部の電極と第
2の半導体装置部の電極とが接触により電気的に接続し
ているものである。
【0011】請求項3記載の半導体装置によれば、請求
項1と同効果がある。請求項4記載の半導体装置は、請
求項1において、第1の半導体装置部および第2の半導
体装置部の少なくともいずれか一方の電極が、Siおよ
びGaAsの一方からなるものである。請求項4記載の
半導体装置によれば、請求項1の効果のほか、Siのイ
オン注入等により第1の半導体装置部および第2の半導
体装置部の内部の素子に電極を直接接続する構成となる
ので、内部の配線を大幅に低減することができ、製造コ
ストが大幅に低減できる。
【0012】請求項5記載の半導体装置は、請求項1に
おいて、第1の半導体装置部および第2の半導体装置部
の少なくとも一方の電極が絶縁膜より突出したものであ
る。請求項5記載の半導体装置によれば、請求項1と同
効果がある。請求項6記載の半導体装置は、請求項1に
おいて、第1の半導体装置部および第2の半導体装置部
のいずれか一方の電極が絶縁膜より突出し、他方の電極
が絶縁膜より陥没したものである。
【0013】請求項6記載の半導体装置によれば、請求
項1と同効果がある。請求項7記載の半導体装置は、請
求項1において、第1の半導体装置部および第2の半導
体装置部の少なくとも一方の絶縁膜が平坦化されている
ものである。請求項7記載の半導体装置によれば、請求
項1の効果のほか、第1の半導体装置部と第2の半導体
装置部の接続強度がさらに増大する。
【0014】請求項8記載の半導体装置は、請求項7に
おいて、絶縁膜の表面が段差0.3μm以下の平坦性を
有しているものである。請求項8記載の半導体装置によ
れば、請求項7の効果のほか、接合面積を極大化でき、
接合強度の極大化が可能となる。請求項9記載の半導体
装置の製造方法は、表面に開口部のある絶縁膜を有し開
口部に電極を有した第1の半導体装置部および第2の半
導体装置部を製造する工程と、第1の半導体装置部およ
び第2の半導体装置部の絶縁膜を親水化する工程と、第
1の半導体装置部および第2の半導体装置部の電極同士
が一致するように位置合わせして第1の半導体装置部お
よび第2の半導体装置部を加圧しかつ加熱することによ
り絶縁膜同士を接合するとともに電極を電気的に接続す
る工程とを含むものである。
【0015】請求項9記載の半導体装置の製造方法によ
れば、請求項1の効果のほか、たとえば無機ガラスで形
成した絶縁膜を親水化することにより、所定温度以上で
絶縁膜を融着させることが可能となる。
【0016】
【発明の実施の形態】この発明の第1の実施の形態の半
導体装置とその製造方法について、図1および図2を参
照しながら説明する。図1はこの発明の第1の実施の形
態における半導体装置の断面図である。図1において、
1は第1の半導体装置部、2は第1の半導体装置部1上
に形成されている第1の絶縁膜、3は第1の半導体装置
部1上に形成されている第1の電極、4は第1の電極3
上に形成される第1の導電性突起、5は第1の半導体装
置部1と接続される配線基板を実施の形態とする第2の
半導体装置部、6は第2の半導体装置部5上に形成され
た第2の絶縁膜、7は第2の半導体装置5上の第2の電
極であり、第1の電極3と電気的に接続されることにな
る。8は第1の導電性突起4と接続される第2の導電性
突起である。
【0017】この半導体装置は、表面に開口部2aのあ
る第1の絶縁膜2を有し、開口部2aに第1の電極3を
有した第1の半導体装置部1と、表面に開口部6aのあ
る第2の絶縁膜6を有し、開口部6aに第2の電極7を
有した第2の半導体装置部2を備えている。そして、第
1の半導体装置部1および第2の半導体装置部2を第1
の電極3と第2の電極7が一致するように、第1の半導
体装置部1と第2の半導体装置部2の第1の絶縁膜2と
第2の絶縁膜6同士を接合するとともに、第1の半導体
装置部1と第2の半導体装置部2の第1の電極3と第2
の電極7同士を、たとえば接触により、電気的に接続し
ている。
【0018】実施の形態では、前記したように、第1の
半導体装置部1上の第1の電極3上には第1の導電性突
起4が形成され、第2の半導体装置部5上の第2の電極
7上にも同様に第2の導電性突起8が形成されている。
この場合、第1の導電性突起4は導電性の材料であれば
良いが、特に400℃以下で変形性に富み自己拡散を起こ
す金属として、Au,Sn,In,Bi,Al,Zn,Ag,Pb およびその合
金等、あるいは導電性を有する樹脂が望ましい。
【0019】またこのとき、第1の導電性突起4および
第2の導電性突起8の高さは、第1の絶縁膜2とあるい
は第2の絶縁膜6の厚みと同じか、それよりも高く形成
する。また、第1の導電性突起4あるいは第2の導電性
突起8の一方が第1の絶縁膜2または第2の絶縁膜6よ
りも突出し、他方が第1の絶縁膜2または第2の絶縁膜
6よりも陥没して、突出側の導電性突起4または8が陥
没側の導電性突起8または4に勘合されるようにしても
よい。
【0020】この導電性突起4,8の形成方法は、電解
めっき、蒸着、無電解めっき、浸漬めっきにより行う
が、無電解めっき法あるいは浸漬めっきの方が、電極上
にバリヤメタルの形成を必要としないため望ましい。こ
の実施の形態における半導体装置は、第1の半導体装置
部1上の第1の絶縁膜2と第2の半導体装置部5上の第
2の絶縁膜6が接合されており、同時に第1の電極3と
第2の電極7が電気的に接続された構成となっているた
め、第1の半導体装置部1と第2の半導体装置部5の接
合強度は、第1の絶縁膜2と第2の絶縁膜6の接合強度
が支配的になり、第1の導電性突起4と第2の導電性突
起8の接合面積が微小な場合や、接合強度が低い場合に
おいても充分な強度が得られ、外部応力に対する信頼性
が増大する。
【0021】特に、第1の絶縁膜2と第2の絶縁膜6
が、例えばCMP (Chemical Mechanical Polishing )
技術を用いて平坦化されているため接合強度を増大で
き、第1の絶縁膜2および第2の絶縁膜6の段差が0.3
μm程度以下の場合は、絶縁膜同士の接合面積が極大と
なり、接合強度も極大化させることができる。以上のよ
うに構成された第1の半導体装置部1および第2の半導
体装置部5を用いた半導体装置の製造方法について、図
2を用いて説明する。
【0022】この半導体の製造方法は、表面に開口部2
a,6aのある絶縁膜2,6を有し開口部2a,6aに
電極を有した第1の半導体装置部1および第2の半導体
装置部5を製造する工程と、第1の半導体装置部1およ
び第2の半導体装置部5の絶縁膜2,6を親水化する工
程と、第1の半導体装置部1および第2の半導体装置部
5の電極同士が一致するように位置合わせして第1の半
導体装置部1および第2の半導体装置部5を加圧しかつ
加熱することにより絶縁膜2,6同士を接合するととも
に電極3,7を電気的に接続する工程とを含む。
【0023】実施の形態では、まず第1の半導体装置部
1上の第1の電極3と第2の半導体装置部5上の相対す
る第2の電極7を位置合わせする。そして、第1の半導
体装置部1上の第1の絶縁膜2と、第2の半導体装置部
5上の第2の絶縁膜6を接触させる。これは、通常、真
空吸着孔9を有する加熱機構を有するツール10を用い
て、第1の半導体装置部1を第2の半導体装置部5に押
し当てる。この時、第1の半導体装置部1上の第1の絶
縁膜2と、第2の半導体装置部5上の第2の絶縁膜6が
接触すると同時か、その前に第1の導電性突起4および
第2の導電性突起8が接触する。
【0024】そして、第1の絶縁膜2と第2の絶縁膜
6、および第1の導電性突起4と第2の導電性突起8が
接触した状態で、第1の半導体装置1あるいは第2の半
導体装置5の少なくともどちらかを加熱し、第1の絶縁
膜2と第2の絶縁膜6を接合する。第1の絶縁膜2およ
び第2の絶縁膜6が、SiO2, SiN 等の無機ガラスで形成
されている場合には、無機ガラスを予め親水化してお
く。この親水化は純水により第1の絶縁膜2および第2
の絶縁膜6を洗浄することで可能であり、200 ℃以上の
温度で融着させることが可能となる。この第1の絶縁膜
2と第2の絶縁膜6の接続時に第1の導電突起4と第2
の導電突起8は相互に拡散を生じ、金属結合する。
【0025】また、第1の導電性突起4と第2の導電性
突起8が、第1の絶縁膜2および第2の絶縁膜6の接合
温度で相互に拡散が生じない組み合わせの場合、すなわ
ちAl,Pt,W,Mo,Ni 等で形成されている場合は、接触によ
り電気的な接続が得られている状態となる。この場合、
第1の絶縁膜2および第2の絶縁膜6の接着と同時に、
第1の導電性突起4あるいは第2の導電性突起8を弾性
変形させて接触させる。
【0026】その弾性変形量は、信頼性を得るのに必要
な温度範囲における絶縁膜2,6の膨張および収縮量以
上変形させるだけで充分であり、第1の絶縁膜2と第2
の絶縁膜6をそれぞれ1μmとし、200度の温度範囲
で信頼性を得ようとするとき、熱膨張係数が5.5 ×10-7
とすると、2.2 ×10-4μmの変形量で充分である。以上
のように構成される半導体装置とすることにより、第1
の導電性突起4と第2の導電性突起8の接合部分が第1
の絶縁膜2および第2の絶縁膜6の接合対で囲まれた構
成となる。したがって、第1の導電性突起4と第2の導
電性突起8の接合強度は、第1の絶縁膜2と第2の絶縁
膜6の接合強度が支配的になり、微細な電極同士の接続
であっても接続強度は飛躍的に増大する。特に、第1の
絶縁膜2および第2の絶縁膜6を予め平坦化しておくこ
とにより、第1の半導体装置1と第2の半導体装置5の
接続強度はさらに増大する。
【0027】また、接続部分の第1の導電性突起4と第
2の導電性突起8の厚みの和が2μm程度となり、導電
性突起の形成コストが大幅に低減されると共に、接着剤
を使用しない構成とすることができるので製造コストも
大幅に低減される。また第1の導電性突起4および第2
の導電性突起8の弾性変形量よりも熱膨張率の小さな絶
縁材料で保護される構造となり、信頼性を向上すること
ができ、半導体装置の製造コストが大幅に低減される。
【0028】この発明における第2の実施の形態につい
て図3に基づいて説明する。第1の実施の形態と異なる
点は、第1の電極3および第2の電極7の少なくともい
ずれか一方がSiあるいはGaAsで形成されている点
にある。第2の電極20がSiで形成された例について
説明すると、第2の電極20がSiの場合には、図3に
示すように、第1の導電性突起4は第2の半導体装置部
5上に形成されている第2の電極20に接続されてい
る。
【0029】この第2の電極20をイオン注入された領
域とすれば、トランジスタの電極として第1の導電性突
起4を利用することが可能となる。このように、この実
施の形態によれば、第2の半導体装置部5の内部の素子
たとえばトランジスタに直接接続する構成となり、第2
の半導体装置部5の内部の配線を大幅に低減ですること
が可能となり、第2の半導体装置部2の製造コストが大
幅に低減できる。
【0030】
【発明の効果】請求項1記載の半導体装置によれば、第
1の半導体装置部および第2の半導体装置部の電極の接
続部分は、その周囲が絶縁膜により固定される構造とな
るため、接合強度を向上するとともに信頼性を向上で
き、しかも微小な電極同士の接続においても充分な接合
強度が得られ、電極のサイズや数の影響がなくなる。ま
た、電極上に導電性突起を形成する場合においても、導
電性突起の高さを絶縁膜の厚み程度とすることが可能と
なるため、導電性突起の形成のコストを低減できると共
に、接着剤を必要とせずに安価に製造することが可能と
なるという効果がある。
【0031】請求項2記載の半導体装置によれば、請求
項1において、絶縁膜を無機ガラスとしたため、請求項
1の効果のほか、無機ガラスの親水化により所定温度以
上で絶縁膜同士を融着することが可能となる。請求項3
記載の半導体装置によれば、請求項1において、第1の
半導体装置部の電極と第2の半導体装置部の電極とが接
触により電気的に接続しているため、請求項1と同効果
がある。
【0032】請求項4記載の半導体装置によれば、請求
項1において、第1の半導体装置部および第2の半導体
装置部の少なくともいずれか一方の電極が、Siおよび
GaAsの一方からなるため、請求項1の効果ほか、S
iのイオン注入等により第1の半導体装置部および第2
の半導体装置部の内部の素子に電極を直接接続する構成
となるので、内部の配線を大幅に低減することができ、
製造コストが大幅に低減できる。
【0033】請求項5記載の半導体装置によれば、請求
項1において、第1の半導体装置部および第2の半導体
装置部の少なくとも一方の電極が絶縁膜より突出したた
め、請求項1と同効果がある。請求項6記載の半導体装
置によれば、請求項1において、第1の半導体装置部お
よび第2の半導体装置部のいずれか一方の電極が絶縁膜
より突出し、他方の電極が絶縁膜より陥没したため、請
求項1と同効果がある。
【0034】請求項7記載の半導体装置によれば、請求
項1において、第1の半導体装置部および第2の半導体
装置部の少なくとも一方の絶縁膜が平坦化されているた
め、請求項1の効果のほか、第1の半導体装置部と第2
の半導体装置部の接続強度がさらに増大する。請求項8
記載の半導体装置によれば、請求項7において、絶縁膜
の表面が段差0.3μm以下の平坦性を有しているた
め、請求項7の効果のほか、接合面積を極大化でき、接
合強度の極大化が可能となる。
【0035】請求項9記載の半導体装置の製造方法によ
れば、表面に開口部のある絶縁膜を有し開口部に電極を
有した第1の半導体装置部および第2の半導体装置部を
製造する工程と、第1の半導体装置部および第2の半導
体装置部の絶縁膜を親水化する工程と、第1の半導体装
置部および第2の半導体装置部の電極同士が一致するよ
うに位置合わせして第1の半導体装置部および第2の半
導体装置部を加圧しかつ加熱することにより絶縁膜同士
を接合するとともに電極を電気的に接続する工程とを含
むため、請求項1の効果を有するとともに、たとえば無
機ガラスで形成した絶縁膜を親水化することにより、所
定温度以上で絶縁膜を融着させることが可能となる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態における半導体装
置の構成図である。
【図2】第1の半導体装置部と第2の半導体装置部との
接合前の状態の構成図である。
【図3】第2の実施の形態における半導体装置の構成図
である。
【図4】従来例を示す半導体装置の第1の半導体装置部
と第2の半導体装置部との接合前の状態の構成図であ
る。
【図5】その従来例の半導体装置の構成図である。
【符号の説明】
1 第1の半導体装置部 2 第1の絶縁膜 2a 開口部 3 第1の電極 4 第1の導電性突起 5 第2の半導体装置部 6 第2の絶縁膜 6a 開口部 7 第2の電極 8 第2の導電性突起

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 表面に開口部のある絶縁膜を有し前記開
    口部に電極を有した第1の半導体装置部および第2の半
    導体装置部を備え、前記第1の半導体装置部および第2
    の半導体装置部を前記電極が一致するように、前記第1
    の半導体装置部と第2の半導体装置部の前記絶縁膜同士
    を接合するとともに、前記第1の半導体装置部と第2の
    半導体装置部の前記電極同士を電気的に接続したことを
    特徴とする半導体装置。
  2. 【請求項2】 絶縁膜が無機ガラスである請求項1記載
    の半導体装置。
  3. 【請求項3】 第1の半導体装置部の電極と第2の半導
    体装置部の電極とが接触により電気的に接続している請
    求項1記載の半導体装置。
  4. 【請求項4】 第1の半導体装置部および第2の半導体
    装置部の少なくともいずれか一方の電極が、Siおよび
    GaAsの一方からなる請求項1記載の半導体装置。
  5. 【請求項5】 第1の半導体装置部および第2の半導体
    装置部の少なくとも一方の電極が絶縁膜より突出した請
    求項1記載の半導体装置。
  6. 【請求項6】 第1の半導体装置部および第2の半導体
    装置部のいずれか一方の電極が絶縁膜より突出し、他方
    の電極が絶縁膜より陥没した請求項1記載の半導体装
    置。
  7. 【請求項7】 第1の半導体装置部および第2の半導体
    装置部の少なくとも一方の絶縁膜が平坦化されている請
    求項1記載の半導体装置。
  8. 【請求項8】 絶縁膜の表面が段差0.3μm以下の平
    坦性を有している請求項7記載の半導体装置。
  9. 【請求項9】 表面に開口部のある絶縁膜を有し前記開
    口部に電極を有した第1の半導体装置部および第2の半
    導体装置部を製造する工程と、前記第1の半導体装置部
    および第2の半導体装置部の前記絶縁膜を親水化する工
    程と、前記第1の半導体装置部および第2の半導体装置
    部の電極同士が一致するように位置合わせして前記第1
    の半導体装置部および第2の半導体装置部を加圧しかつ
    加熱することにより前記絶縁膜同士を接合するとともに
    前記電極を電気的に接続する工程とを含む半導体装置の
    製造方法。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017112383A (ja) * 2003-02-07 2017-06-22 ジプトロニクス・インコーポレイテッド 室温金属直接ボンディング
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11011418B2 (en) 2005-08-11 2021-05-18 Invensas Bonding Technologies, Inc. 3D IC method and device
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11264345B2 (en) 2015-08-25 2022-03-01 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
CN115297986A (zh) * 2020-03-27 2022-11-04 三菱电机株式会社 金属接合体、半导体装置、波导管及被接合构件的接合方法
US11545519B2 (en) 2010-07-09 2023-01-03 Canon Kabushiki Kaisha Member for solid-state image pickup device and method for manufacturing solid-state image pickup device
US11728313B2 (en) 2018-06-13 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Offset pads over TSV
US11804377B2 (en) 2018-04-05 2023-10-31 Adeia Semiconductor Bonding Technologies, Inc. Method for preparing a surface for direct-bonding
US11929347B2 (en) 2020-10-20 2024-03-12 Adeia Semiconductor Technologies Llc Mixed exposure for large die

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141218B2 (en) 2003-02-07 2018-11-27 Invensas Bonding Technologies, Inc. Room temperature metal direct bonding
JP2017112383A (ja) * 2003-02-07 2017-06-22 ジプトロニクス・インコーポレイテッド 室温金属直接ボンディング
US11515202B2 (en) 2005-08-11 2022-11-29 Adeia Semiconductor Bonding Technologies Inc. 3D IC method and device
US11011418B2 (en) 2005-08-11 2021-05-18 Invensas Bonding Technologies, Inc. 3D IC method and device
US11289372B2 (en) 2005-08-11 2022-03-29 Invensas Bonding Technologies, Inc. 3D IC method and device
US11545519B2 (en) 2010-07-09 2023-01-03 Canon Kabushiki Kaisha Member for solid-state image pickup device and method for manufacturing solid-state image pickup device
US11830838B2 (en) 2015-08-25 2023-11-28 Adeia Semiconductor Bonding Technologies Inc. Conductive barrier direct hybrid bonding
US11264345B2 (en) 2015-08-25 2022-03-01 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US11552041B2 (en) 2017-09-24 2023-01-10 Adeia Semiconductor Bonding Technologies Inc. Chemical mechanical polishing for hybrid bonding
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11804377B2 (en) 2018-04-05 2023-10-31 Adeia Semiconductor Bonding Technologies, Inc. Method for preparing a surface for direct-bonding
US11955445B2 (en) 2018-06-13 2024-04-09 Adeia Semiconductor Bonding Technologies Inc. Metal pads over TSV
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11728313B2 (en) 2018-06-13 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Offset pads over TSV
US11749645B2 (en) 2018-06-13 2023-09-05 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11756880B2 (en) 2018-10-22 2023-09-12 Adeia Semiconductor Bonding Technologies Inc. Interconnect structures
CN115297986B (zh) * 2020-03-27 2023-09-29 三菱电机株式会社 金属接合体、半导体装置、波导管及被接合构件的接合方法
CN115297986A (zh) * 2020-03-27 2022-11-04 三菱电机株式会社 金属接合体、半导体装置、波导管及被接合构件的接合方法
US11929347B2 (en) 2020-10-20 2024-03-12 Adeia Semiconductor Technologies Llc Mixed exposure for large die

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