JPH09117130A - 昇圧型コンバーター回路 - Google Patents
昇圧型コンバーター回路Info
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- JPH09117130A JPH09117130A JP8204602A JP20460296A JPH09117130A JP H09117130 A JPH09117130 A JP H09117130A JP 8204602 A JP8204602 A JP 8204602A JP 20460296 A JP20460296 A JP 20460296A JP H09117130 A JPH09117130 A JP H09117130A
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- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
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- H02M1/00—Details of apparatus for conversion
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- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Power Conversion In General (AREA)
Abstract
(57)【要約】
【課題】 出力ダイオードの逆回復の電流を制限すると
同時に、電界効果トランジスターに流入される尖頭電圧
を除去する昇圧型コンバーター回路を提供する。 【解決手段】 入力電圧蓄積用インダクターと、前記イ
ンダクターに蓄積された電流をスイッチングによりダイ
オードおよびコンデンサーを通してＤＣ電圧で出力する
ための電界効果トランジスターと、前記ダイオードに流
れる逆回復電流を制限するための電流制限回路と、前記
電界効果トランジスターに流入される尖頭電圧を除去す
るためのスナバ回路とからなる昇圧型コンバーター回路
において、前記電流制限回路をインダクターの出力端と
出力ダイオードの入力端との間に直列接続する。
同時に、電界効果トランジスターに流入される尖頭電圧
を除去する昇圧型コンバーター回路を提供する。 【解決手段】 入力電圧蓄積用インダクターと、前記イ
ンダクターに蓄積された電流をスイッチングによりダイ
オードおよびコンデンサーを通してＤＣ電圧で出力する
ための電界効果トランジスターと、前記ダイオードに流
れる逆回復電流を制限するための電流制限回路と、前記
電界効果トランジスターに流入される尖頭電圧を除去す
るためのスナバ回路とからなる昇圧型コンバーター回路
において、前記電流制限回路をインダクターの出力端と
出力ダイオードの入力端との間に直列接続する。
Description
【０００１】
【発明の属する分野】本発明は昇圧型コンバーター回路
に関するものであって、より詳細には昇圧型コンバータ
ーにおいてインダクターを出力ダイオードに連結して逆
回復電流を抑制し、前記インダクターにコンデンサー及
びダイオードを並列に連結して主スイッチング素子に印
加される尖頭電圧(ピーク電圧)を減少させる事ができる
ようにした昇圧型コンバーター回路に関する。
に関するものであって、より詳細には昇圧型コンバータ
ーにおいてインダクターを出力ダイオードに連結して逆
回復電流を抑制し、前記インダクターにコンデンサー及
びダイオードを並列に連結して主スイッチング素子に印
加される尖頭電圧(ピーク電圧)を減少させる事ができる
ようにした昇圧型コンバーター回路に関する。
【０００２】
【従来の技術】従来の技術による昇圧型コンバーター回
路は、図１に示されたとおり、ＡＣまたはＤＣ入力電圧
に従い、所定の電流を蓄積するインダクター（Ｌ１）
と；外部スイッチングパルス入力に従い、前記インダク
ター（Ｌ１）に蓄積された電流をダイオード（Ｄ１）を
通してＤＣ電圧で出力させるため、スイッチング動作を
遂行する電界効果トランジスター（ＦＥＴ）と；前記ダ
イオード（Ｄ１）の逆回復電流を制限するためのインダ
クター（Ｌ２）、コンデンサー（Ｃ１）、ダイオード
（Ｄ２）および抵抗（Ｒ）で構成された電流制限回路部
（１０）と、ＤＣ出力の尖頭電圧を除去するスナバ（sn
ubber）回路部（１１）で構成されている。図１に示し
た符号（Ｃ２）は直流平滑用コンデンサーである。
路は、図１に示されたとおり、ＡＣまたはＤＣ入力電圧
に従い、所定の電流を蓄積するインダクター（Ｌ１）
と；外部スイッチングパルス入力に従い、前記インダク
ター（Ｌ１）に蓄積された電流をダイオード（Ｄ１）を
通してＤＣ電圧で出力させるため、スイッチング動作を
遂行する電界効果トランジスター（ＦＥＴ）と；前記ダ
イオード（Ｄ１）の逆回復電流を制限するためのインダ
クター（Ｌ２）、コンデンサー（Ｃ１）、ダイオード
（Ｄ２）および抵抗（Ｒ）で構成された電流制限回路部
（１０）と、ＤＣ出力の尖頭電圧を除去するスナバ（sn
ubber）回路部（１１）で構成されている。図１に示し
た符号（Ｃ２）は直流平滑用コンデンサーである。
【０００３】このように構成されている従来の昇圧型コ
ンバーター回路は、電界効果トランジスター（ＦＥＴ）
がターンオン状態ではＰ１ルートを通して、入力された
ＡＣまたはＤＣ入力電流が流れるようになるのでインダ
クター（Ｌ１）に所定のレベルの電流が蓄積される。次
いで、前記電界効果トランジスター（ＦＥＴ）がそのゲ
ート側（Ｇ）に印加されるパルスに従いターンオフされ
ると、Ｐ２ルートを通してダイオード（Ｄ１）の逆回復
電流が流れる。
ンバーター回路は、電界効果トランジスター（ＦＥＴ）
がターンオン状態ではＰ１ルートを通して、入力された
ＡＣまたはＤＣ入力電流が流れるようになるのでインダ
クター（Ｌ１）に所定のレベルの電流が蓄積される。次
いで、前記電界効果トランジスター（ＦＥＴ）がそのゲ
ート側（Ｇ）に印加されるパルスに従いターンオフされ
ると、Ｐ２ルートを通してダイオード（Ｄ１）の逆回復
電流が流れる。
【０００４】この時、電流制限回路部（１０）内のイン
ダクター（Ｌ２）により前記ダイオード（Ｄ１）の逆回
復電流が制限され、前記ダイオード（Ｄ１）は逆阻止状
態となる。従って、Ｐ２ルートを通して流れる電流はＰ
３ルートを通して流れるようになり、電流制限回路部
（１０）内のコンデンサー（Ｃ１）に充填された電荷は
抵抗（Ｒ）を通して消耗される。
ダクター（Ｌ２）により前記ダイオード（Ｄ１）の逆回
復電流が制限され、前記ダイオード（Ｄ１）は逆阻止状
態となる。従って、Ｐ２ルートを通して流れる電流はＰ
３ルートを通して流れるようになり、電流制限回路部
（１０）内のコンデンサー（Ｃ１）に充填された電荷は
抵抗（Ｒ）を通して消耗される。
【０００５】しかし、前記電流制限回路部（１０）のイ
ンダクター（Ｌ２）には継続的に一方向にのみ電流が流
れるようになるので、ダイオード（Ｄ１）の逆回復電流
に対する尖頭電流の制限性能が弱い短所がある。また、
次の電界効果トランジスター（ＦＥＴ）のターンオンの
時まで前記インダクター（Ｌ２）の電流はゼロ状態にリ
セットされているべきなので、スナバ回路の容量とサイ
ズが大きくなる短所もある。
ンダクター（Ｌ２）には継続的に一方向にのみ電流が流
れるようになるので、ダイオード（Ｄ１）の逆回復電流
に対する尖頭電流の制限性能が弱い短所がある。また、
次の電界効果トランジスター（ＦＥＴ）のターンオンの
時まで前記インダクター（Ｌ２）の電流はゼロ状態にリ
セットされているべきなので、スナバ回路の容量とサイ
ズが大きくなる短所もある。
【０００６】
【発明が解決しようとする課題】本発明は、前記のよう
な従来の短所を解決しようとするものであって、その目
的は昇圧型コンバーターにおいてインダクターを出力ダ
イオードに連結して、逆回復電流を抑制させ、また前記
インダクターに対して、コンデンサ及びダイオードを並
列に連結して主スイッチング素子に印加されるピーク電
圧を減少させることができるようにして、逆回復電流の
立ち上がり勾配と大きさを減少させ、ＥＭＩ（電磁干
渉)ノイズの発生を抑制すると同時に、主スイッチング
素子の損失を低減させることができるようにする昇圧型
コンバーター回路を提供することにある。
な従来の短所を解決しようとするものであって、その目
的は昇圧型コンバーターにおいてインダクターを出力ダ
イオードに連結して、逆回復電流を抑制させ、また前記
インダクターに対して、コンデンサ及びダイオードを並
列に連結して主スイッチング素子に印加されるピーク電
圧を減少させることができるようにして、逆回復電流の
立ち上がり勾配と大きさを減少させ、ＥＭＩ（電磁干
渉)ノイズの発生を抑制すると同時に、主スイッチング
素子の損失を低減させることができるようにする昇圧型
コンバーター回路を提供することにある。
【０００７】
【課題を解決するための手段】前記のような目的を達成
するため、本発明は、入力電圧蓄積用インダクターと、
前記インダクターに蓄積された電流をスイッチングして
出力ダイオードを通しＤＣ電圧を出力させるための電界
効果トランジスターと、前記ダイオードに流れる逆回復
電流を制限するための電流制限回路部と、前記電界効果
トランジスターに流入される尖頭電圧を除去するための
スナバ回路部とを備えることに特徴がある。
するため、本発明は、入力電圧蓄積用インダクターと、
前記インダクターに蓄積された電流をスイッチングして
出力ダイオードを通しＤＣ電圧を出力させるための電界
効果トランジスターと、前記ダイオードに流れる逆回復
電流を制限するための電流制限回路部と、前記電界効果
トランジスターに流入される尖頭電圧を除去するための
スナバ回路部とを備えることに特徴がある。
【０００８】
【発明の実施の形態】図２は、本発明による昇圧型コン
バーター回路の一つの実施例を示した回路図であって、
図２に示したとおり、ＡＣまたはＤＣ電圧の入力に従
い、所定の電流を蓄積するインダクター（Ｌ１）と；外
部スイッチングパルス入力に従い、前記インダクター
（Ｌ１）が蓄積された電流をダイオード（Ｄ１）を通し
てＤＣ電圧で出力させるためのスイッチング動作を遂行
する電界効果トランジスター（ＦＥＴ）と；前記ダイオ
ード（Ｄ１）に流れる逆回復電流を制限するためのイン
ダクター（Ｌ２）、コンデンサー（Ｃ１）、ダイオード
（Ｄ２）及び抵抗（Ｒ）で構成された電流制限回路部
（２０）と、電界効果トランジスターに流入される尖頭
電圧を除去するためのスナバ回路部（１１）とからな
る。
バーター回路の一つの実施例を示した回路図であって、
図２に示したとおり、ＡＣまたはＤＣ電圧の入力に従
い、所定の電流を蓄積するインダクター（Ｌ１）と；外
部スイッチングパルス入力に従い、前記インダクター
（Ｌ１）が蓄積された電流をダイオード（Ｄ１）を通し
てＤＣ電圧で出力させるためのスイッチング動作を遂行
する電界効果トランジスター（ＦＥＴ）と；前記ダイオ
ード（Ｄ１）に流れる逆回復電流を制限するためのイン
ダクター（Ｌ２）、コンデンサー（Ｃ１）、ダイオード
（Ｄ２）及び抵抗（Ｒ）で構成された電流制限回路部
（２０）と、電界効果トランジスターに流入される尖頭
電圧を除去するためのスナバ回路部（１１）とからな
る。
【０００９】
【発明の効果】このように構成された本発明の作用効果
を説明すると、下記のとおりである。
を説明すると、下記のとおりである。
【００１０】先ず、電界効果トランジスター（ＦＥＴ）
がターンオン状態ではＰ１ルートを通して入力されたＡ
ＣまたはＤＣ入力の電流が流れるようになるので、イン
ダクター（Ｌ１）に所定のレベルの電流が蓄積される。
がターンオン状態ではＰ１ルートを通して入力されたＡ
ＣまたはＤＣ入力の電流が流れるようになるので、イン
ダクター（Ｌ１）に所定のレベルの電流が蓄積される。
【００１１】次いで、前記電界効果トランジスター（Ｆ
ＥＴ）がゲート側（Ｇ）に印加されるパルスに従いター
ンオフされると、Ｐ２ルートを通してダイオード（Ｄ
１）の逆回復の電流が流れる。この時、電流制限回路部
（２０）内のインダクター（Ｌ２）によりダイオード
（Ｄ１）の逆回復電流が制限され、前記ダイオード（Ｄ
１）は逆阻止状態となる。従って、Ｐ２ルートを通して
流れる電流はＰ３ルートを通して流れるようになり、電
流制限回路部（２０）のコンデンサー（Ｃ１）に充填さ
れた電流は抵抗（Ｒ）を通して消耗される。一方、前記
電界効果トランジスター（ＦＥＴ）がターンオフされた
瞬間、Ｐ２ルートを通して流れる電流はＰ３ルートとダ
イオード（Ｄ１）およびコンデンサー（Ｃ２）を通して
グラウンドに流れるようになって、電流制限回路部（２
０）内のコンデンサー（Ｃ１）に充填されて、抵抗
（Ｒ）に流れる。このように本発明はスナバー回路部
（１１）と前記電流のルートを通して電界効果トランジ
スター（ＦＥＴ）に印加される尖頭電圧を防止すること
ができる。
ＥＴ）がゲート側（Ｇ）に印加されるパルスに従いター
ンオフされると、Ｐ２ルートを通してダイオード（Ｄ
１）の逆回復の電流が流れる。この時、電流制限回路部
（２０）内のインダクター（Ｌ２）によりダイオード
（Ｄ１）の逆回復電流が制限され、前記ダイオード（Ｄ
１）は逆阻止状態となる。従って、Ｐ２ルートを通して
流れる電流はＰ３ルートを通して流れるようになり、電
流制限回路部（２０）のコンデンサー（Ｃ１）に充填さ
れた電流は抵抗（Ｒ）を通して消耗される。一方、前記
電界効果トランジスター（ＦＥＴ）がターンオフされた
瞬間、Ｐ２ルートを通して流れる電流はＰ３ルートとダ
イオード（Ｄ１）およびコンデンサー（Ｃ２）を通して
グラウンドに流れるようになって、電流制限回路部（２
０）内のコンデンサー（Ｃ１）に充填されて、抵抗
（Ｒ）に流れる。このように本発明はスナバー回路部
（１１）と前記電流のルートを通して電界効果トランジ
スター（ＦＥＴ）に印加される尖頭電圧を防止すること
ができる。
【００１２】また、前記インダクター（Ｌ２）には両方
向に電流が流れるようになってダイオード（Ｄ１）の逆
回復の電流に対する尖頭電流の制限性能が向上される。
向に電流が流れるようになってダイオード（Ｄ１）の逆
回復の電流に対する尖頭電流の制限性能が向上される。
【００１３】以上のように、本発明は、インダクターと
出力ダイオードおよび電界効果トランジスターとの間に
連結された電流制限回路部により電界効果トランジスタ
ーに流入される尖頭電圧を除去すると同時に、逆回復電
流の立ち上がり勾配と大きさを減らしてＥＭＩノイズの
発生を抑制させ、また主スイッチング素子の損失を低減
させる効果がある。
出力ダイオードおよび電界効果トランジスターとの間に
連結された電流制限回路部により電界効果トランジスタ
ーに流入される尖頭電圧を除去すると同時に、逆回復電
流の立ち上がり勾配と大きさを減らしてＥＭＩノイズの
発生を抑制させ、また主スイッチング素子の損失を低減
させる効果がある。
【図１】 従来の技術による昇圧型コンバーター回路の
一実施例を示した回路図。
一実施例を示した回路図。
【図２】 本発明による昇圧型コンバーター回路の一実
施例を示した回路図。
施例を示した回路図。
Ｌ１，Ｌ２：インダクター Ｄ１，Ｄ２：ダイオード Ｃ１：コンデンサー １１：スナバ回路部 ２０：電流制限回路部
Claims (2)
- 【請求項１】 ＡＣまたはＤＣ電圧の入力に従い、所定
の電流を蓄積する入力電圧蓄積用インダクターと前記イ
ンダクターに蓄積された電流をスイッチングして出力ダ
イオードを通しＤＣ電圧で出力するための電界効果トラ
ンジスターと、前記ダイオードに流れる逆回復電流を制
限するための電流制限回路部と、前記電界効果トランジ
スターに流入される尖頭電圧を除去するためのスナバ回
路部とからなることを特徴とする昇圧型コンバーター回
路。 - 【請求項２】 前記制限回路部はインダクターとダイオ
ードとの間に入力電圧制限用インダクターを直列接続
し、前記入力電圧制限用インダクターにコンデンサーお
よびダイオードを並列接続し、前記コンデンサーに抵抗
を並列接続して構成することを特徴とする請求項１に記
載の昇圧型コンバーター回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019950023353U KR0134705Y1 (ko) | 1995-08-31 | 1995-08-31 | 승압형 컨버터 회로 |
| KR1995-23353 | 1995-08-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09117130A true JPH09117130A (ja) | 1997-05-02 |
Family
ID=19422347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8204602A Pending JPH09117130A (ja) | 1995-08-31 | 1996-08-02 | 昇圧型コンバーター回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09117130A (ja) |
| KR (1) | KR0134705Y1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0896418A2 (en) * | 1997-08-05 | 1999-02-10 | Lucent Technologies Inc. | Circuit for reducing switching losses of a power converter and method of operation thereof |
| JP2010516223A (ja) * | 2007-01-12 | 2010-05-13 | パワー・インテグレーションズ・インコーポレーテッド | スナバを有する電力コンバータ |
| JP2014007896A (ja) * | 2012-06-26 | 2014-01-16 | Taiyo Yuden Co Ltd | スイッチング電源装置 |
| CN110277905A (zh) * | 2019-07-22 | 2019-09-24 | 哈尔滨理工大学 | 电源的数字控制方法、功率因数校正级、以及功率因数校正方法 |
| CN110933815A (zh) * | 2019-12-03 | 2020-03-27 | 哈尔滨理工大学 | Led驱动电源及其数字控制方法 |
-
1995
- 1995-08-31 KR KR2019950023353U patent/KR0134705Y1/ko not_active IP Right Cessation
-
1996
- 1996-08-02 JP JP8204602A patent/JPH09117130A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0896418A2 (en) * | 1997-08-05 | 1999-02-10 | Lucent Technologies Inc. | Circuit for reducing switching losses of a power converter and method of operation thereof |
| EP0896418A3 (en) * | 1997-08-05 | 2001-01-03 | Lucent Technologies Inc. | Circuit for reducing switching losses of a power converter and method of operation thereof |
| JP2010516223A (ja) * | 2007-01-12 | 2010-05-13 | パワー・インテグレーションズ・インコーポレーテッド | スナバを有する電力コンバータ |
| JP2014007896A (ja) * | 2012-06-26 | 2014-01-16 | Taiyo Yuden Co Ltd | スイッチング電源装置 |
| CN110277905A (zh) * | 2019-07-22 | 2019-09-24 | 哈尔滨理工大学 | 电源的数字控制方法、功率因数校正级、以及功率因数校正方法 |
| CN110933815A (zh) * | 2019-12-03 | 2020-03-27 | 哈尔滨理工大学 | Led驱动电源及其数字控制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970011430U (ko) | 1997-03-29 |
| KR0134705Y1 (ko) | 1999-04-15 |
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