JPH09107212A - 高周波９０度分配合成回路 - Google Patents
高周波９０度分配合成回路Info
- Publication number
- JPH09107212A JPH09107212A JP26163695A JP26163695A JPH09107212A JP H09107212 A JPH09107212 A JP H09107212A JP 26163695 A JP26163695 A JP 26163695A JP 26163695 A JP26163695 A JP 26163695A JP H09107212 A JPH09107212 A JP H09107212A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- degree distribution
- distribution
- circuit
- variable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】
【課題】 半導体基板や誘電体基板上に誘電体膜や導体
を積層して高周波回路を形成する技術に関し、高周波９
０度分配合成回路を作成する場合の誘電体膜厚のばらつ
きに起因する特性の乱れを補正し得る手段の実現を課題
とする。 【解決手段】 半導体基板または誘電体基板上に誘電体
膜及び導体を多層に積層した多層構造の高周波回路で、
異なる誘電体膜上に１／４波長の伝送線路がそれぞれ形
成され、該２本の１／４波長の伝送線路が方向性結合器
として機能する高周波９０度分配合成回路において、上
記２本の１／４波長の伝送線路間に、可変容量を接続す
ることにより構成する。
を積層して高周波回路を形成する技術に関し、高周波９
０度分配合成回路を作成する場合の誘電体膜厚のばらつ
きに起因する特性の乱れを補正し得る手段の実現を課題
とする。 【解決手段】 半導体基板または誘電体基板上に誘電体
膜及び導体を多層に積層した多層構造の高周波回路で、
異なる誘電体膜上に１／４波長の伝送線路がそれぞれ形
成され、該２本の１／４波長の伝送線路が方向性結合器
として機能する高周波９０度分配合成回路において、上
記２本の１／４波長の伝送線路間に、可変容量を接続す
ることにより構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板や誘電
体基板上に誘電体膜や導体を積層して高周波回路を形成
する多層化高周波回路技術に関するもので、例えば、１
ＧＨｚ以上の高周波信号を９０度位相をずらして分配合
成する高周波９０度分配合成回路に関し、特に誘電体膜
厚のばらつきに起因する特性の乱れを補正することので
きる回路構成に係る。
体基板上に誘電体膜や導体を積層して高周波回路を形成
する多層化高周波回路技術に関するもので、例えば、１
ＧＨｚ以上の高周波信号を９０度位相をずらして分配合
成する高周波９０度分配合成回路に関し、特に誘電体膜
厚のばらつきに起因する特性の乱れを補正することので
きる回路構成に係る。
【０００２】
【従来の技術】高出力増幅器や、バランス型ミキサ等の
高周波回路は、単位ユニットとなる増幅器や、ミキサを
２つ以上使用して回路が構成される。このような高周波
回路では、単位ユニットとなる各増幅器や、ミキサに、
高周波信号を９０度位相をずらして等分配したり、各増
幅器や、ミキサから出力される高周波信号を、９０度位
相をずらして合成する９０度分配合成回路が用いられ
る。
高周波回路は、単位ユニットとなる増幅器や、ミキサを
２つ以上使用して回路が構成される。このような高周波
回路では、単位ユニットとなる各増幅器や、ミキサに、
高周波信号を９０度位相をずらして等分配したり、各増
幅器や、ミキサから出力される高周波信号を、９０度位
相をずらして合成する９０度分配合成回路が用いられ
る。
【０００３】図１６は従来の多層化高周波回路技術を用
いた９０度分配合成回路の構成を示す図であって、
（ａ）は斜視図、（ｂ）は（ａ）のＡ−Ａ線での断面
図、（ｃ）は等価回路図である。なお、図１６（ａ）
は、その構造の理解を容易にするため、誘電体膜５−
１，５−２を透明なものとして表現している。
いた９０度分配合成回路の構成を示す図であって、
（ａ）は斜視図、（ｂ）は（ａ）のＡ−Ａ線での断面
図、（ｃ）は等価回路図である。なお、図１６（ａ）
は、その構造の理解を容易にするため、誘電体膜５−
１，５−２を透明なものとして表現している。
【０００４】同図において、半導体基板４の上面に接地
導体３が形成され、該接地導体３上に誘電体膜５−１が
形成され、該誘電体膜５−１上に１／４波長の伝送線路
（以下λ／４線路ともいう）２が形成され、この、誘電
体膜５−１、及び、λ／４線路２の上に誘電体膜５−２
が形成されている。そして、該誘電体膜５−２上にλ／
４線路１が形成される。
導体３が形成され、該接地導体３上に誘電体膜５−１が
形成され、該誘電体膜５−１上に１／４波長の伝送線路
（以下λ／４線路ともいう）２が形成され、この、誘電
体膜５−１、及び、λ／４線路２の上に誘電体膜５−２
が形成されている。そして、該誘電体膜５−２上にλ／
４線路１が形成される。
【０００５】λ／４線路１及び２の線路幅（ｗ1及び
ｗ2）と、接地導体から上記２線路への高さ（ｔ1及びｔ
2）を適当に決めることによりλ／４線路１及び２は、
方向性結合器として機能する。つまり、端子１より信号
を入力すると、端子２と端子３には、９０度の位相差を
もった信号が出力され、端子４には信号が出力されな
い。
ｗ2）と、接地導体から上記２線路への高さ（ｔ1及びｔ
2）を適当に決めることによりλ／４線路１及び２は、
方向性結合器として機能する。つまり、端子１より信号
を入力すると、端子２と端子３には、９０度の位相差を
もった信号が出力され、端子４には信号が出力されな
い。
【０００６】この回路は、誘電体膜５−１の厚さ
（ｔ2）及び誘電体膜５−２の厚さ、ｔ1−ｔ2 （＝δ
ｔ）が、数μｍから２０μｍと、非常に薄く、線路幅及
び線路間隔を小さくすることが可能なので、回路を小型
化、高密度化することができる。
（ｔ2）及び誘電体膜５−２の厚さ、ｔ1−ｔ2 （＝δ
ｔ）が、数μｍから２０μｍと、非常に薄く、線路幅及
び線路間隔を小さくすることが可能なので、回路を小型
化、高密度化することができる。
【０００７】
【発明が解決しようとする課題】上述したような構成の
多層化された高周波９０度分配合成回路では、λ／４線
路間の誘電体膜厚が数μｍしかなく、プロセス上、高精
度（例えば０．０５μｍ程度の膜厚誤差）に膜厚を制御
することは容易でない。
多層化された高周波９０度分配合成回路では、λ／４線
路間の誘電体膜厚が数μｍしかなく、プロセス上、高精
度（例えば０．０５μｍ程度の膜厚誤差）に膜厚を制御
することは容易でない。
【０００８】また、膜厚の精度を大きく向上させるため
には、エッジバッグ・測定等の工程を繰り返す必要があ
り、歩留まりが良くないから、プロセスのコストの大幅
な上昇を招く。図１７は、λ／４線路１と２の間の膜厚
δｔと結合度の関係を示したものである。ここで、各λ
／４線路のパラメータは以下のとおりである。
には、エッジバッグ・測定等の工程を繰り返す必要があ
り、歩留まりが良くないから、プロセスのコストの大幅
な上昇を招く。図１７は、λ／４線路１と２の間の膜厚
δｔと結合度の関係を示したものである。ここで、各λ
／４線路のパラメータは以下のとおりである。
【０００９】ｗ1 ＝８μｍ，ｗ2 ＝１０μｍ δｔ＝２，２．５，３μｍ δｔ＝２．５μｍのとき、この方向性結合器はバランス
の良い方向性結合器として機能するがδｔが２μｍ及び
３μｍにずれたときはバランスが悪くなることを示して
いる。
の良い方向性結合器として機能するがδｔが２μｍ及び
３μｍにずれたときはバランスが悪くなることを示して
いる。
【００１０】このように、従来の多層化された９０度分
配合成回路は、そのプロセス上の理由などで、誘電体膜
厚が設計値からずれ、分配合成回路の特性を劣化させる
という問題があった。そのため良好な特性を有する分配
合成回路を経済的に制作することが困難であった。
配合成回路は、そのプロセス上の理由などで、誘電体膜
厚が設計値からずれ、分配合成回路の特性を劣化させる
という問題があった。そのため良好な特性を有する分配
合成回路を経済的に制作することが困難であった。
【００１１】本発明は、このような従来の課題に鑑み、
半導体基板、又は、誘電体基板上に誘電体膜及び導体を
多層に積層した多層構造の高周波回路技術を用いて構成
されるブロードサイド結合の方向性結合器において、結
合線路間の誘電体膜厚のばらつき等により発生する結合
度のずれを補正することが可能で、これによって、経済
的に製作することができる高周波９０度分配合成回路を
提供することを目的としている。
半導体基板、又は、誘電体基板上に誘電体膜及び導体を
多層に積層した多層構造の高周波回路技術を用いて構成
されるブロードサイド結合の方向性結合器において、結
合線路間の誘電体膜厚のばらつき等により発生する結合
度のずれを補正することが可能で、これによって、経済
的に製作することができる高周波９０度分配合成回路を
提供することを目的としている。
【００１２】
【課題を解決するための手段】本発明によれば、上述の
課題は、前記特許請求の範囲に記載した手段により解決
される。
課題は、前記特許請求の範囲に記載した手段により解決
される。
【００１３】すなわち、請求項１の発明は、半導体基
板、又は、誘電体基板上に誘電体膜及び導体を多層に積
層した多層構造の高周波回路で、異なる誘電体膜上に１
／４波長の伝送線路がそれぞれ形成され、該１／４波長
の伝送線路が方向性結合器として機能する高周波９０度
分配合成回路において、上記異なる誘電体膜上に形成さ
れた２本の１／４波長の伝送線路間に、可変容量を接続
して成る高周波９０度分配合成回路である。
板、又は、誘電体基板上に誘電体膜及び導体を多層に積
層した多層構造の高周波回路で、異なる誘電体膜上に１
／４波長の伝送線路がそれぞれ形成され、該１／４波長
の伝送線路が方向性結合器として機能する高周波９０度
分配合成回路において、上記異なる誘電体膜上に形成さ
れた２本の１／４波長の伝送線路間に、可変容量を接続
して成る高周波９０度分配合成回路である。
【００１４】請求項２の発明は、請求項１記載の高周波
９０度分配合成回路において、可変容量を接続する位置
が、２本の１／４波長の伝送線路のそれぞれの中央部分
間であるように構成したものである。
９０度分配合成回路において、可変容量を接続する位置
が、２本の１／４波長の伝送線路のそれぞれの中央部分
間であるように構成したものである。
【００１５】請求項３の発明は、請求項１及び請求項２
記載の高周波９０度分配合成回路において、可変容量を
ＦＥＴ、ヘテロ接合トランジスタ、又は、バイポーラト
ランジスタを用いて形成したものである。
記載の高周波９０度分配合成回路において、可変容量を
ＦＥＴ、ヘテロ接合トランジスタ、又は、バイポーラト
ランジスタを用いて形成したものである。
【００１６】請求項４の発明は、請求項１及び請求項２
記載の高周波９０度分配合成回路において、可変容量を
ダイオードを用いて形成したものである。
記載の高周波９０度分配合成回路において、可変容量を
ダイオードを用いて形成したものである。
【００１７】請求項５の発明は、半導体基板、又は、誘
電体基板上に誘電体膜、及び、導体を多層に積層した多
層構造の高周波回路で、異なる誘電体膜上に１／４波長
の伝送線路がそれぞれ形成され、該１／４波長の伝送線
路が方向性結合器として機能する高周波９０度分配合成
回路において、カップリング端子と接地導体との間に、
可変抵抗を接続して構成したものである。
電体基板上に誘電体膜、及び、導体を多層に積層した多
層構造の高周波回路で、異なる誘電体膜上に１／４波長
の伝送線路がそれぞれ形成され、該１／４波長の伝送線
路が方向性結合器として機能する高周波９０度分配合成
回路において、カップリング端子と接地導体との間に、
可変抵抗を接続して構成したものである。
【００１８】請求項６の発明は、請求項１記載の高周波
９０度分配合成回路において、さらに、カップリング端
子と接地導体の間に、可変抵抗を接続して構成したもの
である。
９０度分配合成回路において、さらに、カップリング端
子と接地導体の間に、可変抵抗を接続して構成したもの
である。
【００１９】請求項７の発明は、請求項１記載の高周波
９０度分配合成回路において、カップリング端子を持つ
１／４波長の伝送線路と可変容量との接続点と、接地導
体との間に、可変抵抗を接続して構成したものである。
９０度分配合成回路において、カップリング端子を持つ
１／４波長の伝送線路と可変容量との接続点と、接地導
体との間に、可変抵抗を接続して構成したものである。
【００２０】請求項８の発明は、請求項５〜請求項７の
いずれか１項に記載の高周波９０度分配合成回路におい
て、可変抵抗を、ＦＥＴ、ヘテロ接合トランジスタ、又
は、バイポーラトランジスタを用いて形成したものであ
る。
いずれか１項に記載の高周波９０度分配合成回路におい
て、可変抵抗を、ＦＥＴ、ヘテロ接合トランジスタ、又
は、バイポーラトランジスタを用いて形成したものであ
る。
【００２１】請求項９の発明は、請求項５〜請求項７の
いずれか１項に記載の高周波９０度分配合成回路におい
て、可変抵抗をダイオードを用いて形成したものであ
る。
いずれか１項に記載の高周波９０度分配合成回路におい
て、可変抵抗をダイオードを用いて形成したものであ
る。
【００２２】請求項１０の発明は、半導体基板、又は、
誘電体基板上に誘電体膜、及び、導体を多層に積層した
多層構造の高周波回路で、異なる誘電体膜上に１／４波
長の伝送線路がそれぞれ形成され、該１／４波長の伝送
線路が方向性結合器として機能する高周波９０度分配合
成回路において、入力端子がある１／４波長の伝送線路
にＦＥＴのゲートを接続し、カップリング端子がある１
／４波長の伝送線路にＦＥＴソースを接続し、ＦＥＴの
ドレインを接地導体と接続して構成したものである。
誘電体基板上に誘電体膜、及び、導体を多層に積層した
多層構造の高周波回路で、異なる誘電体膜上に１／４波
長の伝送線路がそれぞれ形成され、該１／４波長の伝送
線路が方向性結合器として機能する高周波９０度分配合
成回路において、入力端子がある１／４波長の伝送線路
にＦＥＴのゲートを接続し、カップリング端子がある１
／４波長の伝送線路にＦＥＴソースを接続し、ＦＥＴの
ドレインを接地導体と接続して構成したものである。
【００２３】請求項１１の発明は、請求項１０記載の高
周波９０度分配合成回路において、カップリング端子が
ある１／４波長の伝送線路と接地導体との間に、固定抵
抗を接続して構成したものである。
周波９０度分配合成回路において、カップリング端子が
ある１／４波長の伝送線路と接地導体との間に、固定抵
抗を接続して構成したものである。
【００２４】請求項１２の発明は、請求項１０、又は、
請求項１１記載の高周波９０度分配合成回路において、
ＦＥＴをヘテロ接合トランジスタ又はバイポーラトラン
ジスタを用いて形成したものである。
請求項１１記載の高周波９０度分配合成回路において、
ＦＥＴをヘテロ接合トランジスタ又はバイポーラトラン
ジスタを用いて形成したものである。
【００２５】
【作用】本発明の高周波９０度分配合成回路は、上記分
配合成回路を構成するλ／４線路間に、可変容量を接続
しているので、λ／４線路間の誘電体膜厚が設計値より
厚く形成されたことによる結合特性の劣化に対して、可
変容量の容量値を大きくすることにより、分配合成回路
の結合特性を補正することができる。
配合成回路を構成するλ／４線路間に、可変容量を接続
しているので、λ／４線路間の誘電体膜厚が設計値より
厚く形成されたことによる結合特性の劣化に対して、可
変容量の容量値を大きくすることにより、分配合成回路
の結合特性を補正することができる。
【００２６】図１４は、誘電体膜厚のずれにより、９０
度分配合成回路の特性インピーダンスが、設計値Ｚeven
＝１２１Ω，Ｚodd ＝２１Ωに対して、Ｚeven＝１００
Ω，Ｚodd ＝２１Ωにずれた場合の結合度と可変容量値
の関係を示している。
度分配合成回路の特性インピーダンスが、設計値Ｚeven
＝１２１Ω，Ｚodd ＝２１Ωに対して、Ｚeven＝１００
Ω，Ｚodd ＝２１Ωにずれた場合の結合度と可変容量値
の関係を示している。
【００２７】可変容量を大きくすることにより、Ｓ21，
Ｓ31の値が等しくなり、結合特性のバランスが良くなっ
ている。このように、９０度分配合成回路を構成するλ
／４線路間に可変容量を接続することにより、λ／４線
路間の誘電体膜厚が、設計値とずれた場合でも、結合特
性を補正することができ、バランスのよい分配合成回路
を実現できる。
Ｓ31の値が等しくなり、結合特性のバランスが良くなっ
ている。このように、９０度分配合成回路を構成するλ
／４線路間に可変容量を接続することにより、λ／４線
路間の誘電体膜厚が、設計値とずれた場合でも、結合特
性を補正することができ、バランスのよい分配合成回路
を実現できる。
【００２８】また、本発明の高周波９０度分配合成回路
は、上記分配合成回路のカップリング端子と接地導体と
の間に可変抵抗を接続する構成を採ることもできる。こ
の構成では、λ／４線路間の誘電体膜厚が設計値より薄
く形成されたことによる結合特性の劣化に対して、可変
抵抗を、その抵抗値が小さくなるように調整することに
より、分配合成回路の結合特性を補正することができ
る。
は、上記分配合成回路のカップリング端子と接地導体と
の間に可変抵抗を接続する構成を採ることもできる。こ
の構成では、λ／４線路間の誘電体膜厚が設計値より薄
く形成されたことによる結合特性の劣化に対して、可変
抵抗を、その抵抗値が小さくなるように調整することに
より、分配合成回路の結合特性を補正することができ
る。
【００２９】図１５は誘電体膜厚のずれにより、９０度
分配合成回路の特性インピーダンスが、設計値、Ｚeven
＝１２１Ω，Ｚodd ＝２１Ωに対して、Ｚeven＝１４１
Ω，Ｚodd ＝２１Ωにずれた場合の結合度と抵抗値の関
係を示している。抵抗値を小さくすることにより、
Ｓ21，Ｓ31の値が等しくなり、結合特性のバランスが良
くなっている。
分配合成回路の特性インピーダンスが、設計値、Ｚeven
＝１２１Ω，Ｚodd ＝２１Ωに対して、Ｚeven＝１４１
Ω，Ｚodd ＝２１Ωにずれた場合の結合度と抵抗値の関
係を示している。抵抗値を小さくすることにより、
Ｓ21，Ｓ31の値が等しくなり、結合特性のバランスが良
くなっている。
【００３０】このように９０度分配合成回路のカップリ
ング端子と接地導体の間に可変抵抗を接続することによ
り、λ／４線路間の誘電体膜厚が設計値とずれた場合で
も結合特性を補正することができ、バランスの良い分配
合成回路を実現できる。
ング端子と接地導体の間に可変抵抗を接続することによ
り、λ／４線路間の誘電体膜厚が設計値とずれた場合で
も結合特性を補正することができ、バランスの良い分配
合成回路を実現できる。
【００３１】
【発明の実施の形態】図１は本発明の高周波９０度分配
合成回路の実施の形態の第１の例を示す図であって、
（ａ）は斜視図、（ｂ）は等価回路を示している。同図
（ａ）では、先に説明した図１６の場合と同様に、その
構造を理解し易くするために誘電体膜５−１，５−２を
それぞれ透明なものとして表現している。これは以下に
説明する他の斜視図の場合においても同様である。
合成回路の実施の形態の第１の例を示す図であって、
（ａ）は斜視図、（ｂ）は等価回路を示している。同図
（ａ）では、先に説明した図１６の場合と同様に、その
構造を理解し易くするために誘電体膜５−１，５−２を
それぞれ透明なものとして表現している。これは以下に
説明する他の斜視図の場合においても同様である。
【００３２】同図において、半導体基板４上に接地導体
３及び可変容量６が形成され、接地導体３及び可変容量
６上に誘電体膜５−１が形成される。さらに誘電体膜５
−１上にλ／４線路２と誘電体膜５−２が形成され、誘
電体膜５−２上にλ／４線路１が形成される。λ／４線
路１及び２はそれぞれ端子１及び端子３からＬ1 離れた
位置の間にスルーホール７を介して可変容量６が接続さ
れている。該可変容量６はバイポーラトランジスタ、Ｆ
ＥＴ、ヘテロ接合トランジスタ、又は、ダイオードで構
成されていてもよい。
３及び可変容量６が形成され、接地導体３及び可変容量
６上に誘電体膜５−１が形成される。さらに誘電体膜５
−１上にλ／４線路２と誘電体膜５−２が形成され、誘
電体膜５−２上にλ／４線路１が形成される。λ／４線
路１及び２はそれぞれ端子１及び端子３からＬ1 離れた
位置の間にスルーホール７を介して可変容量６が接続さ
れている。該可変容量６はバイポーラトランジスタ、Ｆ
ＥＴ、ヘテロ接合トランジスタ、又は、ダイオードで構
成されていてもよい。
【００３３】図２は、図１で示した本発明の実施の形態
の第１の例の、結合特性を示している。同図において、
破線で示される補正前の値は、可変容量を接続していな
い従来の分配合成回路の結合特性を示している。つま
り、λ／４線路１と２の間の誘電体膜厚が設計値より厚
い側にずれ、バランスがくずれた状態である。
の第１の例の、結合特性を示している。同図において、
破線で示される補正前の値は、可変容量を接続していな
い従来の分配合成回路の結合特性を示している。つま
り、λ／４線路１と２の間の誘電体膜厚が設計値より厚
い側にずれ、バランスがくずれた状態である。
【００３４】実線で示した補正後の値は第１の例の値で
あり、可変容量値が０．１４ｐＦのときである。補正後
の値は、Ｓ21，Ｓ31が中心周波数で一致しており、分配
合成回路のバランスが回復していることがわかる。図３
はこのときの位相差を示している。中心周波数でほぼ９
０度の位相差を保っており、可変容量を接続したことに
よる影響はほとんど認められない。
あり、可変容量値が０．１４ｐＦのときである。補正後
の値は、Ｓ21，Ｓ31が中心周波数で一致しており、分配
合成回路のバランスが回復していることがわかる。図３
はこのときの位相差を示している。中心周波数でほぼ９
０度の位相差を保っており、可変容量を接続したことに
よる影響はほとんど認められない。
【００３５】なお、上記の９０度分配合成回路の寸法
は、ｗ1 ＝８μｍ，ｗ2 ＝１０μｍ，Ｌ1 ＝λ／８であ
る。これらの結果が示すように、本発明の第１の例は、
可変容量の値を変えることにより製造プロセス等の影響
により、設計値からずれ、バランスが悪くなった分配合
成回路の特性を補正することができる。
は、ｗ1 ＝８μｍ，ｗ2 ＝１０μｍ，Ｌ1 ＝λ／８であ
る。これらの結果が示すように、本発明の第１の例は、
可変容量の値を変えることにより製造プロセス等の影響
により、設計値からずれ、バランスが悪くなった分配合
成回路の特性を補正することができる。
【００３６】図４は本発明の実施の形態の第２の例を示
す図であって、高周波９０度分配合成回路の等価回路を
示している。本例は、第１の例と異なり、可変容量では
なく、可変抵抗８をカップリング端子と接地導体間に接
続したこと（図４では端子１より信号を入力し、端子２
及び端子３に出力される）を特徴としている。また、可
変抵抗８はバイポーラトランジスタ、ＦＥＴ、ヘテロ結
合トランジスタ、又は、ダイオード等で構成されていて
もよい。
す図であって、高周波９０度分配合成回路の等価回路を
示している。本例は、第１の例と異なり、可変容量では
なく、可変抵抗８をカップリング端子と接地導体間に接
続したこと（図４では端子１より信号を入力し、端子２
及び端子３に出力される）を特徴としている。また、可
変抵抗８はバイポーラトランジスタ、ＦＥＴ、ヘテロ結
合トランジスタ、又は、ダイオード等で構成されていて
もよい。
【００３７】図５は上記本発明の実施の形態の第２の例
の結合特性を示している。破線で示した補正前の値は、
可変抵抗を接続していない従来の分配合成回路の結合特
性を示している。つまり、λ／４線路１と２の間の誘電
体膜厚が設計値より薄い側にずれ、バランスがくずれた
状態である。
の結合特性を示している。破線で示した補正前の値は、
可変抵抗を接続していない従来の分配合成回路の結合特
性を示している。つまり、λ／４線路１と２の間の誘電
体膜厚が設計値より薄い側にずれ、バランスがくずれた
状態である。
【００３８】実線で示した補正後の値は第２の例の値で
あり、可変抵抗の抵抗値が３００Ωのときである。補正
後の値は、Ｓ21，Ｓ31が中心周波数で一致しており、分
配合成回路のバランスが回復していることがわかる。図
６はこのときの位相差を示している。中心周波数で、ほ
ぼ９０度の位相差を保っており、可変抵抗を接続したこ
とによる影響はほとんど認められない。
あり、可変抵抗の抵抗値が３００Ωのときである。補正
後の値は、Ｓ21，Ｓ31が中心周波数で一致しており、分
配合成回路のバランスが回復していることがわかる。図
６はこのときの位相差を示している。中心周波数で、ほ
ぼ９０度の位相差を保っており、可変抵抗を接続したこ
とによる影響はほとんど認められない。
【００３９】なお、上記の９０度分配合成回路の寸法
は、ｗ1 ＝８μｍ，ｗ2 ＝１０μｍ，Ｌ1 ＝λ／８であ
る。これらの結果が示すように、この例では、可変容量
の値を変えることにより製造プロセス等の影響により、
設計値からずれ、バランスが悪くなった分配合成回路の
特性を補正することができる。
は、ｗ1 ＝８μｍ，ｗ2 ＝１０μｍ，Ｌ1 ＝λ／８であ
る。これらの結果が示すように、この例では、可変容量
の値を変えることにより製造プロセス等の影響により、
設計値からずれ、バランスが悪くなった分配合成回路の
特性を補正することができる。
【００４０】図７は本発明の実施の形態の第３の例を示
す図であって、高周波９０度分配合成回路の等価回路を
示している。本例は、先に説明した第１の例の構成に、
さらに可変抵抗８をカップリング端子と接地導体間に接
続したこと（図７では端子１より信号を入力し、端子２
及び端子３に出力される）を特徴としている。可変容量
６、及び、可変抵抗８はバイポーラトランジスタ、ＦＥ
Ｔ、ヘテロ結合トランジスタ、又は、ダイオード等で構
成されていてもよい。
す図であって、高周波９０度分配合成回路の等価回路を
示している。本例は、先に説明した第１の例の構成に、
さらに可変抵抗８をカップリング端子と接地導体間に接
続したこと（図７では端子１より信号を入力し、端子２
及び端子３に出力される）を特徴としている。可変容量
６、及び、可変抵抗８はバイポーラトランジスタ、ＦＥ
Ｔ、ヘテロ結合トランジスタ、又は、ダイオード等で構
成されていてもよい。
【００４１】この第３の例では、可変容量及び可変抵抗
の両方を接続しているので、例えばλ／４線路１と２の
間の誘電体膜厚が設計値より薄い側にずれ、バランスが
くずれた場合には、可変容量の値を変えることによって
分配合成回路の結合度を補正し、良好な特性を得ること
ができる。
の両方を接続しているので、例えばλ／４線路１と２の
間の誘電体膜厚が設計値より薄い側にずれ、バランスが
くずれた場合には、可変容量の値を変えることによって
分配合成回路の結合度を補正し、良好な特性を得ること
ができる。
【００４２】逆に、誘電体膜厚が設計値より厚い側にず
れ、バランスがくずれた場合には、可変抵抗の値を変え
ることによって分配合成回路の結合度を補正し、良好な
特性を得ることができる。つまり、この第３の例の分配
合成回路によれば、設計値からのずれがどの方向であっ
ても回路特性を補正することができる。
れ、バランスがくずれた場合には、可変抵抗の値を変え
ることによって分配合成回路の結合度を補正し、良好な
特性を得ることができる。つまり、この第３の例の分配
合成回路によれば、設計値からのずれがどの方向であっ
ても回路特性を補正することができる。
【００４３】図８は本発明の実施の形態の第４の例を示
す図であって、高周波９０度分配合成回路の等価回路を
示している。本例は、先に説明した第１の例の構成に、
さらに、カップリング端子があるλ／４線路と接続して
いる可変容量６の端子と接地導体間に可変抵抗８を接続
したこと（図８では端子１より信号を入力し、端子２及
び端子３に出力される）を特徴としている。
す図であって、高周波９０度分配合成回路の等価回路を
示している。本例は、先に説明した第１の例の構成に、
さらに、カップリング端子があるλ／４線路と接続して
いる可変容量６の端子と接地導体間に可変抵抗８を接続
したこと（図８では端子１より信号を入力し、端子２及
び端子３に出力される）を特徴としている。
【００４４】また、第３の例に比較して、可変容量６と
可変抵抗８とを直接接続していることから、可変容量６
及び可変抵抗８を近接して配置することができるので、
可変容量６及び可変抵抗８の値を制御する配線等を集積
することができる。可変容量６及び可変抵抗８はバイポ
ーラトランジスタ、ＦＥＴ、ヘテロ結合トランジスタ、
又は、ダイオード等で構成されていてもよい。
可変抵抗８とを直接接続していることから、可変容量６
及び可変抵抗８を近接して配置することができるので、
可変容量６及び可変抵抗８の値を制御する配線等を集積
することができる。可変容量６及び可変抵抗８はバイポ
ーラトランジスタ、ＦＥＴ、ヘテロ結合トランジスタ、
又は、ダイオード等で構成されていてもよい。
【００４５】図９は上記本発明の実施の形態の第４の例
の結合特性を示している。破線で示した補正前の値は、
可変容量及び可変抵抗を接続していない従来の分配合成
回路の結合特性を示している。つまり、λ／４線路１と
２の間の誘電体膜厚が設計値より厚い側にずれ、バラン
スがくずれた状態である。
の結合特性を示している。破線で示した補正前の値は、
可変容量及び可変抵抗を接続していない従来の分配合成
回路の結合特性を示している。つまり、λ／４線路１と
２の間の誘電体膜厚が設計値より厚い側にずれ、バラン
スがくずれた状態である。
【００４６】実線で示した補正後の値は第４の例の値で
あり、可変容量が０．１４ｐＦ、可変抵抗値が５０００
Ωのときである。補正後の値は、Ｓ21，Ｓ31が中心周波
数で一致しており、分配合成回路のバランスが回復して
いることがわかる。
あり、可変容量が０．１４ｐＦ、可変抵抗値が５０００
Ωのときである。補正後の値は、Ｓ21，Ｓ31が中心周波
数で一致しており、分配合成回路のバランスが回復して
いることがわかる。
【００４７】また、図１０は、上記本発明の実施の形態
の第４の例の結合特性を示している。破線で示した補正
前の値は、可変容量及び可変抵抗を接続していない従来
の分配合成回路の結合特性を示している。つまり、λ／
４線路１と２の間の誘電体膜厚が設計値より薄い側にず
れ、バランスがくずれた状態である。
の第４の例の結合特性を示している。破線で示した補正
前の値は、可変容量及び可変抵抗を接続していない従来
の分配合成回路の結合特性を示している。つまり、λ／
４線路１と２の間の誘電体膜厚が設計値より薄い側にず
れ、バランスがくずれた状態である。
【００４８】実線で示した補正後の値は第４の例の値で
あり、可変抵抗値が２００Ω、可変容量値が０．０２ｐ
Ｆのときである。補正後の値は、Ｓ21，Ｓ31が中心周波
数で一致しており、分配合成回路のバランスが回復して
いることがわかる。なお、上記の９０度分配合成回路の
寸法は、ｗ1 ＝８μｍ，ｗ2 ＝１０μｍ，Ｌ1 ＝λ／８
である。
あり、可変抵抗値が２００Ω、可変容量値が０．０２ｐ
Ｆのときである。補正後の値は、Ｓ21，Ｓ31が中心周波
数で一致しており、分配合成回路のバランスが回復して
いることがわかる。なお、上記の９０度分配合成回路の
寸法は、ｗ1 ＝８μｍ，ｗ2 ＝１０μｍ，Ｌ1 ＝λ／８
である。
【００４９】第４の例では可変容量及び可変抵抗の両方
を接続しているので、λ／４線路１と２の間の誘電体膜
厚が設計値より薄い側にずれ、バランスがくずれた場合
には、可変容量の値を変えることによって分配合成回路
の結合度を補正し、良好な特性を得ることができる。逆
に、誘電体膜厚が設計値より厚い側にずれ、バランスが
くずれた場合には、可変抵抗の値を変えることによって
分配合成回路の結合度を補正し、良好な特性を得ること
ができる。
を接続しているので、λ／４線路１と２の間の誘電体膜
厚が設計値より薄い側にずれ、バランスがくずれた場合
には、可変容量の値を変えることによって分配合成回路
の結合度を補正し、良好な特性を得ることができる。逆
に、誘電体膜厚が設計値より厚い側にずれ、バランスが
くずれた場合には、可変抵抗の値を変えることによって
分配合成回路の結合度を補正し、良好な特性を得ること
ができる。
【００５０】つまり、第４の例の分配合成回路は、設計
値からのずれがどの方向であっても回路特性を補正する
ことができる。さらに、可変容量と可変抵抗を近接して
配置しているので、これらの値を制御するための回路を
集積して構成できるので、回路全体の面積を小型化でき
る。
値からのずれがどの方向であっても回路特性を補正する
ことができる。さらに、可変容量と可変抵抗を近接して
配置しているので、これらの値を制御するための回路を
集積して構成できるので、回路全体の面積を小型化でき
る。
【００５１】図１１は本発明の実施の形態の第５の例を
示す図であって、高周波９０度分配合成回路の等価回路
を示している。本例は、先に説明した第４の例の可変容
量と可変抵抗をドレイン接地ＦＥＴで置き換えたことを
特徴としている。つまり、λ／４線路１にＦＥＴ３０の
ゲート端子を接続し、λ／４線路２にＦＥＴ３０のソー
ス端子を接続している。ＦＥＴ３０のドレイン端子は容
量２１を介して接地されている。
示す図であって、高周波９０度分配合成回路の等価回路
を示している。本例は、先に説明した第４の例の可変容
量と可変抵抗をドレイン接地ＦＥＴで置き換えたことを
特徴としている。つまり、λ／４線路１にＦＥＴ３０の
ゲート端子を接続し、λ／４線路２にＦＥＴ３０のソー
ス端子を接続している。ＦＥＴ３０のドレイン端子は容
量２１を介して接地されている。
【００５２】ＦＥＴ３０のゲート端子には、抵抗１０を
介して制御端子３１が接続され、ドレイン端子には制御
端子３２が接続されている。λ／４線路２の端子４と接
地導体間には抵抗１１が接続されている。抵抗１１は、
ＦＥＴ３０のソースを接地する目的で挿入されるもので
あるが、抵抗値が低すぎると、分配合成回路の結合特性
のバランスが崩れるので、その値は、少なくとも１ＫΩ
以上であることが望ましい。
介して制御端子３１が接続され、ドレイン端子には制御
端子３２が接続されている。λ／４線路２の端子４と接
地導体間には抵抗１１が接続されている。抵抗１１は、
ＦＥＴ３０のソースを接地する目的で挿入されるもので
あるが、抵抗値が低すぎると、分配合成回路の結合特性
のバランスが崩れるので、その値は、少なくとも１ＫΩ
以上であることが望ましい。
【００５３】抵抗１１の値の上限は、ＦＥＴ３０の安定
な動作が確保できる範囲であれば良く、通常、これを半
導体で容易に作り得る程度（１０ＫΩ位）までは、充分
許容できる。図１２は図１１中のＦＥＴ３０の簡略化さ
れた等価回路図であり、ゲート・ソース間容量は、
Ｃgs、ソース・ドレイン間抵抗は、Ｒdsで示されてい
る。
な動作が確保できる範囲であれば良く、通常、これを半
導体で容易に作り得る程度（１０ＫΩ位）までは、充分
許容できる。図１２は図１１中のＦＥＴ３０の簡略化さ
れた等価回路図であり、ゲート・ソース間容量は、
Ｃgs、ソース・ドレイン間抵抗は、Ｒdsで示されてい
る。
【００５４】この例では、ドレイン接地ＦＥＴ３０の制
御端子３１及び３２にバイアス電圧を印加し、ＦＥＴ３
０のゲート・ソース間容量Ｃgs及びソース・ドレイン間
抵抗Ｒdsの値を変えることにより、合成分配回路の設計
値とのずれを補正できる。
御端子３１及び３２にバイアス電圧を印加し、ＦＥＴ３
０のゲート・ソース間容量Ｃgs及びソース・ドレイン間
抵抗Ｒdsの値を変えることにより、合成分配回路の設計
値とのずれを補正できる。
【００５５】つまり、この例の分配合成回路は、ＦＥＴ
のゲート・ソース間容量Ｃgs、ソース・ドレイン間抵抗
Ｒdsを可変容量及び可変抵抗として用いるので、可変抵
抗及び可変容量を構成する素子が１つでよく、回路を小
型化することができる。なお、ＦＥＴ３０は、バイポー
ラトランジスタ、又は、ヘテロ結合トランジスタで構成
されていてもよい。
のゲート・ソース間容量Ｃgs、ソース・ドレイン間抵抗
Ｒdsを可変容量及び可変抵抗として用いるので、可変抵
抗及び可変容量を構成する素子が１つでよく、回路を小
型化することができる。なお、ＦＥＴ３０は、バイポー
ラトランジスタ、又は、ヘテロ結合トランジスタで構成
されていてもよい。
【００５６】図１３は本発明の実施の形態の第６の例を
示す図であって、（ａ）は斜視図、（ｂ）は（ａ）にお
けるＢ−Ｂ線の断面図を示している。同図において、半
導体基板４上に可変容量６が形成され、半導体基板４及
び可変容量６上に誘電体膜５−３が形成される。該誘電
体膜５−３上に接地導体３が形成される。
示す図であって、（ａ）は斜視図、（ｂ）は（ａ）にお
けるＢ−Ｂ線の断面図を示している。同図において、半
導体基板４上に可変容量６が形成され、半導体基板４及
び可変容量６上に誘電体膜５−３が形成される。該誘電
体膜５−３上に接地導体３が形成される。
【００５７】接地導体３上に誘電体膜５−１が形成さ
れ、さらに誘電体膜５−１上にλ／４線路２と誘電体膜
５−２が形成され、誘電体膜５−２上にλ／４線路１が
形成される。λ／４線路１及び２はそれぞれ端子１及び
端子３からＬ1 離れた位置の間にスルーホール７を介し
て可変容量６が接続されている。
れ、さらに誘電体膜５−１上にλ／４線路２と誘電体膜
５−２が形成され、誘電体膜５−２上にλ／４線路１が
形成される。λ／４線路１及び２はそれぞれ端子１及び
端子３からＬ1 離れた位置の間にスルーホール７を介し
て可変容量６が接続されている。
【００５８】また、可変容量６はバイポーラトランジス
タ、ＦＥＴ、ヘテロ接合トランジスタ、又は、ダイオー
ド等で構成されていてもよい。本例は第１の例とは半導
体基板４と接地導体３の間に誘電体膜５−３を形成した
ことが異なる。
タ、ＦＥＴ、ヘテロ接合トランジスタ、又は、ダイオー
ド等で構成されていてもよい。本例は第１の例とは半導
体基板４と接地導体３の間に誘電体膜５−３を形成した
ことが異なる。
【００５９】このように構成することにより、λ／４線
路が、接地導体３によって、可変容量６と遮蔽されるの
で、第１の例に比較して、λ／４線路と可変容量を接続
する伝送路の距離を短くすることができるから、設計性
を向上させ、かつ、小型に形成することができる。
路が、接地導体３によって、可変容量６と遮蔽されるの
で、第１の例に比較して、λ／４線路と可変容量を接続
する伝送路の距離を短くすることができるから、設計性
を向上させ、かつ、小型に形成することができる。
【００６０】
【発明の効果】以上説明したように、本発明の高周波９
０度分配合成回路によれば、製造プロセスにおける誘電
体膜厚のばらつきに起因する分配合成回路のバランスの
ずれを、補正することができる。従って、設計どおりの
分配回路を容易に得ることが可能であり、多層化高周波
回路技術を用いた高周波９０度分配合成回路を経済的に
作成し得る利点がある。
０度分配合成回路によれば、製造プロセスにおける誘電
体膜厚のばらつきに起因する分配合成回路のバランスの
ずれを、補正することができる。従って、設計どおりの
分配回路を容易に得ることが可能であり、多層化高周波
回路技術を用いた高周波９０度分配合成回路を経済的に
作成し得る利点がある。
【図１】本発明の実施の形態の第１の例を示す図であ
る。
る。
【図２】本発明の実施の形態の第１の例の結合特性を示
す図である。
す図である。
【図３】本発明の実施の形態の第１の例の位相特性を示
す図である。
す図である。
【図４】本発明の実施の形態の第２の例を示す図であ
る。
る。
【図５】本発明の実施の形態の第２の例の結合特性を示
す図である。
す図である。
【図６】本発明の実施の形態の第２の例の位相特性を示
す図である。
す図である。
【図７】本発明の実施の形態の第３の例を示す図であ
る。
る。
【図８】本発明の実施の形態の第４の例を示す図であ
る。
る。
【図９】本発明の実施の形態の第４の例の結合特性を示
す図である。
す図である。
【図１０】本発明の実施の形態の第４の例の結合特性を
示す図である。
示す図である。
【図１１】本発明の実施の形態の第５の例を示す図であ
る。
る。
【図１２】図１１のＦＥＴ３０を単純化して示した等価
回路図である。
回路図である。
【図１３】本発明の実施の形態の第６の例を示す図であ
る。
る。
【図１４】高周波９０度分配合成回路の結合度と容量値
の関係を示す図である。
の関係を示す図である。
【図１５】高周波９０度分配合成回路の結合度と抵抗値
の関係を示す図である。
の関係を示す図である。
【図１６】従来の高周波９０度分配合成回路の例を示す
図である。
図である。
【図１７】従来の高周波９０度分配合成回路の結合度を
示す図である。
示す図である。
１，２ λ／４線路 ３ 接地導体 ４ 半導体基板 ５−１〜５−３ 誘電体膜 ６ 可変容量 ７ スルーホール ８ 可変抵抗 １０，１１ 抵抗 ２０，２１ 容量 ３０ ＦＥＴ ３１，３２ 制御端子
Claims (12)
- 【請求項１】 半導体基板、又は、誘電体基板上に誘電
体膜及び導体を多層に積層した多層構造の高周波回路
で、異なる誘電体膜上に１／４波長の伝送線路がそれぞ
れ形成され、該１／４波長の伝送線路が方向性結合器と
して機能する高周波９０度分配合成回路において、 上記異なる誘電体膜上に形成された２本の１／４波長の
伝送線路間に容量値を変化させることができるキャパシ
タ（以下可変容量という）を接続したことを特徴とする
高周波９０度分配合成回路。 - 【請求項２】 可変容量を接続する位置が、２本の１／
４波長の伝送線路のそれぞれの中央部分間である、請求
項１記載の高周波９０度分配合成回路。 - 【請求項３】 可変容量を、ＦＥＴ、ヘテロ接合トラン
ジスタ、又は、バイポーラトランジスタを用いて形成し
た、請求項１、又は、請求項２記載の高周波９０度分配
合成回路。 - 【請求項４】 可変容量を、ダイオードを用いて形成し
た、請求項１、又は、請求項２記載の高周波９０度分配
合成回路。 - 【請求項５】 半導体基板、又は、誘電体基板上に誘電
体膜及び導体を多層に積層した多層構造の高周波回路
で、異なる誘電体膜上に１／４波長の伝送線路がそれぞ
れ形成され、該１／４波長の伝送線路が方向性結合器と
して機能する高周波９０度分配合成回路において、 カップリング端子と接地導体との間に、抵抗値を変化さ
せることができるレジスタ（以下可変抵抗という）を接
続したことを特徴とする高周波９０度分配合成回路。 - 【請求項６】 カップリング端子と接地導体との間に、
可変抵抗を接続した、請求項１記載の高周波９０度分配
合成回路。 - 【請求項７】 カップリング端子を持つ１／４波長の伝
送線路と可変容量との接続点と接地導体との間に、可変
抵抗を接続した請求項１記載の高周波９０度分配合成回
路。 - 【請求項８】 可変抵抗をＦＥＴ、ヘテロ接合トランジ
スタ、又は、バイポーラトランジスタを用いて形成し
た、請求項５〜請求項７のいずれか１項に記載の高周波
９０度分配合成回路。 - 【請求項９】 可変抵抗を、ダイオードを用いて形成し
た、請求項５〜請求項７のいずれか１項に記載の高周波
９０度分配合成回路。 - 【請求項１０】 半導体基板、又は、誘電体基板上に誘
電体膜及び導体を多層に積層した多層構造の高周波回路
で、異なる誘電体膜上に１／４波長の伝送線路がそれぞ
れ形成され、該１／４波長の伝送線路が方向性結合器と
して機能する高周波９０度分配合成回路において、 入力端子がある１／４波長の伝送線路にＦＥＴのゲート
を接続し、カップリング端子がある１／４波長の伝送線
路にＦＥＴのソースを接続し、ＦＥＴのドレインを接地
導体と接続したことを特徴とする高周波９０度分配合成
回路。 - 【請求項１１】 カップリング端子がある１／４波長の
伝送線路と接地導体との間に、固定抵抗を接続した、請
求項１０記載の高周波９０度分配合成回路。 - 【請求項１２】 ＦＥＴを、ヘテロ接合トランジスタ、
又は、バイポーラトランジスタを用いて形成した、請求
項１０、又は、請求項１１記載の高周波９０度分配合成
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26163695A JP3190236B2 (ja) | 1995-10-09 | 1995-10-09 | 高周波９０度分配合成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26163695A JP3190236B2 (ja) | 1995-10-09 | 1995-10-09 | 高周波９０度分配合成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09107212A true JPH09107212A (ja) | 1997-04-22 |
| JP3190236B2 JP3190236B2 (ja) | 2001-07-23 |
Family
ID=17364654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26163695A Expired - Lifetime JP3190236B2 (ja) | 1995-10-09 | 1995-10-09 | 高周波９０度分配合成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3190236B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000165117A (ja) * | 1998-11-26 | 2000-06-16 | Hitachi Ltd | 多層方向性結合器 |
| WO2002003494A1 (fr) * | 2000-07-04 | 2002-01-10 | Matsushita Electric Industrial Co., Ltd. | Coupleur directionnel et procede de couplage directionnel |
| JP2010506548A (ja) * | 2007-12-21 | 2010-02-25 | ビ−エイイ− システムズ パブリック リミテッド カンパニ− | マイクロ波結合器 |
| JP2010124311A (ja) * | 2008-11-20 | 2010-06-03 | Mitsubishi Electric Corp | 帯域可変フィルタ |
| JP2010161466A (ja) * | 2009-01-06 | 2010-07-22 | Mitsubishi Electric Corp | 方向性結合器 |
| KR101140799B1 (ko) * | 2010-08-16 | 2012-05-03 | 서울대학교산학협력단 | 타원형 필터 |
| WO2019155869A1 (ja) * | 2018-02-07 | 2019-08-15 | 株式会社村田製作所 | 方向性結合器及びモジュール |
| WO2019189232A1 (ja) * | 2018-03-28 | 2019-10-03 | 株式会社村田製作所 | 方向性結合器 |
-
1995
- 1995-10-09 JP JP26163695A patent/JP3190236B2/ja not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000165117A (ja) * | 1998-11-26 | 2000-06-16 | Hitachi Ltd | 多層方向性結合器 |
| WO2002003494A1 (fr) * | 2000-07-04 | 2002-01-10 | Matsushita Electric Industrial Co., Ltd. | Coupleur directionnel et procede de couplage directionnel |
| JP2010506548A (ja) * | 2007-12-21 | 2010-02-25 | ビ−エイイ− システムズ パブリック リミテッド カンパニ− | マイクロ波結合器 |
| JP4908596B2 (ja) * | 2007-12-21 | 2012-04-04 | ビ−エイイ− システムズ パブリック リミテッド カンパニ− | マイクロ波結合器 |
| JP2010124311A (ja) * | 2008-11-20 | 2010-06-03 | Mitsubishi Electric Corp | 帯域可変フィルタ |
| JP2010161466A (ja) * | 2009-01-06 | 2010-07-22 | Mitsubishi Electric Corp | 方向性結合器 |
| KR101140799B1 (ko) * | 2010-08-16 | 2012-05-03 | 서울대학교산학협력단 | 타원형 필터 |
| WO2019155869A1 (ja) * | 2018-02-07 | 2019-08-15 | 株式会社村田製作所 | 方向性結合器及びモジュール |
| US11431072B2 (en) | 2018-02-07 | 2022-08-30 | Murata Manufacturing Co., Ltd. | Directional coupler and module |
| WO2019189232A1 (ja) * | 2018-03-28 | 2019-10-03 | 株式会社村田製作所 | 方向性結合器 |
| CN111989818A (zh) * | 2018-03-28 | 2020-11-24 | 株式会社村田制作所 | 定向耦合器 |
| US11699983B2 (en) | 2018-03-28 | 2023-07-11 | Murata Manufacturing Co., Ltd. | Directional coupler |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3190236B2 (ja) | 2001-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5634208A (en) | Multilayer transmission line using ground metal with slit, and hybrid using the transmission line | |
| JP3333014B2 (ja) | 高周波信号分配・合成器 | |
| US7495529B2 (en) | Phase shift circuit, high frequency switch, and phase shifter | |
| US20050088344A1 (en) | Ultra-wideband antenna and ultrahigh frequency circuit module | |
| JP2013141163A (ja) | 直交ハイブリッドカプラ、増幅器及び無線通信装置 | |
| US4547745A (en) | Composite amplifier with divider/combiner | |
| JPH01502793A (ja) | 広い周波数範囲にわたって多重出力間の位相差を一定に維持するモノリシック型マイクロ波移相ネットワーク | |
| US11283145B2 (en) | Variable attenuator | |
| JPH09107212A (ja) | 高周波９０度分配合成回路 | |
| US20070273456A1 (en) | Phase-shifting circuit and multibit phase shifter | |
| JPH11298295A (ja) | 不平衡−平衡変換器及びバランス形ミクサ | |
| JP2004364251A (ja) | 多重ビット移相器及びその製造方法 | |
| US5519233A (en) | Microchip capacitor and thin film resistor as circuit elements in internal impedance matching circuit of microwave transistor | |
| TW202332198A (zh) | 級聯低噪寬頻主動移相器 | |
| US11335987B2 (en) | Directional coupler | |
| US5656874A (en) | High-frequency component and high-frequency circuit | |
| JP2003264403A (ja) | マイクロ波移相器 | |
| JP4720487B2 (ja) | マイクロ波発振器 | |
| JPH06188611A (ja) | マイクロ波信号分配回路 | |
| JP2561426B2 (ja) | 電力分配合成器 | |
| JP3297447B2 (ja) | 高周波多層回路基板調整法 | |
| JPH05175357A (ja) | 多層基板のストリップ線路構造 | |
| JPH04261022A (ja) | 半導体集積回路 | |
| US7106104B2 (en) | Integrated line driver | |
| JP3357715B2 (ja) | マイクロ波移相器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090518 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090518 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100518 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100518 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130518 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140518 Year of fee payment: 13 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |