JPH0897720A - Ｐｌｌコントローラ - Google Patents
ＰｌｌコントローラInfo
- Publication number
- JPH0897720A JPH0897720A JP6233462A JP23346294A JPH0897720A JP H0897720 A JPH0897720 A JP H0897720A JP 6233462 A JP6233462 A JP 6233462A JP 23346294 A JP23346294 A JP 23346294A JP H0897720 A JPH0897720 A JP H0897720A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- program rom
- frequency division
- latch circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 プログラマブルデバイダへ分周データを設定
するためのプログラムステップ数を少なくしてプログラ
ムＲＯＭの容量増加を抑え、且つ、そのためのＲＡＭの
一部専有化を解消する。 【構成】 ＰＬＬコントローラにおいて、プログラムＲ
ＯＭ６に、分周データを記憶すると共に、この分周デー
タをラッチ回路１７にラッチさせる命令を記憶し、この
命令を実行することによりプログラムＲＯＭ６に記憶し
た分周データをラッチ回路１７を介してプログラマブル
デバイダ３に設定する。
するためのプログラムステップ数を少なくしてプログラ
ムＲＯＭの容量増加を抑え、且つ、そのためのＲＡＭの
一部専有化を解消する。 【構成】 ＰＬＬコントローラにおいて、プログラムＲ
ＯＭ６に、分周データを記憶すると共に、この分周デー
タをラッチ回路１７にラッチさせる命令を記憶し、この
命令を実行することによりプログラムＲＯＭ６に記憶し
た分周データをラッチ回路１７を介してプログラマブル
デバイダ３に設定する。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬ回路を制御する
ためのＰＬＬコントローラに関する。
ためのＰＬＬコントローラに関する。
【０００２】
【従来の技術】従来、ＰＬＬコントローラにおいて、Ｐ
ＬＬ回路のプログラマブルデバイダに分周データをセッ
トするには、まず、汎用ＲＡＭに分周データを書き込
み、書き込んだ分周データをプログラマブルデバイダへ
の分周データ入力用のラッチ回路にラッチするようにし
ている。
ＬＬ回路のプログラマブルデバイダに分周データをセッ
トするには、まず、汎用ＲＡＭに分周データを書き込
み、書き込んだ分周データをプログラマブルデバイダへ
の分周データ入力用のラッチ回路にラッチするようにし
ている。
【０００３】
【発明が解決しようとする課題】ＰＬＬコントローラ
は、各種制御を行うためのＡＬＵを含み、その処理ビッ
トは通常４ビットであるために、ＡＬＵ及び汎用ＲＡＭ
を接続するデータバスのビット数も処理ビットと同一の
４ビットで構成されている。ところが、プログラマブル
デバイダに設定する分周データのビット数は、データバ
ス幅より多い１６ビットであるために、汎用ＲＡＭへ分
周データを書き込むためには４ビットづつ４回書き込み
を行わなくてはならず、この動作を実行させるために
は、汎用ＲＡＭへの書き込み命令を４回と、汎用ＲＡＭ
の分周データをラッチ回路にラッチさせるためのラッチ
命令を１回の合計５回の命令を実行する必要がある。
は、各種制御を行うためのＡＬＵを含み、その処理ビッ
トは通常４ビットであるために、ＡＬＵ及び汎用ＲＡＭ
を接続するデータバスのビット数も処理ビットと同一の
４ビットで構成されている。ところが、プログラマブル
デバイダに設定する分周データのビット数は、データバ
ス幅より多い１６ビットであるために、汎用ＲＡＭへ分
周データを書き込むためには４ビットづつ４回書き込み
を行わなくてはならず、この動作を実行させるために
は、汎用ＲＡＭへの書き込み命令を４回と、汎用ＲＡＭ
の分周データをラッチ回路にラッチさせるためのラッチ
命令を１回の合計５回の命令を実行する必要がある。
【０００４】ＰＬＬ回路を使用したラジオ受信機におい
て、ある１局の周波数を選局する場合は、このような従
来技術を用いても問題はないが、最近、各地のラジオ局
の周波数をあらかじめメモリしておく機能があり、この
機能を実現するためには、複数の分周データを繰り返し
プログラマブルデバイダに設定する必要がある。例え
ば、１００局分についてプログラマブルデバイダへの分
周データの設定を行うためには、従来技術では５００ス
テップのプログラム記述が必要となり、プログラムＲＯ
Ｍの容量が増加してしまう。
て、ある１局の周波数を選局する場合は、このような従
来技術を用いても問題はないが、最近、各地のラジオ局
の周波数をあらかじめメモリしておく機能があり、この
機能を実現するためには、複数の分周データを繰り返し
プログラマブルデバイダに設定する必要がある。例え
ば、１００局分についてプログラマブルデバイダへの分
周データの設定を行うためには、従来技術では５００ス
テップのプログラム記述が必要となり、プログラムＲＯ
Ｍの容量が増加してしまう。
【０００５】又、汎用ＲＡＭの一部が分周データを転送
するための専用ＲＡＭになってしまうため、他の何らか
の処理をこの汎用ＲＡＭで行っているときに、分周デー
タの転送を行うためには先に処理していたデータを他の
ＲＡＭに移動する必要が生じる。
するための専用ＲＡＭになってしまうため、他の何らか
の処理をこの汎用ＲＡＭで行っているときに、分周デー
タの転送を行うためには先に処理していたデータを他の
ＲＡＭに移動する必要が生じる。
【０００６】
【課題を解決するための手段】本発明は、ＶＣＯの出力
を分周するプログラマブルデバイダを含むＰＬＬ回路
と、分周データをラッチしラッチした分周データを前記
プログラマブルデバイダに出力するラッチ回路と、各種
制御データを記憶するためのＲＡＭと、各種制御を行う
ための命令を記憶するプログラムＲＯＭと、前記命令を
解読して制御信号を出力する命令デコーダとを備えたＰ
ＬＬコントローラにおいて、前記プログラムＲＯＭに、
前記分周データを記憶すると共に、該分周データを前記
ラッチ回路にラッチさせる命令を記憶し、該命令を実行
することにより前記プログラムＲＯＭに記憶した分周デ
ータを前記ラッチ回路を介して前記プログラマブルデバ
イダに設定するようにして上記課題を解決するものであ
る。
を分周するプログラマブルデバイダを含むＰＬＬ回路
と、分周データをラッチしラッチした分周データを前記
プログラマブルデバイダに出力するラッチ回路と、各種
制御データを記憶するためのＲＡＭと、各種制御を行う
ための命令を記憶するプログラムＲＯＭと、前記命令を
解読して制御信号を出力する命令デコーダとを備えたＰ
ＬＬコントローラにおいて、前記プログラムＲＯＭに、
前記分周データを記憶すると共に、該分周データを前記
ラッチ回路にラッチさせる命令を記憶し、該命令を実行
することにより前記プログラムＲＯＭに記憶した分周デ
ータを前記ラッチ回路を介して前記プログラマブルデバ
イダに設定するようにして上記課題を解決するものであ
る。
【０００７】
【作用】本発明では、プログラムＲＯＭから直接分周デ
ータがラッチ回路に転送されるので、通常データビット
数より多い命令ビット数単位に分周データの転送が可能
になり、必要とするプログラムステップ数が少なくでき
る。
ータがラッチ回路に転送されるので、通常データビット
数より多い命令ビット数単位に分周データの転送が可能
になり、必要とするプログラムステップ数が少なくでき
る。
【０００８】
【実施例】図１は、本発明の実施例の構成を示すブロッ
ク図であり、１は、ＶＣＯ２と、ＶＣＯ２の出力を分周
するプログラマブルデバイダ３と、プログラマブルデバ
イダ３の出力と基準周波数ｆｒとの位相を比較する位相
比較器４と、位相比較器４の出力に接続されたＬＰＦと
より構成されたＰＬＬ回路である。
ク図であり、１は、ＶＣＯ２と、ＶＣＯ２の出力を分周
するプログラマブルデバイダ３と、プログラマブルデバ
イダ３の出力と基準周波数ｆｒとの位相を比較する位相
比較器４と、位相比較器４の出力に接続されたＬＰＦと
より構成されたＰＬＬ回路である。
【０００９】一方、６は１６ビット幅の各種命令を記憶
したプログラムＲＯＭ、７は命令の読みだし位置を指定
するプログラムカウンタ、８はプログラムＲＯＭ６から
読み出された命令を解読して各種の制御信号を出力する
命令デコーダ、９はプログラムＲＯＭ６に接続されたア
ドレスデコーダ、１０は各種演算を行うためのＡＬＵ、
１１及び１２はＡＬＵ１０に接続されたラッチ回路、１
３はＡＬＵに接続された４ビット幅のデータバス、１４
は４ビット幅のデータバス１３に接続され１６ビット幅
の出力ラインに接続された汎用ＲＡＭ、１５はプログラ
ムＲＯＭ６から出力される１６ビットの分周データを出
力するための出力ライン、１６は出力ラインを介して入
力される１６ビットのデータと汎用ＲＡＭ１４からの１
６ビットデータとを選択的に出力するマルチプレクサＭ
ＰＸ、１７はプログラマブルデバイダ３にその出力が接
続され、ＭＰＸ１６で選択されたデータをラッチするラ
ッチ回路である。
したプログラムＲＯＭ、７は命令の読みだし位置を指定
するプログラムカウンタ、８はプログラムＲＯＭ６から
読み出された命令を解読して各種の制御信号を出力する
命令デコーダ、９はプログラムＲＯＭ６に接続されたア
ドレスデコーダ、１０は各種演算を行うためのＡＬＵ、
１１及び１２はＡＬＵ１０に接続されたラッチ回路、１
３はＡＬＵに接続された４ビット幅のデータバス、１４
は４ビット幅のデータバス１３に接続され１６ビット幅
の出力ラインに接続された汎用ＲＡＭ、１５はプログラ
ムＲＯＭ６から出力される１６ビットの分周データを出
力するための出力ライン、１６は出力ラインを介して入
力される１６ビットのデータと汎用ＲＡＭ１４からの１
６ビットデータとを選択的に出力するマルチプレクサＭ
ＰＸ、１７はプログラマブルデバイダ３にその出力が接
続され、ＭＰＸ１６で選択されたデータをラッチするラ
ッチ回路である。
【００１０】プログラムＲＯＭ６には、プログラマブル
デバイダ３に１６ビットの分周データをセットするた
め、図２に示すように、ＭＰＸ選択用のＲＯＭＤ命令と
ラッチ用のＰＬＬ命令が連続して記憶され、また、アド
レスＸＸＨには１６ビットの分周データが記憶されてい
る。このＲＯＭＤ命令としては具体的には、「ＲＯＭＤ
ＸＸＨ」という記述が成されている。
デバイダ３に１６ビットの分周データをセットするた
め、図２に示すように、ＭＰＸ選択用のＲＯＭＤ命令と
ラッチ用のＰＬＬ命令が連続して記憶され、また、アド
レスＸＸＨには１６ビットの分周データが記憶されてい
る。このＲＯＭＤ命令としては具体的には、「ＲＯＭＤ
ＸＸＨ」という記述が成されている。
【００１１】そこで、プログラムＲＯＭ６から、ＲＯＭ
Ｄ命令が読み出されるとこれが命令デコーダ８で解読さ
れ、アドレスＸＸＨがアドレスデコーダ９でデコードさ
れて、プログラムＲＯＭ６のアドレスＸＸＨが指定され
る。アドレスＸＸＨには、分周データが記憶されている
ので、これがライン１５に読み出される。この読み出し
と共に、命令デコーダ８からＭＰＸ１６には制御信号Ｒ
ＯＭＤが出力され、この信号によってライン１５からの
データがＭＰＸ１６で選択される。よって、ラッチ回路
１７の入力にはプログラムＲＯＭ６から読み出された１
６ビットの分周データが入力されることとなる。
Ｄ命令が読み出されるとこれが命令デコーダ８で解読さ
れ、アドレスＸＸＨがアドレスデコーダ９でデコードさ
れて、プログラムＲＯＭ６のアドレスＸＸＨが指定され
る。アドレスＸＸＨには、分周データが記憶されている
ので、これがライン１５に読み出される。この読み出し
と共に、命令デコーダ８からＭＰＸ１６には制御信号Ｒ
ＯＭＤが出力され、この信号によってライン１５からの
データがＭＰＸ１６で選択される。よって、ラッチ回路
１７の入力にはプログラムＲＯＭ６から読み出された１
６ビットの分周データが入力されることとなる。
【００１２】次に プログラムＲＯＭ６からＰＬＬ命令
が読み出され、命令デコーダ８はこの命令を解読してラ
ッチ回路１７にラッチ信号ＰＬＬを出力する。従って、
ラッチ回路１７では、プログラムＲＯＭ６から読み出さ
れた１６ビットの分周データがラッチされる。このよう
に、本実施例では、命令を２ステップ実行することによ
りラッチ回路１７への分周データの転送が完了する。
が読み出され、命令デコーダ８はこの命令を解読してラ
ッチ回路１７にラッチ信号ＰＬＬを出力する。従って、
ラッチ回路１７では、プログラムＲＯＭ６から読み出さ
れた１６ビットの分周データがラッチされる。このよう
に、本実施例では、命令を２ステップ実行することによ
りラッチ回路１７への分周データの転送が完了する。
【００１３】ところで、ＲＯＭＤ命令が実行されないと
制御信号ＲＯＭＤが出力されないので、ＭＰＸ１６では
汎用ＲＡＭ１４からのデータを選択する。このため、従
来同様、データバス１３から４ビットごとに４回命令を
実行することにより、分周データを汎用ＲＡＭ１４に書
き込み、その後ＰＬＬ命令の実行によりこの分周データ
をラッチ回路１７にラッチさせることも可能である。
制御信号ＲＯＭＤが出力されないので、ＭＰＸ１６では
汎用ＲＡＭ１４からのデータを選択する。このため、従
来同様、データバス１３から４ビットごとに４回命令を
実行することにより、分周データを汎用ＲＡＭ１４に書
き込み、その後ＰＬＬ命令の実行によりこの分周データ
をラッチ回路１７にラッチさせることも可能である。
【００１４】
【発明の効果】本発明によれば、プログラムステップ数
を少なくすることができるので、プログラムＲＯＭの容
量増加を抑えることができ、更に、ＲＡＭの一部専有化
も解消可能となる。
を少なくすることができるので、プログラムＲＯＭの容
量増加を抑えることができ、更に、ＲＡＭの一部専有化
も解消可能となる。
【図１】本発明の実施例の構成を示すブロック図であ
る。
る。
【図２】実施例におけるプログラムＲＯＭの内容を示す
図である。
図である。
１ ＰＬＬ回路 ２ ＶＣＯ ３ プログラマブルデバイダ ４ 位相比較器 ５ ＬＰＦ ６ プログラムＲＯＭ ８ 命令デコーダ １０ ＡＬＵ １３ データバス １４ 汎用ＲＡＭ １６ ＭＰＸ １７ ラッチ回路
Claims (1)
- 【請求項１】 ＶＣＯの出力を分周するプログラマブル
デバイダを含むＰＬＬ回路と、分周データをラッチしラ
ッチした分周データを前記プログラマブルデバイダに出
力するラッチ回路と、各種制御データを記憶するための
ＲＡＭと、各種制御を行うための命令を記憶するプログ
ラムＲＯＭと、前記命令を解読して制御信号を出力する
命令デコーダとを備えたＰＬＬコントローラにおいて、
前記プログラムＲＯＭに、前記分周データを記憶すると
共に、該分周データを前記ラッチ回路にラッチさせる命
令を記憶し、該命令を実行することにより前記プログラ
ムＲＯＭに記憶した分周データを前記ラッチ回路を介し
て前記プログラマブルデバイダに設定するようにしたこ
とを特徴とするＰＬＬコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6233462A JPH0897720A (ja) | 1994-09-28 | 1994-09-28 | Ｐｌｌコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6233462A JPH0897720A (ja) | 1994-09-28 | 1994-09-28 | Ｐｌｌコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897720A true JPH0897720A (ja) | 1996-04-12 |
Family
ID=16955416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6233462A Pending JPH0897720A (ja) | 1994-09-28 | 1994-09-28 | Ｐｌｌコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897720A (ja) |
-
1994
- 1994-09-28 JP JP6233462A patent/JPH0897720A/ja active Pending
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