JPH0895541A

JPH0895541A - コンピュータシステム

Info

Publication number: JPH0895541A
Application number: JP7212689A
Authority: JP
Inventors: Kesatoshi Takeuchi; 啓佐敏竹内
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1988-07-13
Filing date: 1995-07-27
Publication date: 1996-04-12
Anticipated expiration: 2013-04-08
Also published as: JP2738356B2

Abstract

(57)【要約】【課題】拡大・縮小等の所望の処理を行ないつつ映像
を表示することのできるコンピュータシステムを提供す
る。【解決手段】コンピュータシステムは、映像メモリ３
１０と、映像のサイズや書込範囲を変更しつつ映像メモ
リ３１０に映像信号を書き込むデジタイズ制御部２２０
と、映像のサイズや読出範囲を変更しつつ映像メモリ３
１０から映像信号を読み出すスーパーインポーズ制御部
４２０とを備える。ビデオスイッチ５１０は、映像メモ
リ３１０から読み出された映像信号と、コンピュータの
映像信号とを切換えつつ選択することによって、合成さ
れた映像信号を生成する。合成された映像信号は表示デ
バイスに供給され、この結果、表示デバイスには種々の
処理がなされた映像が表示される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示する映像につ
いて拡大・縮小等の所望の処理を行なうことが可能なコ
ンピュータシステムに関する。

【０００２】

【従来の技術】従来、パソコンのモニタ画面上に所定の
サイズ、所定の位置にテレビの映像をスーパーインポー
ズすることによりテレビを観ながらパソコンを操作でき
る画像処理装置があった。

【０００３】図２１は従来の映像処理装置のブロック構
成図である。図２１において、１００は第１の映像信号
ＶＳ１を第１の同期信号ＳＳ１と第１の輝度信号ＬＳ１
とに分離する映像デコーダ、２００は第１の輝度信号Ｌ
Ｓ１をデジタル変換するアナログデジタルコンバータ
（以下、ＡＤＣという）、３００はデジタル変換した第
１の輝度信号ＬＳ１を記憶する映像メモリ、３４０は映
像メモリ３００への第１の輝度信号ＬＳ１の書き込みを
制御する書込制御部、３５０は映像メモリ３００からの
第１の輝度信号ＬＳ１の読み出しを制御する読出制御
部、４００は映像メモリ３００から読み出した第１の輝
度信号ＬＳ１をアナログ変換するデジタルアナログコン
バータ（以下、ＤＡＣという）、６００はＣＰＵ制御
部、６３０はマルチプレクサ、６４０は第３の映像信号
ＶＳ３を第３の同期信号ＳＳ３と第３の輝度信号ＬＳ３
とに分離する映像デーコダ部、５００は第１の輝度信号
ＬＳ１と第３の輝度信号ＬＳ３とミキシングして第４の
輝度信号ＬＳ４を出力するミキシング制御部である。

【０００４】この従来の映像処理回路は映像デコーダ１
００が映像信号ＶＳ１を同期信号ＳＳ１と輝度信号ＬＳ
１とに分離し、ＡＤＣ２００が輝度信号ＬＳ１をデジタ
ル変換して、映像メモリ３００に書き込む。このとき、
書込制御部３４０が同期信号ＳＳ１に基づいて、ＡＤＣ
２００及び映像メモリ３００の動作を制御するタイミン
グクロックを出力する。なお、ＣＰＵ制御部６００が出
力する第２の輝度信号ＬＳ２も映像メモリ３００に書き
込むことができる。

【０００５】又、読込制御部３５０が映像メモリ３００
に書き込まれた第１の輝度信号ＬＳ１（又は第２の輝度
信号ＬＳ２）はマルチプレクサ６３０を介して読み出
し、ＤＡＣ４００が映像メモリ３００から読み出した第
１の輝度信号ＬＳ１をアナログ変換して、ミキシング制
御部５００が第１の輝度信号ＬＳ１と第３の輝度信号Ｌ
Ｓ３とミキシングして、第３の輝度信号ＬＳ３に対応す
る画像内に第１の輝度信号ＬＳ１に対応する画像をスー
パーインポーズした第４の輝度信号ＬＳ４を出力する。

【０００６】又、画像静止するときはＣＰＵ６２０が映
像デコーダ部１００の動作を監視しており、映像デコ−
ダ部１００が垂直同期信号を出力すると、ＣＰＵ６２０
が映像信号中の垂直ブランキング期間中にＡＤＣ２００
によるデジタイズ制御を停止させる。なお、画像静止す
るときも第３の輝度信号ＬＳ３に対応する画像内に第１
の輝度信号ＬＳ１に対応する画像をスーパーインポーズ
した第４の輝度信号ＬＳ４を得られる。さらに、第１の
輝度信号ＬＳ１に対応する画像上に文字、特殊形状をス
ーパーインポーズするときは、ＣＰＵ制御部６００が映
像メモリ３００に文字、特殊形状データを書き込む。

【０００７】

【発明が解決しようとする課題】ところで、図２１に示
した従来の映像処理装置は、今後発展する映像のスマー
ト化に対応した任意の解像度による表示、任意のアスペ
クト比変換、任意の位置への表示制御、スーパーインポ
ーズ等のマルチ目的仕様には全くと言ってよい程対応で
きないという問題点があった。

【０００８】又、マルチ目的仕様にするためには、現在
民間放送局等が用いているテレビ放送機器のように、数
百〜数千万円相当の機器になってしまう。このため、民
生機器水準の機器にするためには根本的な技術改革が必
要であるという問題点があった。

【０００９】又、一般に映像メモリ３００はダイナミッ
クメモリにより構成されていたので、リフレッシュが必
要であった。このため、映像メモリ３００をリフレッシ
ュするためのクロック信号を映像メモリ３００のシリア
ルポートに加えていた。このクロック信号は例えば１０
（ＭＨＺ）以上の周波数である。そこで、マルチプレク
サ６３０側のシリアル出力のクロック数１００（ＫＨ
ｚ）から数（ＭＨｚ）の場合、ＤＡＣ４００側以外の前
記シリアル出力より、１０（ＭＨＺ）以上を供給しなけ
ればならない。ＤＡＣ４００側以外の前記シリアル出力
には出力目的でない単なるリフレッシュ用のクロックを
送らねばならない。

【００１０】映像メモリ３００の映像データをＣＰＵ制
御部６００により読み出したいとすると、マルチプレク
サ６３０を切り換えて映像データをＣＰＵ制御部６００
が読出すこととなり、その間ＤＡＣ４００には映像デー
タが送られないため、第３の輝度信号ＬＳ３にＤＡＣ４
００からの映像がスーパーインポーズされても、ブラン
キングされた状態で第４の輝度信号ＬＳ４になってしま
うという問題点があった。

【００１１】又、ＤＡＣ４００側以外の前記シリアル出
力より常時１０（ＭＨＺ）以上の動作で、ＣＰＵ制御部
６００の読込みを行なうことも、ＣＰＵでは不可能であ
るという問題点があった。

【００１２】又、画像静止するときは、ＣＰＵ制御部６
００は垂直同期信号ＶＳ１を監視する必要があるので、
最悪の場合ＣＰＵ制御部６００は数１０ｍＳの待ち時間
を必要とするという問題点があった。

【００１３】又、ＣＰＵ制御部６００がデジタル・シグ
ナル・プロセッサ（ＤＳＰという）等の高速ＩＣを備え
ていても、文字、特殊形状を書き換える時間が数１０
（ｕｓ）以上かかってしまう。

【００１４】又、第３の輝度信号ＬＳ３が動画に対応す
る信号である場合等は、第３の輝度信号ＬＳ３のコマ数
を減らし、ＣＰＵ６２０が映像メモリ３００の記憶内容
を書き換える時間が必要である。

【００１５】さらに、第３の輝度信号ＬＳ３に文字、特
殊形状等の上下、左右方向のスクロール等は不可能であ
った。

【００１６】本発明は上記問題点の少なくとも一部を解
決するためになされたものであり、拡大・縮小等の所望
の処理を行ないつつ映像を表示することのできるコンピ
ュータシステムを提供することを目的とする。

【００１７】

【課題を解決するための手段およびその作用・効果】上
述の課題を解決するため、第１の発明は、コンピュータ
システムであって、マイクロプロセッサと、前記マイク
ロプロセッサに接続されたバスと、前記バスに接続され
た映像メモリと、前記映像メモリから読出された映像信
号の少なくとも一部が供給される表示デバイスと、前記
バスに接続され、前記映像メモリに書込アドレスを供給
することによって、前記映像メモリへの映像信号の書き
込みを制御する書込制御手段と、前記バスに接続され、
前記書込制御手段による書き込みとは非同期に、かつ、
前記表示デバイスに供給される同期信号に同期して前記
映像メモリに読出アドレスを供給することによって、前
記映像メモリからの映像信号の読み出しを制御する読出
制御手段と、を備え、前記書込制御手段は、前記マイク
ロプロセッサによって設定される複数の書込アドレスパ
ラメータに応じて前記書込アドレスの範囲を変更し、こ
れによって、映像信号が書き込まれる前記映像メモリの
メモリ領域を変更する手段と、前記映像メモリに書き込
まれる映像信号によって表わされる映像のサイズを変更
する手段と、を備える。

【００１８】第１の発明の書込制御手段は、映像メモリ
に書き込まれる映像信号によって表わされる映像のサイ
ズを変更する手段を有しているので、映像をスケーリン
グしつつ映像メモリに映像信号を書き込むことができ
る。また、マイクロプロセッサが書込アドレスパラメー
タを設定すると、映像信号が書き込まれるメモリ領域が
変更されるので、映像メモリ内に書き込まれる映像の位
置と範囲が書込アドレスパラメータによって変更でき
る。さらに、読出制御手段は、表示デバイスに供給され
る同期信号に同期して映像メモリから映像信号を読出す
ので、この映像信号と同期信号とを表示デバイスに供給
することによって、映像メモリに記憶された映像を表示
デバイスに表示することができる。

【００１９】第２の発明は、コンピュータシステムであ
って、マイクロプロセッサと、前記マイクロプロセッサ
に接続されたバスと、前記バスに接続された映像メモリ
と、前記映像メモリから読出された映像信号の少なくと
も一部が供給される表示デバイスと、前記バスに接続さ
れ、前記映像メモリに書込アドレスを供給することによ
って、前記映像メモリへの映像信号の書き込みを制御す
る書込制御手段と、前記バスに接続され、前記書込制御
手段による書き込みとは非同期に、かつ、前記表示デバ
イスに供給される同期信号に同期して前記映像メモリに
読出アドレスを供給することによって、前記映像メモリ
からの映像信号の読み出しを制御する読出制御手段と、
を備え、前記読出制御手段は、前記マイクロプロセッサ
によって設定される複数の読出アドレスパラメータに応
じて前記読出アドレスの範囲を変更し、これによって、
映像信号が読出される前記映像メモリのメモリ領域を変
更する手段と、前記映像メモリから読出される映像信号
によって表わされる映像のサイズを変更する手段と、を
備える。

【００２０】第２の発明の読出制御手段は、映像メモリ
から読出される映像信号によって表わされる映像のサイ
ズを変更する手段を有しているので、映像をスケーリン
グしつつ映像メモリから映像信号を読出すことができ
る。また、マイクロプロセッサが読出アドレスパラメー
タを設定すると、映像信号が読み出されるメモリ領域が
変更されるので、映像メモリ内から読み出される映像の
位置と範囲が読出アドレスパラメータによって変更でき
る。さらに、読出制御手段は、表示デバイスに供給され
る同期信号に同期して映像メモリから映像信号を読出す
ので、この映像信号と同期信号とを表示デバイスに供給
することによって、映像メモリに記憶された映像を表示
デバイスに表示することができる。

【００２１】第２の発明において、前記書込制御手段
は、前記マイクロプロセッサによって設定される複数の
書込アドレスパラメータに応じて前記書込アドレスの範
囲を変更し、これによって、映像信号が書き込まれる前
記映像メモリのメモリ領域を変更する手段と、前記映像
メモリに書き込まれる映像信号によって表わされる映像
のサイズを変更する手段と、を備えることが好ましい。

【００２２】こうすれば、映像をスケーリングしつつ映
像メモリに映像信号を書き込むことができ、また、映像
メモリ内に書き込まれる映像の位置と範囲が書込アドレ
スパラメータによって変更できる。

【００２３】第３の発明は、コンピュータシステムであ
って、マイクロプロセッサと、前記マイクロプロセッサ
に接続されたバスと、前記バスに接続された映像メモリ
と、前記映像メモリから読出された映像信号の少なくと
も一部が供給される表示デバイスと、前記バスに接続さ
れ、前記映像メモリに書込アドレスを供給することによ
って、前記映像メモリへの映像信号の書き込みを制御す
る書込制御手段と、前記映像メモリから読出された第１
の映像信号を含む複数の映像信号の中から１つを選択す
るビデオスイッチと、前記バスに接続され、前記ビデオ
スイッチに前記選択を指示する第１の選択信号を供給す
るとともに、前記書込制御手段による書き込みとは非同
期に、かつ、前記表示デバイスに供給される同期信号に
同期して前記映像メモリに読出アドレスを供給すること
によって、前記映像メモリからの前記第１の映像信号の
読み出しを制御する読出制御手段と、を備える。

【００２４】第３の発明のビデオスイッチは、映像メモ
リから読み出された第１の映像信号を含む複数の映像信
号の中から１つを切換えつつ選択することによって、複
数の映像信号を合成した映像信号を生成できる。従っ
て、ビデオスイッチの出力を表示デバイスに供給すれ
ば、合成された映像が表示デバイスに表示される。

【００２５】第３の発明において、前記読出制御手段
は、前記マイクロプロセッサによって設定される複数の
読出アドレスパラメータに応じて前記読出アドレスの範
囲を変更し、これによって、映像信号が読出される前記
映像メモリのメモリ領域を変更する手段と、前記映像メ
モリから読出される映像信号によって表わされる映像の
サイズを変更する手段と、を備えることが好ましい。

【００２６】また、第３の発明において、前記書込制御
手段は、前記マイクロプロセッサによって設定される複
数の書込アドレスパラメータに応じて前記書込アドレス
の範囲を変更し、これによって、映像信号が書き込まれ
る前記映像メモリのメモリ領域を変更する手段と、前記
映像メモリに書き込まれる映像信号によって表わされる
映像のサイズを変更する手段と、を備えることが好まし
い。

【００２７】第４の発明は、コンピュータシステムであ
って、マイクロプロセッサと、前記マイクロプロセッサ
に接続されたバスと、前記バスに接続された映像メモリ
と、前記映像メモリから読出された映像信号の少なくと
も一部が供給される表示デバイスと、前記バスに接続さ
れ、前記マイクロプロセッサによって設定された複数の
書込アドレスパラメータで規定される第１の書込アドレ
ス範囲において、前記映像メモリに第１の書込アドレス
を供給することによって、前記映像メモリへの映像信号
の書き込みを制御する第１の書込制御手段と、前記バス
に接続され、前記第１の書込制御手段による書き込みと
は非同期に、かつ、前記表示デバイスに供給される同期
信号に同期して前記映像メモリに読出アドレスを供給す
ることによって、前記映像メモリからの映像信号の読み
出しを制御する読出制御手段と、前記映像メモリに接続
され、与えられた複数の映像信号から１つを選択して前
記映像メモリに供給する映像選択手段と、前記第１の書
込制御手段と前記映像メモリに接続され、前記第１の書
込制御手段から供給される前記第１の書込アドレスを含
む複数の書込アドレスの中から１つを選択するアドレス
選択手段と、前記バスに接続され、前記マイクロプロセ
ッサによって生成された第１の映像信号を前記複数の映
像信号の１つとして前記映像選択手段に供給し、前記第
１の映像信号のための第２の書込アドレスを前記複数の
書込アドレスの１つとして前記アドレス選択手段に供給
し、前記映像選択手段に選択を指示するための第１の選
択信号を供給するとともに、前記アドレス選択手段に選
択を指示するための第２の選択信号を供給する、第２の
書込制御手段と、を備える。

【００２８】映像選択手段で選択された映像信号が、ア
ドレス選択手段で選択された書込アドレスに応じて映像
メモリに書き込まれる。従って、第１と第２の書込制御
手段の一方によって映像メモリが制御されて映像信号が
書き込まれる。特に、第２の書込制御手段は、マイクロ
プロセッサによって生成された第１の映像信号の書込を
制御するので、マイクロプロセッサが生成した映像を映
像メモリに書き込んで表示デバイスに表示することがで
きる。

【００２９】第５の発明は、コンピュータシステムであ
って、マイクロプロセッサと、前記マイクロプロセッサ
に接続されたバスと、前記バスに接続された映像メモリ
と、前記映像メモリから読出された映像信号の少なくと
も一部が供給される表示デバイスと、前記バスに接続さ
れ、前記映像メモリに書込アドレスを供給することによ
って、前記映像メモリへの映像信号の書き込みを制御す
る書込制御手段と、前記映像メモリと前記表示デバイス
に接続され、前記表示デバイスに供給される同期信号に
同期して前記映像メモリから動画の映像信号を読み出す
動作を制御する第１の読出制御手段と、前記映像メモリ
と前記バスに接続され、前記第１の読出制御手段による
動画の映像信号の読出しと並行して、前記映像メモリか
ら映像信号を前記バス上に読み出す動作を制御する第２
の読出制御手段と、を備えるコンピュータシステム。

【００３０】第５の発明では、第２の読出制御手段が、
第１の読出制御手段によって映像メモリから読み出され
た映像信号は、同期信号とともに表示デバイスに供給さ
れ、この結果、映像メモリに格納された映像が表示デバ
イスに表示される。また、第２の読出制御手段は、第１
の読出制御手段による読出しと並行して、映像メモリか
ら映像信号を読み出してバス上に出力するので、映像メ
モリに格納されている映像をマイクロプロセッサによっ
て処理することができる。

【００３１】第６の発明は、コンピュータシステムであ
って、マイクロプロセッサと、前記マイクロプロセッサ
に接続されたバスと、前記バスに接続された映像メモリ
と、前記映像メモリから読出された映像信号の少なくと
も一部が供給される表示デバイスと、前記バスに接続さ
れ、前記映像メモリに書込アドレスを供給することによ
って、前記映像メモリへの映像信号の書き込みを制御す
る書込制御手段と、前記バスに接続され、前記映像メモ
リに読出アドレスを供給することによって、前記映像メ
モリからの映像信号の読み出しを制御する読出制御手段
と、を備え、前記読出制御手段は、前記映像メモリから
読出される映像信号によって表わされる映像のアスペク
ト比を変更する手段を備える、コンピュータシステム。

【００３２】読出制御手段は、映像メモリから読出され
る映像信号によって表わされる映像のアスペクト比を変
更する手段を備えるので、この映像信号を表示デバイス
に供給することによって、映像のアスペクト比（縦横
比）を変更して表示することができる。

【００３３】第１ないし第６の発明において、さらに、
前記映像メモリに書き込まれる映像信号を一時的に記憶
する入力バッファ、を備えることが好ましい。

【００３４】こうすれば、映像メモリへの書込タイミン
グを入力バッファによって調整することができる。

【００３５】このコンピュータシステムは、さらに、前
記映像メモリと前記表示デバイスに接続され、前記映像
メモリから読出された映像信号を、前記表示デバイスに
供給される前に一時的に記憶する第１の出力バッファ
と、前記映像メモリと前記マイクロプロセッサに接続さ
れ、前記映像メモリから読出された映像信号を、前記マ
イクロプロセッサに供給される前に一時的に記憶する第
２の出力バッファと、を備えるようにしても良い。

【００３６】こうすれば、映像メモリに格納された映像
信号を、第１の出力バッファを介して表示デバイスに供
給し、第２の出力バッファを介してマイクロプロセッサ
に供給することができる。

【００３７】

【発明の実施の形態】以下、本発明の実施の形態を一実
施例に基づいて説明する。図１は本発明の一実施例に係
る画像処理装置の概略的なブロック構成図である。図１
において、１００はチューナ（図示せず）からのコンポ
ジット映像信号ＶＳＴＶ又はＶＴＲ等の外部機器（図示
せず）からのコンポジット映像信号ＶＳＥＸ（以下、単
にコンポジット映像信号ＶＳＴＶという）を、輝度信号
（コンポーネント映像信号）ＬＳＴＶと同期信号ＳＳＴ
Ｖとに分離する映像デコーダ、２００は輝度信号ＬＳＴ
Ｖをデジタル信号化するＡＤＣ制御部、３００はデジタ
ル信号化した輝度信号ＬＳＡＤを記憶する３ポート映像
メモリ制御部、４００は３ポート映像メモリ制御部３０
０が記憶している輝度信号ＬＳＭＥＭを読み出して、ア
ナログ信号化するＤＡＣ制御部、５００は３ポート映像
メモリ制御部３００から読み出し、アナログ信号化した
輝度信号ＬＳＭＥＭとパーソナルコンピュータ、ワーク
ステーション、端末及びゲーム機等（以下、パソコンと
いう）（図示せず）出力した輝度信号ＬＳＰＣとをミキ
シングして、輝度信号ＬＳＰＣに対応する画像内に輝度
信号ＬＳＴＶに対応する画像をスーパーインポーズした
輝度信号ＬＳＭＯＮを出力する映像ミキシング制御部、
６００は映像デコーダ１００、ＡＤＣ制御部２００、３
ポート映像メモリ３００、ＤＡＣ制御部４００及び映像
ミキシング制御部５００に、データバス６１０を介して
制御データを出力するＣＰＵ制御部であり、また、輝度
信号ＬＳＰＣは、ＣＰＵ制御部６００の管理下にある。
ＣＰＵ制御部６００が出力する制御データは目的に応じ
た輝度信号ＬＳＭＯＮを得るためのデータであり、ＣＰ
Ｕ制御部６００が管理している。

【００３８】次に、図２は図１に示した画像処理装置の
外観図である。図２において、７００はパソコン本体、
７０１はパソコンモニタ、７０２はキーボード、７０３
はマウス、７０４は本発明の実施例としての画像処理装
置の主要部を実現した拡張スロットカード、７０５はパ
ソコン本体７００と拡張スロットカード７０４とを接続
する本体間映像ケーブル、７０６はパソコンモニタ７０
１と拡張スロットカード７０４とを接続するモニタ間映
像ケーブル、７１０はチューナ、７１１はアンテナであ
る。

【００３９】この画像処理装置はパソコン本体７００と
パソコンモニタ７０１との間に拡張スロットカード７０
４を設けた構成になっている。拡張スロットカード７０
４はチューナ７１０を接続して図３に示すようにパソコ
ン本体７００の拡張スロット（図示せず）に挿入する。

【００４０】チューナ７１０が出力する輝度信号ＬＳＴ
Ｖに対応する画像は、キーボード７０２又はマウス７０
３の操作により、パソコンモニタ７０１が表示する輝度
信号ＬＳＰＣに対応する画像の任意の位置に、任意の大
きさで、任意のタイミングで輝度信号ＬＳＰＣに対応す
る画像とともに表示される。

【００４１】次に、図４は図１に示した映像処理回路の
主要部の詳細なブロック回路ずである。図４において、
１０１はＶＴＲ等が出力する音声信号ＡＳＥＸを入力す
る音声信号端子、１１０は音声信号端子１０１から入力
される音声信号ＡＳＥＸとチューナ７１０から入力され
る音声信号ＡＳＴＶとを選択出力する音声信号選択回路
（以降の説明では、音声信号ＡＳＴＶが選択されたこと
とする）、１２０は音声信号ＡＳＴＶの音量を制御する
音量制御回路、１０２は選択した音声信号ＡＳＴＶをパ
ソコンモニタ７０１の音声信号ＡＳＭＯＮとして出力す
る音声信号端子、１０３はＶＴＲ等が出力するコンポジ
ット映像信号ＶＳＥＸを入力する映像信号端子、１３０
は映像信号端子１０３から入力されるコンポジット映像
信号ＶＳＥＸとチューナ７１０から入力されるコンポジ
ット映像信号ＶＳＴＶとを選択出力する映像信号選択回
路（以降の説明では、コンポジット映像信号ＶＳＴＶが
選択されたこととする）、１４０は選択出力されたコン
ポジット映像信号ＶＳＴＶを、輝度信号（コンポーネン
ト映像信号）ＬＳＴＶと同期信号ＳＳＴＶとに分離する
映像信号デコーダである。

【００４２】又、２１０は輝度信号ＬＳＴＶをデジタル
変換するＡＤＣ、２２０は同期信号ＳＳＴＶに基づいて
ＡＤＣ２１０、映像メモリ３１０を制御するデジタイズ
制御部である。

【００４３】又、３１０は１つの書込ポートと２つの読
出ポートを有する３ポート映像メモリ、３２０はＡＤＣ
２１０が出力する輝度信号ＬＳＴＶ又はパソコン（図示
せず）が映像メモリ３１０に対して出力する輝度信号Ｗ
ＬＳＰＣを選択出力する映像データ選択回路、３３０は
デジタイズ制御部２２０が映像メモリ３１０に対して出
力する映像メモリ制御信号ＷＥＴＶ又は書込制御部３４
０が出力する映像メモリ制御信号ＷＥＰＣを選択出力す
る映像メモリ制御信号選択回路、３４０はパソコンが出
力する輝度信号ＷＬＳＰＣの３ポート映像メモリ３１０
への書き込みを制御する書込制御部、３５０は読込制御
部、３６０は３ポート映像メモリ３１０が記憶している
輝度信号ＬＳＭＥＭ内の水平方向１ライン分を記憶する
先入れ先出し方式のＦＩＦＯメモリ、３７０は３ポート
映像メモリ３１０からの輝度信号ＬＳＭＥＭの読出しを
制御するＦＩＦＯ読込制御部である。

【００４４】又、４１０はＤＡＣ、４２０はパソコンが
出力する水平同期信号ＨＳＰＣ及び垂直同期信号ＶＳＰ
Ｃを入力し、３ポート映像メモリ３１０、ＤＡＣ４１
０、ＡＮＤ回路５３０を制御するスーパーインポーズ制
御部、５１０はパソコンからの輝度信号ＬＳＰＣ又は３
ポート映像メモリ３１０からの輝度信号ＬＳＭＥＭのい
ずれか一方を、パソコンモニタの輝度信号ＬＳＭＯＮと
して出力するビデオスイッチ、５２０はミキシング制御
部、５４０は基準電圧Ｖｒとパソコンからの輝度信号Ｌ
ＳＰＣとを比較する電圧比較器、６２０はパソコン本体
内のＣＰＵである。

【００４５】次に、図５はチューナ７１０と拡張スロッ
トカード７０４との接続図である。図５において、７１
２はチューナ７１０の電源、選局信号等の制御信号をチ
ューナ７１０に出力し、チューナ７１０から音声信号Ａ
ＳＴＶ，映像信号ＶＳＴＶを入力するチューナ制御コネ
クタ、７１３はＶＴＲ等の外部機器（図示せず）が出力
する音声信号ＡＳＥＸを拡張スロットカード７０４に入
力する入力コネクタ、７１４はＶＴＲ等の外部機器（図
示せず）が出力する映像信号ＶＳＥＸを拡張スロットカ
ード７０４に入力する入力コネクタである。

【００４６】なお、音声信号ＡＳＭＯＮは出力コネクタ
７１５に接続されたプラグ７１６を介してヘッドホン７
１７又はスピーカー（図示せず）等に出力することがで
きる。

【００４７】チューナ７１０はアンテナ７１１及びアン
テナ端子（図示せず）から受信した信号のうち、特定の
チャンネルの音声信号ＡＳＴＶ及び映像信号ＶＳＴＶを
出力コネクタ７１２を介して音声信号選択回路１１０及
び映像信号選択回路１３０にそれぞれ出力する。この場
合、選局はＣＰＵ６２０の制御により行なわれる。

【００４８】又、ビデオデッキ、レーザディスク等の映
像機器（図示せず）から音声信号ＡＳＥＸ及び映像信号
ＶＳＥＸも、音声信号選択回路１１０及び映像信号選択
回路１３０にそれぞれ出力される。

【００４９】音声信号選択回路１１０はＣＰＵ６２０の
制御により、音声信号ＡＳＴＶ又はＡＳＥＸを選択し
て、音量制御回路１２０に出力する。音声制御回路１２
０はＣＰＵ６２０により制御され、音声信号選択回路１
１０が出力する音声信号ＡＳＴＶを増幅して、パソコン
モニタケーブル間の音声信号ＡＳＭＯＮとして音声信号
端子１０２に出力する。又、音声信号ＡＳＭＯＮは出力
コネクタ７１５にも出力される。又、映像信号選択回路
１３０はＣＰＵ６２０の制御により、映像信号ＶＳＴＶ
又はＶＳＥＸを選択して、映像信号デコーダ１４０に出
力する。７０５は、パソコンが出力する輝度信号ＬＳＰ
Ｃ，水平同期信号ＨＳＰＣ，垂直同期信号ＶＳＰＣを入
力する入力コネクタである。７０６は、パソコンモニタ
７０１へ輝度信号ＬＳＭＯＮ，水平同期信号ＨＳＰＣ，
垂直同期信号ＶＳＰＣを出力する出力コネクタである。

【００５０】次に、図６は本画像処理装置の操作説明図
であり、パソコンモニタ７０１の表示画面内に表示した
チューナ７１０から得た映像信号に対応する画像を縮小
して右上に移動させているところを示す。マウス７０３
によりマウスカーソル３０１が示すチューナ７１０、ビ
デオ映像領域の決定を行なって、マウススイッチを行な
う。

【００５１】次に、図７は本発明のアプリケーションソ
フトウェアを使用して、パソコンのＯＳであるＭＳ−Ｄ
ＯＳ（登録商標）を用いたＯＳ内デバイスドライバ（フ
ロントプロセッサ）として組込んだ状態のメモリマップ
である。この組み込みによりＯＳ上でどのようなアプリ
ケーションソフトウェアが動作していても、簡単にキー
ボード操作とマウス操作により、アプリケーションソフ
トウェアを稼動し、テレビジョン又はビデオデッキから
の映像を好みの位置、好みのサイズで容易に見ることが
できる。

【００５２】次に、映像信号デコーダ１４０は映像信号
選択回路１３０が出力する映像信号ＶＳＴＶを輝度信号
ＬＳＴＶ及び同期信号ＳＳＴＶに分離して、ＡＤＣ２１
０及びデジタイズ制御部２２０に出力する。なお、同期
信号ＳＳＴＶは垂直同期信号ＶＳＳＴＶ及び水平同期信
号ＨＳＳＴＶからなる。

【００５３】ＡＤＣ２１０は映像信号デコーダ１４０が
出力する輝度信号ＬＳＴＶをデジタイズ制御部２２０が
出力するクロック信号ＣＫＡＤにより、デジタル信号に
変換して、映像データ選択部３２０を介して３ポート映
像メモリ３１０に出力する。

【００５４】又、デジタイズ制御部２２０はＡＤＣ２１
０にクロック信号ＣＫＡＤを出力するとともに、映像メ
モリ制御信号選択部３３０を介して３ポート映像メモリ
３１０に書込制御信号ＷＥＴＶを出力する。従って、３
ポート映像メモリ３１０はＣＰＵ６２０により制御され
た条件において、更新された輝度信号ＬＳＴＶを記憶す
ることになる。

【００５５】次に、図８は図４に示したデジタイズ制御
部２２０及びその周辺回路のブロック回路図である。な
お、映像メモリ制御信号選択部３３０は除いてある。本
実施例では、３ポート映像メモリ３１０として、例えば
ソニー社製ＣＸＫ１２０６又は富士通社製ＭＢ８１Ｃ１
５０１を用いている。なお、３ポート映像メモリ３１０
の読込ポートのみを用いて説明する。ソニー社製のデー
タシート７１２１５−ＳＴの２１頁から２６頁までに特
性タイミングチャートが記載されている。

【００５６】３ポート映像メモリ３１０は９６０行（Ｃ
ＯＬＵＭＮ）×３０６列（ＲＯＷ）＊４ビット構成であ
る。従って、一有効水平走査期間を９６０で量子化でき
る。又、３ポート映像メモリ３１０のアクセスは行をブ
ロック単位、列をライン単位で行なう。

【００５７】３ポート映像メモリ３１０において、ＤＩ
Ｎ０〜ＤＩＮ３は輝度信号ＬＳＡＤを入力するデータ入
力、ＡＤＤ０〜ＡＤＤ３は水平方向のアドレス入力、Ｃ
ＫＷ０はポート０の水平書込クロック信号、ＩＮＣ０は
ポート０のラインインクリメント、ＨＣＬＲ０はポート
０の水平クリア、ＶＣＬＲ０はポート０の垂直クリア、
ＷＥ（負論理）はポート０のライトイネーブル（書込許
可）の各信号である。これらの信号ＣＫＷ０、ＶＣＬＲ
０、ＨＣＬＲ０、ＩＮＣ０、ＷＥ（負論理）、ＡＤＤ
０、ＤＩＮ０〜ＤＩＮ３により制御される輝度信号ＬＳ
ＡＤは、４ビット、即ち１６階調のグレーの映像信号で
ある。

【００５８】なお、４ビット以上及びカラーの輝度信号
も複数の３ポート映像メモリ３１０を並列に接続するこ
とにより、同様に取り扱えることは言うまでもない。

【００５９】図８において、１４０は映像信号ＶＳＴＶ
を水平同期信号ＨＳＳＴＶ、垂直同期信号ＶＳＳＴＶ及
び輝度信号ＬＳＴＶに分離して出力する映像信号デコー
ダ、２２１は水平書込ドットクロック信号ＨＷＤＣＫ及
び基本同期信号ＢＳＹＮＣを出力する水平ドットクロッ
ク発生器、２２２は水平書込開始信号ＨＷＳ及びＨＣＬ
Ｒ０信号を出力する水平書込開始カウンタ、２２３は水
平書込回数信号ＨＷＴを出力する水平書込回数カウン
タ、２２４は垂直書込ラインクロック信号ＶＷＬＣＫを
出力する垂直書込ラインクロック発生器、２２５は垂直
書込開始信号ＶＷＳを出力する垂直書込開始カウンタ、
２２６は垂直書込回数信号ＶＷＴを出力する垂直書込回
数カウンタ、２２７は３ポート映像メモリ３１０の垂直
方向の書込位置を指定する垂直書込オフセット信号ＶＷ
ＯＦＴ及びポート０ラインインクリメントＩＮＣ０を出
力する垂直書込オフセットカウンタ、２２８は垂直書込
ラインクロック信号ＶＷＬＣＫと垂直書込オフセット信
号ＶＷＯＦＴをポート０ラインインクリメント信号ＩＮ
Ｃ０として出力するＯＲ回路、２２９は水平書込ドット
クロック信号ＨＷＤＣＫ、水平書込開始信号ＨＷＳ、水
平書込回数信号ＨＷＴの反転出力、垂直書込開始信号Ｖ
ＷＳ及び垂直書込回数信号ＶＷＴの反転出力の論理積を
とり、書込許可信号ＷＥＮＢＬを出力するＡＮＤ回路、
２３０は垂直同期信号ＶＳＳＴＶ、ＨＣＬＲ０信号、Ｏ
Ｒ回路２２８の出力信号及びＡＮＤ回路２２９が出力す
る書込許可信号ＷＥＮＢＬのＯＲ−ＮＯＴをとり、ポー
ト０ライトイネーブル信号ＷＥを出力するＮＯＲ回路で
ある。

【００６０】なお、カラーのときは、輝度信号ＬＳＴＶ
はＲ、Ｇ及びＢの各輝度信号ＲＬＳＴＶ、ＧＬＳＴＶ、
ＢＬＳＴＶとなる。

【００６１】映像信号デコーダ１４０は映像信号選択回
路１３０が出力する映像信号ＶＳＴＶを水平同期信号Ｈ
ＳＳＴＶ、垂直同期信号ＶＳＳＴＶ及び輝度信号ＬＳＴ
Ｖに分離する。水平同期信号ＨＳＳＴＶはドットクロッ
ク発生器２２１、水平書込開始カウンタ２２２、水平書
込回数カウンタ２２３及び垂直書込開始カウンタ２２５
に出力される。又、垂直同期信号ＶＳＳＴＶはＡＮＤ回
路８１０を経由し、垂直書込ラインクロック発生器２２
４、垂直書込開始カウンタ２２５、垂直書込回数カウン
タ２２６、垂直書込オフセットカウンタ２２７、３ポー
ト映像メモリ３１０のポート０垂直クリア端子ＶＣＬＲ
０及びＮＯＲ回路２３０に出力される。さらに、輝度信
号ＬＳＴＶはＡＤＣ２１０に出力される。

【００６２】ＡＤＣ２１０はクロック信号ＣＫＡＤとし
て入力される水平書込ドットクロック信号ＨＷＤＣＫに
より、輝度信号ＬＳＴＶをデジタル変換して、デジタル
変換した輝度信号ＬＳＡＤを３ポート映像メモリ３１０
に出力する。

【００６３】ドットクロック発生器２２１は水平同期信
号ＨＳＳＴＶに同期した、即ち水平同期信号ＨＳＳＴＶ
の周期６３．５μｓに対して、１／Ｎ（Ｎは正整数）の
周期の水平書込ドットクロック信号ＨＷＤＣＫを発生す
る。この水平書込ドットクロック信号ＨＷＤＣＫはＡＤ
Ｃ２１０、水平書込開始カウンタ２２２、水平書込回数
カウンタ２２３及びＡＮＤ回路２２９に出力される。

【００６４】３ポート映像メモリ３１０アドレスプリセ
ットのブロック単位を６０ドット、映像信号ＶＳＴＶの
一有効水平走査期間を５０（μｓ）とした場合、水平書
込ドットクロック信号ＨＷＤＣＫの周波数は、６０（ドット）／５０・１０^-6（Ｓ）＝１．２（ＭＨ
ｚ）になる。

【００６５】この水平書込ドットクロック信号ＨＷＤＣ
Ｋにより一有効水平走査期間を６０ドットで量子化でき
ることになる。従って、３ポート映像メモリ３１０は６
０ドットを１ブロックとして、１６ブロック（９６０ド
ット）により構成されているので、１．２（ＭＨｚ）×１６（ブロック）＝１９．２（ＭＨ
ｚ）により一有効水平走査期間の輝度信号ＬＳＴＶをブロッ
ク単位で書き込める。このように、水平書込ドットクロ
ック発生器２２１はブロックＢの値に基づく周波数の水
平書込ドットクロック信号ＨＷＤＣＫを出力する。な
お、ブロックＢの値はＣＰＵ６２０が設定できる。

【００６６】又、水平書込ドットクロック発生器２２１
は３ポート映像メモリ３１０のポート０シフト信号端子
ＣＫＷ０（３ポ−ト映像メモリ３１０の水平方向の書込
アドレスをドット単位でインクリメントする信号）のク
ロックとして用いられる基本同期信号ＢＳＹＮＣを発生
する。

【００６７】従って、輝度信号ＬＳＴＶをデジタル変換
するクロック信号ＣＫＡＤの周期が３ポート映像メモリ
３１０の水平方向の書込アドレスをドット単位でインク
リメントする基本同期信号ＢＳＹＮＣの周期が１／２の
ときは、輝度信号ＬＳＴＶに対応する映像は標準解像度
になる。更に、クロック信号ＣＫＡＤの周期が基本同期
信号ＢＳＹＮＣの周期よりも小さいときは、輝度信号Ｌ
ＳＴＶに対応する映像は縮小解像度とされることにな
る。基本同期信号ＢＳＹＮＣは各制御回路に対して基本
的な同期をとる信号であり、水平書込開始カウンタ２２
２、水平書込回数カウンタ２２３、垂直書込ラインクロ
ック発生器２２４、垂直書込開始カウンタ２２５、垂直
書込回数カウンタ２２６、垂直オフセットカウンタ２２
７及び３ポート映像メモリ３１０のポート０シフト信号
端子ＣＫＷ０に出力される。

【００６８】垂直書込ラインクロック発生器２２４は垂
直同期信号ＶＳＳＴＶに同期し、垂直同期信号ＶＳＳＴ
Ｖの周波数のＭ倍の周波数の垂直書込ラインクロック信
号ＶＷＬＣＫを垂直書込回数カウンタ２２６及びＯＲ回
路２３０に出力する。なお、Ｍの値はＣＰＵ６２０が設
定できる。Ｍの値はドットクロック発生器２２１に適合
した縦横比に基づいて定める。

【００６９】水平書込開始カウンタ２２２は水平同期信
号ＨＳＳＴＶよりリセットされ、水平書込ドットクロッ
ク信号ＨＷＤＣＫのクロック数をカウントし、映像信号
ＶＳＴＶの有効水平走査期間中のＳ１クロック目から、
輝度信号ＬＳＴＶの量子化を許可する水平書込開始信号
ＨＷＳを出力する。

【００７０】水平書込開始信号ＨＷＳの出力とともに、
水平書込開始カウンタ２２２は３ポート映像メモリ３１
０にポート０水平クリア信号ＨＣＬＲ０を１クロック出
力する。水平書込回数カウンタ２２３は水平同期信号Ｈ
ＳＳＴＶによりリセットされ、水平書込開始信号ＨＷＳ
が出力されると、水平書込ドットクロック信号ＨＷＤＣ
Ｋのクロックのカウントを開始し、映像信号ＶＳＴＶの
有効水平走査期間をＥ１クロック間だけ、輝度信号ＬＳ
ＴＶの量子化を許可する水平書込回数信号ＨＷＴを出力
する。従って、水平書込回数カウンタ２２３は有効水平
走査期間を制御することになる。

【００７１】垂直書込開始カウンタ２２５は垂直同期信
号ＶＳＳＴＶよりリセットされ、水平同期信号ＨＳＳＴ
Ｖのクロック数をカウントし、映像信号ＶＳＴＶの垂直
有効走査期間中のＳ２クロック目から、有効水平走査の
輝度信号ＬＳＴＶの量子化を許可する垂直書込開始信号
ＶＷＳを出力する。

【００７２】垂直書込回数カウンタ２２６は垂直同期信
号ＶＳＳＴＶによりリセットされ、垂直書込開始信号Ｖ
ＷＳが出力されると、垂直書込ラインクロック信号ＶＷ
ＬＣＫのクロックのカウントを開始し、映像信号ＶＳＴ
Ｖの垂直有効走査期間内をＥ２クロック間、輝度信号Ｌ
ＳＴＶの量子化を許可する垂直書込回数信号ＶＷＴを出
力する。従って、垂直書込回数カウンタ２２６は垂直有
効走査期間を制御することになる。

【００７３】３ポート映像メモリ３１０の表示画面に対
する水平方向の書込位置、即ちＣＯＬＵＭＮ方向の書込
位置は、アドレス・プリセットモードにより、量子化し
た輝度信号ＬＳＡＤの６０ビットを１ブロックとして、
ブロック指定して行なう。又、ブロック指定はアドレス
入力信号ＡＤＤ０〜ＡＤＤ３によって１６段階で行な
う。アドレス入力信号ＡＤＤ０〜ＡＤＤ３はＣＰＵ６２
０が設定できる。３ポート映像メモリ３１０の表示画面
に対する垂直方向の書込位置は垂直書込オフセットカウ
ンタ２２７により設定する。

【００７４】垂直書込オフセットカウンタ２２７は垂直
同期信号ＶＳＳＴＶによりリセットされ、基本同期信号
ＢＳＹＮＣに同期しながら３ポート映像メモリ３１０の
垂直方向の書込位置をオフセットする垂直書込オフセッ
ト信号ＶＷＯＦＴ及びラインインクリメント信号ＩＮＣ
０をＳ３クロック出力し、３ポート映像メモリ３１０の
垂直方向の書込位置を制御する。

【００７５】なお、Ｓ１の値、Ｅ１の値、Ｓ２の値、Ｅ
２の値、Ｓ３の値はＣＰＵ６２０が設定する。

【００７６】次に、図８に示したデジタイズ制御部２２
０及びその周辺回路の動作について、図９のタイミング
チャートを参照して説明する。

【００７７】（１）垂直同期信号ＶＳＳＴＶがハイレベ
ル『Ｈ』になると（図９（ａ）参照）、垂直書込開始カ
ウンタ２２５、垂直書込回数カウンタ２２６及び垂直書
込オフセットカウンタ２２７がリセットされ、垂直書込
開始信号ＶＷＳ及び垂直書込回数信号ＶＷＴがロ−レベ
ル『Ｌ』になる（図９（ｄ）及び（ｅ）参照）。

【００７８】（２）垂直書込オフセットカウンタ２２７
は基本同期信号ＢＳＹＮＣを垂直書込オフセット信号Ｖ
ＷＯＦＴとしてＳ３クロック分だけ出力する（図９
（ｈ）参照）。垂直書込オフセット信号ＶＷＯＦＴがＯ
Ｒ回路２２８を介しての出力により、３ポート映像メモ
リ３１０のポート０ラインインクリメント信号端子ＩＮ
Ｃ０に出力され、３ポート映像メモリ３１０は垂直方向
のアドレスがＳ３回インクリメントされることになる。

【００７９】（３）一方、垂直書込開始カウンタ２２５
は水平同期信号ＶＳＳＴＶのクロック数がＳ２になる
と、垂直書込開始信号ＶＷＳをハイレベル『Ｈ』にし
て、垂直有効走査期間にわたり量子化を許可する（図９
（ｄ）参照）。

【００８０】（４）垂直書込オフセット信号ＶＷＯＦＴ
のクロックを得た３ポート映像メモリ３１０は垂直書込
がオフセットされ、水平同期信号ＨＳＳＴＶがハイレベ
ル『Ｈ』になると（図９（ｊ）参照）、水平書込開始カ
ウンタ２２２及び水平書込回数カウンタ２２３がリセッ
トされ、水平書込開始信号ＨＷＳ及び水平書込回数信号
ＨＷＴをローレベル『Ｌ』にする（図９（ｎ）及び
（ｏ）参照）。又、ドットクロック発生器２２１は水平
書込ドットクロック信号ＨＷＤＣＫを出力する（図９
（ｍ）参照）。水平書込ドットクロック信号ＨＷＤＣＫ
の出力により、ＡＤＣ２１０は水平書込ドットクロック
信号ＨＷＤＣＫをサンプリングホールド信号及びデータ
ラッチ信号として動作し、輝度信号ＬＳＴＶをサンプリ
ングする。

【００８１】水平書込開始カウンタ２２２は水平書込ド
ットクロック信号ＨＷＤＣＫのクロック数をカウント
し、そのカウント値がＳ１になると、水平書込開始信号
ＨＷＳをハイレベル『Ｈ』にして、有効水平走査期間の
量子化を許可する（図９（ｎ）参照）。これと同時に、
水平書込開始カウンタ２２２は３ポート映像メモリ３１
０のポート０水平クリア信号ＨＣＬＲ０を１クロック出
力して、書き込み準備をする。このとき、ＡＮＤ回路２
２９はハイレベル『Ｈ』の水平書込開始信号ＨＷＳ、反
転入力されるローレベル『Ｌ』の水平書込回数信号ＨＷ
Ｔ、ハイレベル『Ｈ』の垂直書込開始信号ＶＷＳ及び反
転入力されるローレベル『Ｌ』の垂直書込回数信号ＶＷ
Ｔの論理積条件をとり、水平書込ドットクロック信号Ｈ
ＷＤＣＫを書込許可信号ＷＥＮＢＬとして、ＮＯＲ回路
２３０に出力することになる。

【００８２】さらに、ＮＯＲ回路２３０はハイレベル
『Ｈ』のポート０水平クリア信号ＨＣＬＲ０、ハイレベ
ル『Ｈ』の垂直同期信号ＶＳＳＴＶ、ハイレベル『Ｈ』
の垂直書込オフセット信号ＶＷＯＦＴ又は垂直書込ライ
ンクロック信号ＶＷＬＣＫ及び書込許可信号ＷＥＮＢＬ
のＮＯＴ−ＯＲ条件をとり、３ポート映像メモリ３１０
のライトイネーブル信号端子ＷＥにライトイネーブル信
号ＷＥとして出力する。３ポート映像メモリ３１０はラ
イトイネーブル信号ＷＥの出力によりＡＤＣ２１０が出
力する輝度信号ＬＳＡＤを書き込む。

【００８３】同時に、水平書込回数カウンタ２２３は水
平書込ドットクロック信号ＨＷＤＣＫのクロック数をカ
ウントし、そのカウント値がＥ１になるまで、輝度信号
ＬＳＡＤの書き込みを許可する。カウント値がＥ１にな
ると、水平書込回数カウンタ２２３は水平書込回数信号
ＨＷＴをハイレベル『Ｈ』にし書込を禁止する（図９
（ｏ）参照）。

【００８４】輝度信号ＬＳＡＤを書き込んでいる間に、
垂直書込ラインクロック発生器２２４が垂直書込ライン
クロック信号ＶＷＬＣＫを出力するまでの間は、同一の
垂直方向のライトアドレスに対して、水平方向の書込が
行われる。

【００８５】垂直書込ラインクロック発生器２２４が垂
直書込ラインクロック信号ＶＷＬＣＫを、３ポート映像
メモリ３１０のポート０ラインインクリメントＩＮＣ０
信号として出力すると、３ポート映像メモリ３１０の垂
直方向の書込ラインアドレスが１進む。

【００８６】垂直書込回数カウンタ２２６に垂直書込ラ
インクロック発生器２２４から出力される垂直書込ライ
ンクロック信号ＶＷＬＣＫのクロック数がＥ２になる
と、垂直書込回数カウンタ２２６は垂直書込回数信号Ｖ
ＷＴをハイレベル『Ｈ』にして、垂直有効走査期間に対
し、３ポート映像メモリ３１０の書込を停止する（図９
（ｅ）参照）。この書込の停止は次に垂直同期信号ＶＳ
ＳＴＶがハイベル『Ｈ』になるまで続く。

【００８７】上述したように本実施例では、信号の単純
な流れに対して、ＡＤＣ２１０及び３ポート映像メモリ
３１０に出力する制御信号を制御することにより、従来
は、容易でなかったスマート映像を実現できる。

【００８８】なお、上述動作はハイレベル『Ｈ』をアク
テイブ論理としたが、ローレベル『Ｌ』をアクティブ論
理としても同じである。

【００８９】本実施例により、映像信号ＶＳＴＶの任意
の解像度、任意のアスペクト比、任意の領域のウインド
ウ表示及びマルチストロボ静止画等の映像テクニック
を、ＣＰＵ６２０により容易に操作でき、かつ民生機器
向けの低価格化の実現が容易であるため、今後普及する
パソコンテレビ、インテリジェンス端末、テレビ電話、
スマートテレビ等の映像機器の他映像を用いた監視カメ
ラからに対する領域指定監視システム等も用いられ、今
後映像と結び付く機器にはなくてはならない。

【００９０】３ポート映像メモリ３１０へＣＰＵ６２０
が映像デ−タを書き込む場合には、以下の動作をする。
まず、ＣＰＵ６２０は書込制御部３４０の切換制御信号
ＣＣを制御して、映像データ選択部３２０及び映像メモ
リ制御信号選択部３３０を切り換える。この切り換えに
より、３ポート映像メモリ３１０はデジタイズ制御部２
２０が出力する書込制御信号ＷＥＴＶでなく、書込制御
部３４０が出力する書込制御信号ＷＥＰＣが入力される
ことになる。

【００９１】ＣＰＵ６２０が出力する輝度信号ＷＬＳＰ
Ｃは書込制御部３４０及び映像データ選択部３２０を介
して３ポート映像メモリ３１０に入力される。３ポート
映像メモリ３１０は書込制御部３４０が出力する書込制
御信号ＷＥＰＣにより、この輝度信号ＷＬＳＰＣが書き
込まれる。

【００９２】次に、映像メモリ３１０内から映像データ
をＣＰＵ６２０が読み出す場合には、３ポート映像メモ
リ３１０はＤＭＡ転送により輝度信号がＣＰＵ６２０に
転送される。図１０はこのＤＭＡ転送に関わる３ポート
映像メモリ３１０、ＦＩＦＯメモリ３６０、ＦＩＦＯ読
込制御部３７０及びその周辺回路のブロック回路図であ
る。なお、ＦＩＦＯメモリ３６０は３ポート映像メモリ
３１０の水平方向の１ライン分と同じ又はそれ以上の記
憶容量を有していればよい。

【００９３】次に、ＣＰＵ６２０が３ポート映像メモリ
３１０の記憶している輝度信号ＬＳＭＥＭをＤＭＡ転送
により読み出すときの動作について説明する。まず、Ｃ
ＰＵ６２０に制御されている読込制御部３５０は３ポー
ト映像メモリ３１０から読み出す走査線のオフセット値
である走査線情報を３ポート映像メモリ３１０に出力す
る。

【００９４】ＦＩＦＯ読込制御部３７０は指定された走
査線の輝度データＬＳＭＥＭを３ポート映像メモリ３１
０をダイレクト・メモリ・アクセス（以下、ＤＭＡとい
う）して、輝度信号ＬＳＭＥＭを非同期Ｉ／ＯであるＦ
ＩＦＯメモリ３６０の入力ポートに転送する。ＣＰＵ６
２０は、ＦＩＦＯメモリ３６０に転送された輝度信号Ｌ
ＳＭＥＭをＦＩＦＯメモリ３６０の出力ポートから読込
制御部３５０及びＣＰＵバス６１０を介して読み込む。

【００９５】なお、本実施例ではパソコン本体とパソコ
ンモニタとが分離された状態において説明したが、当然
これらはパソコンとパソコンモニタが一体においても実
施できる。

【００９６】次に、図１０に示したＤＭＡ回路の動作に
ついて、図１１のタイミングチャートを参照して説明す
る。

【００９７】（１）ＦＩＦＯ読込制御部３７０が３ポー
ト映像メモリ３１０の水平方向のアドレスをリセットす
る水平クリア信号ＨＣＬＲ２を３ポート映像メモリ３１
０に出力すると（図１１（ｂ）参照）、３ポート映像メ
モリ３１０が水平方向の０番地にセットされる。又、水
平クリア信号ＨＣＬＲ２の出力と同時にＦＩＦＯ読込制
御部３７０がＦＩＦＯメモリ３６０の入力部のアドレス
のリセット信号ＦＷＲ（水平クリア信号ＨＣＬＲ２をＮ
ＯＴ回路３７２が反転した信号）をＦＩＦＯメモリ３６
０に出力すると（図１１（ｄ）参照）、ＦＩＦＯメモリ
３６０の書込アドレスが０番地にセットされる。

【００９８】（２）３ポート映像メモリ３１０のセット
後、ＦＩＦＯ読込制御部３７０の出力するクロック信号
ＣＬＫが立上る度毎に（図１１（ａ）参照）、３ポート
映像メモリ３１０が輝度信号ＬＳＭＥＭをデータバス３
７１を介して出力し（図１１（ｃ）参照）、ＦＩＦＯメ
モリ３６０が読み込む。

【００９９】（３）クロック信号ＣＬＫが立下がる度毎
に（第１１図（ａ）参照）、３ポート映像メモリ３１０
のアドレス及びＦＩＦＯメモリ３６０のアドレスが１ず
つインクリメントされ、３ポート映像メモリ３１０から
の輝度信号ＬＳＭＥＭの読み出し及びＦＩＦＯメモリ３
６０への輝度信号ＬＳＭＥＭの書き込みが繰り返して実
行される。

【０１００】（４）輝度信号ＬＳＭＥＭの読み出し及び
書き込みによるＤＭＡ転送が水平１ライン分行われる
と、ＦＩＦＯ読込制御部３７０が水平クリア信号ＨＣＬ
Ｒ２及びＦＲＲ信号を出力し、３ポート映像メモリ３１
０及びＦＩＦＯメモリ３６０のアドレスを０番地にセッ
トし、上述した動作を繰り返す。この場合、ＦＩＦＯ読
込制御部３７０の出力するクロック信号ＣＬＫは３ポー
ト映像メモリ３１０の読み出し条件の仕様上から１０Ｍ
Ｈｚ以上の周波数であるため、３ポート映像メモリ３１
０のリフレッシュタイミングとして使用する。

【０１０１】次に、図１２は３ポート映像メモリ３１０
の輝度信号を記憶したＦＩＦＯメモリ３６０のアドレス
を所定の番地にセットして、ＦＩＦＯメモリ３６０から
輝度信号ＬＳＦＩＦＯを読み出すオフセット回路の回路
図である。このオフセット回路の動作について図１３の
タイミングチャートを参照して説明する。

【０１０２】（１）ＣＰＵ６２０はＣＰＵバス６１０を
介して読込制御部３５０にＦＩＦＯメモリ３６０の読出
オフセット値Ｎをセットする。

【０１０３】（２）ＣＰＵ６２０がハイレベル『Ｈ』の
ＦＩＦＯ読込メモリリセット信号ＰＲを出力すると（図
１３（ｂ）参照）、ＦＩＦＯ読込制御部３５０内のカウ
ンタ及びＦＩＦＯメモリ３６０内の読出アドレスが０番
地にセットされる。又、ＦＩＦＯ読込メモリリセツト信
号ＲＲの出力により、読込制御部３５０内のクロックを
スタートさせるＦＩＦＯ読込オフセット許可信号ＣＳＴ
及びクロックを停止させるＦＩＦＯ読込オフセット終了
信号ＣＥＮＤがローレベル『Ｌ』になり、ＣＰＵ６２０
がＦＩＦＯメモリ３６０及びＦＩＦＯ読込制御部３５０
にクロック信号ＣＬＫをＮクロック分出力する。

【０１０４】（３）ＦＩＦＯ読込制御部３５０はクロッ
ク信号ＣＬＫがＮクロック分出力された後（図１３
（ａ）参照）、ＦＩＦＯ読込オフセット終了信号ＣＥＮ
Ｄをハイレベル『Ｈ』にし（図１３（ｄ）参照）、ＦＩ
Ｆ０メモリ３６０及びＦＩＦＯ読込制御部３５０に対す
るクロック信号ＣＬＫの出力を停止させる。このとき、
ＦＩＦＯメモリ３６０はその出力部にＮ番地の輝度信号
ＬＳＦＩＦＯをＤＡＴＡ信号として出力する。又、ＦＩ
ＦＯ読込オフセット終了信号ＣＥＮＤはＣＰＵ６２０に
対しても出力され、ＣＰＵ６２０はチップセレクト・読
込信号ＲＤ／ＣＳのハイレベル『Ｈ』により、ＤＡＴＡ
信号を読み込む。

【０１０５】（４）チップセレクト・読込信号ＲＤ／Ｃ
Ｓがローレベル『Ｌ』になると、ＦＩＦＯメモリ３６０
のアドレスが１だけインクリメントされる。クロック信
号ＣＬＫは周波数が１０ＭＨｚ以上と非常に高いので、
ＣＰＵ６２０はＦＩＦＯメモリ３６０の任意の領域の輝
度信号ＬＳＦＩＦＯの読み込みを非常に効率良く行なう
ことができる。

【０１０６】上述したように３ポート映像メモリ３１０
の出力部を１０（ＭＨｚ）以上で動作させることができ
るので、クロック信号ＣＬＫを３ポート映像メモリ３１
０特有のダイナミックメモリのリフレッシュタイミング
として使用できる。従って、これらは今後期待される映
像機器となり得るパソコンＴＶ、インテリジェンス端
末、ＴＶ電話等の機器に応用できる。

【０１０７】なお、図１３に示したタイミングチャート
の論理は、説明上一例であり、これに限るものではな
い。

【０１０８】なお、本実施例ではパソコン本体とパソコ
ンモニタとが分離された状態において、輝度データの転
送を説明したが、パソコンとパソコンモニタが一体であ
る装置の場合においてもできる。

【０１０９】次に、スーパーインポーズ制御部４２０は
ＣＰＵ６２０により制御された条件に基づいて、３ポー
ト映像メモリ３１０及びＤＡＣ４１０に読出制御信号及
びクロック信号ＣＫＤＡとビデオスイッチ５１０の制御
信号を出力する。３ポート映像メモリ３１０は読出制御
信号ＲＥＴＶにより、更新されている輝度信号ＬＳＭＥ
Ｍが読み出される。ＤＡＣ４１０は３ポート映像メモリ
３１０から読み出された輝度信号ＬＳＭＥＭをアナログ
信号ＬＳＤＡに変換してビデオスイッチ５１０に出力す
る。

【０１１０】ＡＮＤ回路５３０はスーパーインポーズ制
御部４２０が出力するスーパーインポーズ許可信号とＣ
ＰＵ６２０により制御されているミキシング制御部５２
０が出力する多重スーパーインポーズ許可信号のＡＮＤ
条件をとる。

【０１１１】ビデオスイッチ５１０はＡＮＤ回路５３０
の出力信号に基づいてスイッチング制御され、ＤＡＣ４
１０が出力する輝度信号ＬＳＤＡをパソコン本体側輝度
信号ＬＳＰＣにスーパーインポーズして、パソコンモニ
タ輝度信号ＬＳＭＯＮとして出力する。

【０１１２】次に、図１４は図４に示したスーパーイン
ポーズ制御４２０及びその部の周辺回路のブロック回路
図である。なお、ＡＮＤ回路５３０は除いてある。又、
３ポート映像メモリ３１０は上述したソニー社製ＣＸＫ
１２０６又は富士通社製ＭＢ８１Ｃ１５０１であり、３
つの入出力ポートのうち、読出ポートを使用する。ソニ
−社製ＣＸＫ１２０６のデータシート番号７１２１５−
ＳＴの２７頁〜３１頁までにタイミングチャートが記載
されている。使用ポートは２頁のリードポート１を用い
る。

【０１１３】３ポート映像メモリ３１０はメモリ駆動ク
ロック信号ＨＤＣＫがポート１シフト信号ＣＫＲ１に、
メモリ垂直／水平リセット信号ＭＲＳＴがポート１直ク
リアＶＣＬＲ１に、水平方向リセット信号ＨＲＳＴがポ
ート１水平クリアＨＣＬＲ１に、垂直オフセット信号Ｖ
ＲＯＦＴ又は垂直ラインクロック信号ＶＲＬＣＫがポー
ト１ラインインクリメントＩＮＣ１に、ポート１出力イ
ネーブルＲＥ１（負論理）がポート１出力イネーブルＲ
Ｅ１（負論理）にそれぞれ入力される。

【０１１４】又、輝度信号ＬＳＭＥＭがポート１データ
出力ＤＯ１０〜ＤＯ１３から読み出される。これらのポ
ート１シフト信号ＣＫＲ１、ポート１垂直クリアＶＣＬ
Ｒ１、ポート１水平クリア信号ＨＣＬＲ１、ポート１ラ
インインクリメント信号ＩＮＣＬ、ポート１出力イネー
ブルＲＥ１（負論理）、ポート１データ出力ＤＯ１０〜
Ｄ０１３により、読出制御される輝度信号ＬＳＭＥＭ
は、４ビット、即ち１６階調の白黒色の輝度信号であ
る。なお、４ビット以上又はカラーの輝度信号も同様に
取り替えることは言うまでもない。

【０１１５】図１４において、３１０は輝度信号ＬＳＭ
ＥＭを記憶している３ポート映像メモリ、４１０は輝度
信号ＬＳＭＥＭをアナログ変換して輝度信号ＬＳＤＡを
出力するＤＡＣ、５１０は切換信号入力端子に入力され
る切換信号ＣＮＴにより、Ａ点又はＢ点の入力を、コモ
ン点Ｃ点から出力するビデオスイッチ、６２０は輝度信
号ＬＳＰＣ、水平同期信号ＨＳＰＣ及び垂直同期信号Ｖ
ＳＰＣを出力するパソコンのＣＰＵ、６１０はＣＰＵバ
ス、４２１は水平基準読出ドットクロック信号ＨＢＤＣ
Ｋを出力する水平基準読出ドットクロック発生器、４２
２は水平読出開始Ａ信号ＨＲＳＡ及び水平読出方向リセ
ット信号ＨＲＳＴを出力する水平読出開始カウンタ、４
２３は水平読出開始Ｂ信号ＨＲＳＢを出力する水平６４
クロックカウンタ、４２４は水平読出回数信号ＨＲＴを
出力する水平読出回数カウンタ、４２５は水平読出ドッ
トクロック信号ＨＤＤＡを出力する水平読出ドットクロ
ック発生器、４２６は水平基準読出ドットクロック発生
器４２１のカウント数をＣＰＵ６２０により任意に設定
できる機能を有しており、垂直読出オフセット信号ＶＲ
ＯＦＴを出力するメモリ垂直読出オフセットカウンタ、
４２７は垂直ブランキング終了信号ＶＢＥを出力する垂
直ブランキング数カウンタ、４２８は垂直読出開始信号
ＶＲＳを出力する垂直読出開始カウンタ、４２９は垂直
読出回数信号ＶＲＴを出力する垂直読出回数カウンタ、
４３０は垂直読出ラインクロック信号ＶＲＬＣＫを出力
する垂直読出ラインクロック発生器、４３１はスーパー
インポーズ許可信号ＳＥＮＢＬを出力するＡＮＤ回路、
４３２は垂直読出オフセット信号ＶＲＯＦＴと垂直読出
ラインインクリメント信号ＶＲＬＣＫをポート１ライン
インクリメントＩＮＣ１として出力するＯＲ回路、４３
３はリードイネーブル信号ＲＥ１を出力するＮＯＲ回
路、４３４、４３５はトライステート回路、４３６はイ
ンバータ回路である。

【０１１６】パソコンが出力する輝度信号ＬＳＰＣは、
ビデオスイッチ５１０のＡ点に入力される。又、水平同
期信号ＨＳＰＣは水平基準読出ドットクロック発生器４
２１、水平読出開始カウンタ４２２、水平６４クロック
カウンタ４２３、水平読出回数カウンタ４２４、水平読
出ドットクロック発生器４２５、垂直ブランキング数カ
ウンタ４２７、垂直読出開始カウン４２８、垂直読出回
数カウンタ４２９、垂直読出ラインクロック発生器４３
０及びパソコンモニタ（図示せず）にそれぞれ入力され
る。

【０１１７】水平読出開始カウンタ４２２、水平６４ク
ロックカウンタ４２３及び水平読出回数カウンタ４２４
は水平同期信号ＨＳＰＣによりそのカウント値がそれぞ
れリセットされる。

【０１１８】さらに、垂直同期信号ＶＳＰＣは３ポート
映像メモリ３１０のポート１垂直クリアＶＣＬＲ１、Ｎ
ＯＲ回路４３３、垂直読出オフセットカウンタ４２６、
垂直ブランキング数カウンタ４２７、垂直読出開始カウ
ンタ４２８、垂直読出回数カウンタ４２９、垂直読出ラ
インクロック発生器４３０及びパソコンモニタにそれぞ
れ入力される。

【０１１９】垂直読出オフセットカウンタ４２６、垂直
ブランキング数カウンタ４２７、垂直読出開始カウンタ
４２８、垂直読出回数カウンタ４２９は垂直同期信号Ｖ
ＳＰＣによりそのカウント値がそれぞれリセットされ
る。

【０１２０】水平基準読出ドットクロック発生器４２１
は、水平同期信号ＨＳＰＣに同期し、垂直同期信号ＨＳ
ＰＣの数１００倍の周波数の信号を出力するＰＬＬ回路
により構成されており、パソコンモニタの水平ドットク
ロック信号に対応した水平基準読出ドットクロック信号
ＨＢＤＣＫを出力する。

【０１２１】水平基準読出ドットクロック信号ＨＢＤＣ
Ｋは水平読出開始カウンタ４２２、水平６４クロックカ
ウンタ４２３、水平読出回数カウンタ４２４、垂直読出
オフセットカウンタ４２６及びトライステート回路４３
５を介して３ポート映像メモリ３１０のクロック信号Ｈ
ＤＣＫとして３ポート映像メモリ３１０のポート１シフ
ト信号端子ＣＫＲ１に出力される。

【０１２２】水平読出ドットクロック発生器４２５は水
平同期信号ＨＳＰＣに同期し、水平同期信号ＨＳＰＣの
周波数のＮ１倍の周波数の信号を出力するＰＬＬ回路に
より構成されており、水平読出ドットクロック信号ＨＤ
ＤＡを出力する。

【０１２３】水平読出ドットクロック信号ＨＤＤＡはト
ライステート回路４３４を介して３ポート映像メモリ３
１０のクロック信号ＨＤＣＫとして３ポート映像メモリ
３１０のポート１シフト信号端子ＣＫＲ１及びＤＡＣ４
１０に出力され、輝度信号ＬＳＭＥＭの読出クロック信
号及びＤＡＣ４１０の変換クロック信号として用いられ
る。

【０１２４】垂直読出ラインクロック発生器４３０は垂
直同期信号ＶＳＰＣに同期し、垂直同期信号ＶＳＰＣの
周波数のＮ２倍の周波数の信号を出力するＰＬＬ回路に
より構成されており、垂直読出ラインクロック信号ＶＲ
ＬＣＫを出力する。

【０１２５】垂直読出ラインクロック信号ＶＲＬＣＫは
３ポート映像メモリ３１０のクロック信号ＨＤＣＫと同
期しており、ＯＲ回路４３２を介して３ポート映像メモ
リ３１０の垂直方向のアドレスであるラインアドレスを
進めるポート１ラインインクリメント１ＮＣ１及びＯＲ
回路４３２、ＮＯＲ回路４３３を介してポート１出力イ
ネーブルＲＥ１（負論理）に出力される。

【０１２６】垂直読出ラインクロック信号ＶＲＬＣＫは
３ポート映像メモリ３１０のクロック信号ＨＤＣＫと同
期しており、ＯＲ回路４３２を介して３ポート映像メモ
リ３１０の垂直方向のアドレスであるラインアドレスを
進めるポート１ラインインクリメント１ＮＣ１及びＯＲ
回路４３２、ＮＯＲ回路４３３を介してポート１出力イ
ネーブルＲＥ１（負論理）に出力される。

【０１２７】これら水平基準読出ドットクロック信号Ｈ
ＢＤＣＫ、水平読出ドットクロック信号ＨＤＤＡ及び垂
直読出ラインクロック信号ＶＲＬＣＫにより、スーパー
インポーズ回路４２０の基本的なタイミングを得る。

【０１２８】垂直読出オフセットカウンタ４２６は３ポ
ート映像メモリ３１０の読出開始オフセット点を決める
ため、垂直同期信号ＶＳＰＣによりカウント値がリセッ
トされた後に、水平基準読出ドットクロック発生器４２
１が出力する水平基準読出ドットクロック信号ＨＢＤＣ
Ｋに同期しながら、３ポート映像メモリ３１０の垂直方
向のラインアドレスを加算する垂直オフセット信号ＶＲ
ＯＦＴを出力する。

【０１２９】垂直ブランキング数カウンタ４２７は輝度
信号ＬＳＰＣの垂直バックポーチ領域を削除させるため
のカウンタが水平同期信号ＨＳＰＣのクロック数をカウ
ントし、垂直バックポーチ領域を過ぎると垂直ブランキ
ング終了信号ＶＢＥを出力する。

【０１３０】垂直読出開始カウンタ４２８は垂直ブラン
キング数カウンタ４２７が出力する許可信号である垂直
ブランキング終了信号ＶＢＥの出力により、水平同期信
号ＨＳＰＣのクロック数をカウントし、３ポート映像メ
モリ３１０からの垂直方向に対する読出開始許可信号で
ある垂直読出開始信号ＶＲＳを出力する。

【０１３１】垂直読出回数カウンタ４２９は垂直読出開
始カウンタ４２８が出力する許可信号である輝度信号Ｖ
ＲＳの出力により、水平同期信号ＨＳＰＣのクロック数
をカウントし、３ポート映像メモリ３１０からの垂直方
向に対する読出期間である垂直読出回数信号ＶＲＴを出
力する。

【０１３２】垂直読出オフセットカウンタ４２６、垂直
ブランキング数カウンタ４２７、垂直読出開始カウンタ
４２８及び垂直読出回数カウンタ４２９により、３ポ−
ト映像メモリ３１０の垂直制御をする。

【０１３３】なお、垂直読出オフセットカウンタ４２６
がカウントする水平基準読出ドットクロック信号ＨＢＤ
ＣＫのクロック数、垂直ブランキング数カウンタ４２７
がカウントする水平同期信号ＨＳＰＣのクロック数、垂
直読出開始カウンタ４２８がカウントする水平同期信号
ＨＳＰＣのクロック数及び垂直読出回数カウンタ４２９
がカウントする水平同期信号ＨＳＰＣのクロック数はＣ
ＰＵ６２０がそれぞれの任意の値に設定できる。

【０１３４】又、水平読出開始カウンタ４２２は水平基
準読出ドットクロック発生器４２１が出力する水平基準
読出ドットクロック信号ＨＢＤＣＫのクロック数をカウ
ントし、３ポート映像メモリ３１０の水平方向に対する
読出開始許可信号である水平読出開始Ａ信号ＨＲＳＡを
出力する。

【０１３５】水平６４クロックカウンタ４２３は水平読
出開始カウンタ４２２が出力する許可信号である水平読
出開始Ａ信号ＨＲＳＡの出力により、水平基準読出ドッ
トクロック発生器４２１が出力する基準ドットクロック
信号ＨＢＤＣＫのクロック数をカウントし、そのカウン
ト値が３ポート映像メモリ３１０の読出時の特性である
６４クロックになると、水平読出開始Ｂ信号ＨＲＳＢを
出力する。

【０１３６】水平読出回数カウンタ４２４は水平基準読
出ドットクロック発生器４２１が出力する基準ドットク
ロック信号ＨＢＤＣＫのクロック数をカウントし、３ポ
ート映像メモリ３１０の水平方向に対する読出期間の許
可信号である水平読出回数信号ＨＲＴを出力する。

【０１３７】水平読出開始カウンタ４２２、水平６４ク
ロックカウンタ４２３及び水平読出回数カウンタ４２４
により、３ポート映像メモリ３１０の水平制御をする。

【０１３８】なお、水平読出開始カウンタ４２２がカウ
ントする水平基準読出ドットクロック信号ＨＢＤＣＫの
クロック数、水平読出回数カウンタ４２４がカウントす
る基準ドットクロック信号ＨＢＤＣＫのクロック数はＣ
ＰＵ６２０がそれぞれ任意の値に設定できる。

【０１３９】次に、スーパーインポーズ制御部４２０の
動作について、図１５、図１６、図１７及び図１８を参
照して説明する。なお、図１５は３ポート映像メモリ３
１０の垂直方向の読出許可のタイミングチャートであ
り、図１６は３ポート映像メモリ３１０の垂直オフセッ
トのタイミングチャートであり、図１７は３ポート映像
メモリ３１０の水平方向の読出許可のタイミングチャー
トであり、図１８は３ポート映像メモリ３１０の水平方
向の読み出しのタイミングチャートである。

【０１４０】まず、３ポート映像メモリ３１０の垂直方
向の読出許可について、図１５を参照して説明する。垂
直同期信号ＶＳＰＣがハイレベル『Ｈ』になると（図１
５（ａ）参照）、垂直ブラッキング数カウンタ４２７、
垂直読出開始カウンタ４２８及び垂直読出回数カウンタ
４２９がリセットされ、垂直ブランキング終了信号ＶＢ
Ｅ、垂直読出開始信号ＶＲＳ及び垂直読出回数信号ＶＲ
Ｔがそれぞれロ−レベル『Ｌ』になり、（図１５
（ｄ）、（ｅ）、（ｆ）、参照）、垂直ブランキング数
カウンタ４２７が水平同期信号ＨＳＰＣのクロック数を
カウントし、垂直バックポーチ領域を過ぎると垂直ブラ
ンキング終了信号ＶＢＥをハイレベル『Ｈ』にする（図
１５（ｄ）参照）。

【０１４１】垂直ブランキング終了信号ＶＢＥがハイレ
ベル『Ｈ』になると、垂直読出開始カウンタ４２８が水
平同期信号ＨＳＰＣのクロック数のカウントを開始す
る。垂直読出開始カウンタ４２８がＣＰＵ６２０の設定
した値をカウントすると、垂直読出開始信号ＶＲＳをハ
イレベル『Ｈ』にする（図１５（ｅ）参照）。

【０１４２】垂直読出開始信号ＶＲＳがハイレベル
『Ｈ』になると、３ポート映像メモリ３１０が垂直方向
に対してて、輝度信号ＬＳＭＥＭの読み出しの開始が許
可されたことになるので、垂直読出回数カウンタ４２９
が水平同期信号ＨＳＰＣのクロック数のカウントを開始
する。垂直読出回数カウンタ４２９がＣＰＵ６２０の設
定した値をカウントすると、垂直読出回数信号ＶＲＴを
ハイレベル『Ｈ』にする（図１５（ｆ）参照）。

【０１４３】ＡＮＤ回路４３１は水平読出開始Ｂ信号Ｈ
ＲＳＢがハイレベル『Ｈ』、水平読出回数信号ＨＲＴが
ローレベル『Ｌ』であるときは、垂直読出開始信号ＶＲ
Ｓがハイレベル『Ｈ』であり、垂直読出回数信号ＶＲＴ
がローレベル『Ｌ』である期間だけ、ハイレベル『Ｈ』
のスーパーインポーズ許可信号ＳＥＮＢＬを出力する。
従って、３ポート映像メモリ３１０は水平方向の読出許
可に基づいて輝度信号ＬＳＭＥＭが読み出される。

【０１４４】次に、３ポート映像メモリ３１０の垂直オ
フセットについて、図１６を参照して説明する。垂直同
期信号ＶＳＰＣがハイレベル『Ｈ』になると（図１６
（ａ）参照）、垂直読出オフセットカウンタ４２６がリ
セットされ、基準ドットクロック信号ＨＢＤＣＫのクロ
ック数のカウントを開始する。

【０１４５】垂直読出オフセットカウンタ４２６がＣＰ
Ｕ６２０の設定した値をカウントしながら、垂直読出オ
フセット信号ＶＲＯＦＴをＯＲ回路４３２を介して３ポ
−ト映像メモリ３１０のポート１ラインインクリメント
ＩＮＣ１に出力し（図１６（ｃ）参照）、３ポート映像
メモリ３１０の垂直ラインのオフセットをする。

【０１４６】そのとき、ＮＯＲ回路４３３に垂直同期信
号ＶＳＰＣ及び垂直読出オフセット信号ＶＲＯＦＴが入
力されているので、リードイネーブル信号ＲＥ１（負論
理）も３ポート映像メモリ３１０のリードイネーブルＲ
Ｅ１（負論理）に出力される。

【０１４７】次に、３ポート映像メモリ３１０の水平方
向の読出し許可について、図１７を参照して説明する。
水平同期信号ＨＳＰＣが出力されると、水平読出開始カ
ウンタ４２２、水平６４クロックカウンタ４２３及び水
平読出回数カウンタ４２４がリセットされ、水平読出開
始Ａ信号ＨＲＳＡ、水平読出開始Ｂ信号ＨＲＳＢ及び水
平読出回数信号ＨＲＴがローレベル『Ｌ』になる（図１
７（ｄ）、（ｅ）、（ｆ）、参照）。

【０１４８】水平読出開始カウンタ４２２は水平基準読
出ドットクロック発生器４２１が出力する基準ドットク
ロック信号ＨＢＤＣＫのクロック数をカウント（図１７
（ｃ）参照）し、そのカウント値がＣＰＵ６２０の設定
した値になると、水平読出開始Ａ信号ＨＲＳＡをハイレ
ベル『Ｈ』にする（図１７（ｄ）参照）。

【０１４９】水平読出開始Ａ信号ＨＲＳＡがハイレベル
『Ｈ』になると、水平６４クロックカウンタ４２３が基
準ドットクロック信号ＨＢＤＣＫのクロック数のカウン
トを開始し、そのカウント値が６４になると、水平読出
開始Ｂ信号ＨＲＳＢをハイレベル『Ｈ』にする（図１７
（ｅ）参照）。なお、水平６４クロックカウンタ４２３
は３ポート映像メモリ３１０の特性上生じるもので、６
４に限る訳ではない。

【０１５０】水平読出開始Ｂ信号ＨＲＳＢがハイレベル
『Ｈ』になると、３ポート映像メモリ３１０の水平方向
の読出が許可されたことになり、水平読出回数カウンタ
４２４は基準ドットクロック信号ＨＢＤＣＫのクロック
数のカウントを開始し、そのカウント値がＣＰＵ６２０
の設定した値になると、水平読出回数信号ＨＲＴをハイ
レベル『Ｈ』にする（図１７（ｆ）参照）。

【０１５１】ＡＮＤ回路４３１は垂直読出開始信号ＶＲ
Ｓがハイレベル『Ｈ』であり、垂直読出回数信号ＶＲＴ
がローレベル『Ｌ』であるときは、水平読出開始Ｂ信号
ＨＲＳＢがハイレベル『Ｈ』であり、水平読出回数信号
ＨＲＴがローレベル『Ｌ』である期間だけ、ハイレベル
『Ｈ』のスーパーインポーズ許可信号ＳＥＮＢＬを出力
する。従って、３ポート映像メモリ３１０は垂直方向の
読出許可に基づいて、輝度信号ＬＳＭＥＭが読み出され
る。

【０１５２】次に、３ポート映像メモリ３１０の水平方
向の読み出しについて、図１８を参照して説明する。ス
ーパーインポーズ許可信号ＳＥＮＢＬがハイレベル
『Ｈ』となり（図１８（ｃ）参照）、水平読出ドットク
ロック発生器４２５が出力する水平読出ドットクロック
信号ＨＤＤＡのクロックに基づいて（図１８（ｂ）参
照）、３ポート映像メモリ３１０からの輝度信号ＬＳＭ
ＥＭの読み出し及びＤＡＣ４１０のアナログ変換が行わ
れたときのリードイネーブル信号ＲＥ１も示したもので
ある。

【０１５３】パソコンの輝度信号ＬＳＰＣはビデオスイ
ッチ５１０のＡ点に入力される。又、３ポート映像メモ
リ３１０から読み出され、ＤＡＣ４１０がアナログ変換
した輝度信号ＬＳＤＡはビデオスイッチ５１０のＢ点に
入力される。ビデオスイッチ５１０の切り換えにより、
ビデオスイッチ５１０の出力である輝度信号ＬＳＭＯＮ
は、パソコンが出力する輝度信号ＬＳＰＣに対応する画
像の中に、アナログ変換した輝度信号ＬＳＤＡに対応す
る画像をスーパーインポーズした画像に対応する輝度信
号ＬＳＭＯＭとして出力される。なお、輝度信号ＬＳＭ
ＯＮの出力とともに、水平同期信号ＨＳＰＣ及び垂直同
期信号ＶＳＰＣもパソコンモニタに出力される。

【０１５４】なお、上述したタイミングチャートは、一
例であり、各信号が正論理又は負論理であっても上述し
た動作をすることができる。

【０１５５】又、図１４においては、ハイレベル『Ｈ』
のスーパーインポーズ許可信号ＳＥＮＢＬがＮＯＴ回路
４３６を介してトライスレート回路４３４に出力されて
いるときは、トライステート回路４３４が動作して、水
平読出ドットクロック信号ＨＤＤＡを駆逐クロック信号
ＨＤＣＫとして出力し、スーパーインポーズ許可信号Ｓ
ＥＮＢＬがローレベル『Ｌ』のときは、トライステート
回路４３５が動作して、基準ドットクロック信号ＨＢＤ
ＣＫを駆動クロック信号ＨＤＣＫとして出力している。
以上により、映像メモリ３１０から読み出された輝度信
号ＬＳＭＥＭの映像を、輝度信号ＬＳＰＣで表わされる
映像内の任意の位置に任意のサイズでスーパーインポー
ズできる。

【０１５６】本発明によれば、インテリジェント端末
機、民生用のテレビにスーパーインポーズ制御部４２０
を用いることにより、テレビ電話、インタ−フォン等の
映像を容易にスーパーインポーズできるため、モニタな
しのテレビ電話、インターフォンが実現でき、当然パソ
コンテレビとして、ワープロを操作しながら同一モニタ
上で野球中継を楽しめたり、ＣＡＩによるリアルな映像
による教育、ＶＤＴ作業者に対するストレス予防対策、
又コンピュータ上により動画による監視システム等、映
像がコンピュータ内で自由に制御されることにより新し
いソフト的コンピュータ化実現の一歩とも伝える。

【０１５７】次に、図１９は輝度信号を多重スーパーイ
ンポーズする回路のブロック図である。パソコンが出力
した輝度信号ＬＳＰＣはビテオスイッチ５１０及び電圧
比較器５４０に出力される。電圧比較器５４０は輝度信
号ＬＳＰＣが基準電圧Ｖｒより大きいときはハイレベル
『Ｈ』、小さいときはローレベル『Ｌ』の比較信号ＣＯ
ＭＰをＮＡＮＤ回路４５０に出力する。又、スーパーイ
ンポーズ制御部４２０は比較信号ＣＯＭＰを有効にする
許可信号ＣＥＮＢＬをＮＡＮＤ回路４５０に出力する。

【０１５８】ＮＡＮＤ回路４５０は比較信号ＣＯＭＰが
ハイレベル『Ｈ』、許可信号ＣＥＮＢＬがハイレベル
『Ｈ』のときにのみ、ローレベル『Ｌ』の許可信号ＮＥ
ＮＢＬを出力する。

【０１５９】ＡＮＤ回路４５１は３ポート映像メモリ３
１０から読み出され、ＤＡＣ４１０により変換された輝
度信号ＬＳＤＡを輝度信号ＬＳＰＣにスーパーインポー
ズさせることを許可する許可信号ＳＥＮＢＬ、輝度信号
ＬＳＰＣに輝度信号ＬＳＤＡをスーパーインポーズする
ことを許可する許可信号ＳＳＥＮＢＬ及びＮＡＮＤ回路
４５０が出力する許可信号ＮＥＮＢＬが入力される。

【０１６０】ビデオスイッチ５１０は輝度信号ＬＳＰＣ
内に映像信号ＬＳＤＡを、ＡＮＤ回路４５１が出力する
切換信号ＣＮＴによりスーパーインポーズさせる。輝度
信号ＬＳＰＣ内に輝度信号ＬＳＤＡをスーパーインポー
ズしているときに、輝度信号ＬＳＰＣのレベルが発生す
ると、電圧比較器４５０の出力信号ＣＯＭＰがハイレベ
ル『Ｈ』になる。このとき、スーパーインポーズ制御部
４２０が許可信号ＣＥＮＢＬをＮＡＮＤ回路４５０にハ
イレベル『Ｈ』を出力していると、ＮＡＮＤ回路４５０
がローレベル『Ｌ』の許可信号ＮＥＮＢＬを出力し、Ａ
ＮＤ回路４５１が出力する切換信号ＣＮＴが輝度信号Ｌ
ＳＰＣのレベル期間だけローレベル『Ｌ』となる。従っ
て、輝度信号ＬＳＤＡ内でさらに輝度信号ＬＳＰＣがパ
ソコンモニタの輝度信号ＬＳＭＯＮ上でスーパーインポ
ーズされることになる。

【０１６１】図２０は図１９の動作を示すタイミングチ
ャートである。なお、許可信号ＳＥＮＢＬと許可信号Ｃ
ＥＮＢＬはハイレベル『Ｈ』とする。これらにより得ら
れたパソコンモニタの輝度信号ＬＳＭＯＮ（図２０
（ｉ）参照）は、輝度信号ＬＳＰＣ（図２０（ａ）参
照）に輝度信号（図２０（ｂ）参照）ＬＳＤＡがスーパ
ーインポーズされ、輝度信号ＬＳＤＡの走査中、輝度信
号ＬＳＰＣで作成された文字、特殊形状を映像信号ＬＳ
ＤＡ内へさらにスーパーインポーズさせたことになる。

【０１６２】なお、上述した動作は正論理又は負論理に
拘らず成立することは言うまでもない。又、ＡＮＤ回路
４５１及びＮＡＮＤ回路４５０はＯＲ回路、ＡＮＤ回
路、マルチプレクサ、アナログスイッチ等のスイッチ機
能を有する全てにおいても容易に実現・応用できる容易
な回路である。例えば、ＮＡＮＤ回路４５０をＡＮＤ回
路にすれば、出力信号ＣＯＭＰがハイレベル『Ｈ』の期
間のみ輝度信号ＬＳＤＡをスーパーインポーズできる。

【０１６３】輝度信号ＬＳＰＣに輝度信号ＬＳＤＡをス
ーパーインポーズさせることは一般的であるが、さらに
輝度信号ＬＳＰＣ内に輝度信号ＬＳＰＣをスーパーイン
ポーズさせることは非常に時間を要し、まして、輝度信
号ＬＳＤＡが動画の場合等は不可能であった。しかし、
本発明のように輝度信号ＬＳＤＡ内で表示させたい文
字、特殊形状を輝度信号ＬＳＤＡの同一位置において輝
度信号ＬＳＰＣに出力し、輝度信号ＬＳＰＣのレベルの
部分のみ、輝度信号ＬＳＤＡのスーパーインポーズを解
除させるだけで、従来、輝度信号ＬＳＤＡの動画におい
ても問題なく、又非常に容易な回路で実現できるため、
今後の映像処理回路において必要不可欠である。

【０１６４】なお、デジタイズ制御部２２０は、第１な
いし第３、および、第５ないし第６の発明における書込
制御手段に相当し、第４の発明における第１の書込制御
手段に相当する。書込制御部３４０は、第４の発明にお
ける第２の書込制御手段に相当する。映像データ選択部
３２０は、第４の発明における映像選択手段に相当し、
映像メモリ制御信号選択部３３０は、第４の発明におけ
るアドレス選択手段に相当する。

【０１６５】スーパーインポーズ制御部４２０は、第１
ないし第４、および、第６の発明における読出制御手段
に相当し、第５の発明における第１の読出制御手段に相
当する。読込制御手段３５０は、第５の発明における第
２の読出制御手段に相当する。

【図面の簡単な説明】

【図１】本発明の一実施例に係る画像処理装置の概略的
なブロック構成図。

【図２】図１に示した画像処理装置の外観図。

【図３】図２に示した拡張スロットカードを内蔵したパ
ソコン本体の外観図。

【図４】図１に示した画像処理装置の主要部の詳細なブ
ロック回路図。

【図５】図２に示した拡張スロットカードとチューナと
の接続図。

【図６】図１に示した画像処理装置の操作説明図。

【図７】メモリマップ。

【図８】図４に示したデジタイズ制御部及びその周辺回
路の回路図。

【図９】図４に示したデジタイズ制御部及びその周辺回
路の動作を示すタイミングチャート。

【図１０】図４に示したＤＭＡ回路の回路図。

【図１１】図１０に示したＤＭＡ回路の動作を示すタイ
ミングチャート。

【図１２】オフセット回路の回路図。

【図１３】図１２に示したオフセット回路の動作を示す
タイミングチャート。

【図１４】図４に示したスーパーインポーズ制御部及び
その周辺回路の回路図。

【図１５】スーパーインポーズ制御部及びその周辺回路
の動作を示すタイミングチャート。

【図１６】スーパーインポーズ制御部及びその周辺回路
の動作を示すタイミングチャート。

【図１７】スーパーインポーズ制御部及びその周辺回路
の動作を示すタイミングチャート。

【図１８】スーパーインポーズ制御部及びその周辺回路
の動作を示すタイミングチャート。

【図１９】多重スーパーインポーズ制御部の回路図。

【図２０】図１９に示した多重スーパーインポーズ制御
部の動作を示すタイミングチャート。

【図２１】従来の画像処理装置のブロック構成図。

【符号の説明】

１００・・・映像デコーダ１０１・・・音声信号端子１０２・・・音声信号端子１０３・・・映像信号端子１１０・・・音声信号選択回路１２０・・・音量制御回路１３０・・・映像信号選択回路１４０・・・映像信号デコーダ２００・・・ＡＤＣ制御部２１０・・・ＡＤＣ２２０・・・デジタイズ制御部２２１・・・水平書込ドットクロック発生器２２２・・・水平書込開始カウンタ２２３・・・水平書込回数カウンタ２２４・・・垂直書込ラインクロック発生器２２５・・・垂直書込開始カウンタ２２６・・・垂直書込開始カウンタ２２７・・・垂直書込オフセットカウンタ２２８・・・ＮＯＡ回路２２９・・・ＡＮＤ回路２３０・・・ＯＲ回路３００・・・３ポート映像メモリ制御部３１０・・・３ポート映像メモリ３２０・・・映像データ選択部３３０・・・映像メモリ制御信号選択回路３４０・・・書込制御部３６０・・・ＦＩＦＯメモリ３７０・・・ＦＩＦＯ読込制御部３５０・・・読込制御部４００・・・ＤＡＣ制御部４１０・・・ＤＡＣ４２０・・・スーパーインポーズ制御部４２１・・・水平基準読出ドットクロック発生器４２２・・・水平読出開始カウンタ４２３・・・水平６４クロックカウンタ４２４・・・水平読出回数カウンタ４２５・・・水平読出ドットクロック発生器４２６・・・垂直読出オフセットカウンタ４２７・・・垂直ブラッキング数カウンタ４２８・・・垂直読出開始カウンタ４２９・・・垂直読出回数カウンタ４３０・・・垂直読出ラインクロック発生器４３１・・・ＡＮＤ回路４３２・・・ＯＲ回路４３３・・・ＮＯＲ回路４３４、４３５・・・トライステート回路４３６・・・インバ−タ回路４５０・・・ＮＡＮＤ回路４５１・・・ＡＮＤ回路５００・・・映像ミキシング制御部５１０・・・ビデオスイッチ５２０・・・ミキシング制御部５３０・・・ＡＮＤ回路５４０・・・電圧比較器６００・・・ＣＰＵ制御部６１０・・・データバス（ＣＰＵバス）６２０・・・ＣＰＵ７００・・・パソコン本体７０１・・・パソコンモニタ７０２・・・キーボード７０３・・・マウス７０４・・・拡張スロットカード７０５・・・本体間映像ケーブル７０６・・・モニタ間映像ケーブル７１０・・・チューナ７１１・・・アンテナ７１２・・・チューナ制御コネクタ７１３、７１４、７１５・・・出力コネクタ７１６・・・プラグ７１７・・・ヘッドホン、ＶＳＴＶ・・・チューナの映像信号ＬＳＴＶ・・・チューナの輝度信号ＳＳＴＶ・・チューナの同期信号ＨＳＴＶ・・チューナの水平同期信号ＶＳＴＶ・・・チューナの水平同期信号ＡＳＴＶ・・チューナの音声信号ＶＳＥＸ・・ＶＴＲの映像信号ＡＳＥＸ・・・ＶＴＲの音声信号ＤＩＮ０、ＤＩＮ１、ＤＩＮ２、ＤＩＮ３・・・ポート
０データ入力ＡＤＤ０、ＡＤＤ１、ＡＤＤ２・・アドレス入力ＩＮＣ０・・ポート０ラインインクリメントＨＣＬＲ０・・・ポート０水平クリアＶＣＬＲ０・・・ポート０垂直クリアＷＥ（負論理）・・・ポ−ト０ライトイネーブルＬＳＭＥＭ・・・メモリの輝度信号ＣＫＲ１・・・ポート１シフト信号ＶＣＬＲ１・・・ポート１垂直クリアＨＣＬＲ１・・・ポート１水平クリアＩＮＣ１・・・ポート１ラインインクリメントＲＥ１（負論理）・・・ポート１出力イネーブルＤ０１０、Ｄ０１１、Ｄ０１２、Ｄ０１３・・ポート１
データ出力ＬＳＰＣ・・ＰＣの輝度信号ＨＳＰＣ・・・ＰＣの水平同期信号ＶＳＰＣ・・ＰＣの垂直同期信号ＡＳＭＯＮ・・・モニタの音声信号ＶＳＭＯＮ・・・モニタの映像信号ＬＳＭＯＮ・・・モニタの輝度信号ＷＥＴＶ、ＷＥＰＣ・・・映像メモリ制御信号Ｖｒ・・基準電圧ＨＤＣＫ・・水平書込ドットクロック信号ＨＷＳ・・・水平書込開始信号ＨＷＴ・・・水平書込回数信号ＶＷＳ・・・垂直書込開始信号ＶＷＴ・・・垂直書込回数信号ＷＥＮＢＬ・・・書込許可信号ＶＷＬＣＫ・・・垂直書込ラインクロック信号ＶＷＯＦＴ・・・垂直書込オフセット信号ＷＥ・・・ライトイネーブル信号ＢＳＹＮＣ・・基本同期信号ＣＣ・・・書込制御回路の切換制御信号ＨＢＤＣＫ・・・水平基準読出ドットクロック信号ＨＲＳＡ・・水平読出開始Ａ信号ＨＲＳＴ・・メモリ水平方向リセット信号ＨＲＳＢ・・・水平読出開始Ｂ信号ＨＲＴ・・水平読出回数信号ＨＤＤＡ・・・水平読出ドットクロック信号ＶＲＯＦＴ・・・垂直読出オフセット信号ＶＢＥ・・垂直ブランツキング終了信号ＶＲＳ・・垂直読出開始信号ＶＲＴ・・・垂直読出回数信号ＶＲＬＣＫ・・・垂直読出ラインクロック信号ＳＥＮＢＬ・・・スーパーインポーズ許可信号ＬＳＤＡ・・輝度信号ＨＤＣＫ・・メモリ駆動クロック信号ＭＲＳＴ・・・メモリ垂直／水平リセット信号ＨＲＳＰ・・水平同期信号ＶＳＰＣ・・垂直同期信号ＳＥＮＢＬ・・・許可信号ＳＳＥＮＢＬ・・・許可信号、ＣＥＮＢＬ・・・許可信号ＣＯＭＰ・・・比較信号ＮＥＮＢＬ・・・許可信号ＣＮＴ・・・切換信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｎ 5/66 Ｄ (31)優先権主張番号特願昭63−331876 (32)優先日昭63(1988)12月28日 (33)優先権主張国日本（ＪＰ） (31)優先権主張番号特願昭63−331878 (32)優先日昭63(1988)12月28日 (33)優先権主張国日本（ＪＰ） (31)優先権主張番号特願平1−28430 (32)優先日平１(1989)２月７日 (33)優先権主張国日本（ＪＰ）

Claims

【特許請求の範囲】

【請求項１】コンピュータシステムであって、マイクロプロセッサと、前記マイクロプロセッサに接続されたバスと、前記バスに接続された映像メモリと、前記映像メモリから読出された映像信号の少なくとも一
部が供給される表示デバイスと、前記バスに接続され、前記映像メモリに書込アドレスを
供給することによって、前記映像メモリへの映像信号の
書き込みを制御する書込制御手段と、前記バスに接続され、前記書込制御手段による書き込み
とは非同期に、かつ、前記表示デバイスに供給される同
期信号に同期して前記映像メモリに読出アドレスを供給
することによって、前記映像メモリからの映像信号の読
み出しを制御する読出制御手段と、を備え、前記書込制御手段は、前記マイクロプロセッサによって設定される複数の書込
アドレスパラメータに応じて前記書込アドレスの範囲を
変更し、これによって、映像信号が書き込まれる前記映
像メモリのメモリ領域を変更する手段と、前記映像メモリに書き込まれる映像信号によって表わさ
れる映像のサイズを変更する手段と、を備えるコンピュ
ータシステム。
【請求項２】コンピュータシステムであって、マイクロプロセッサと、前記マイクロプロセッサに接続されたバスと、前記バスに接続された映像メモリと、前記映像メモリから読出された映像信号の少なくとも一
部が供給される表示デバイスと、前記バスに接続され、前記映像メモリに書込アドレスを
供給することによって、前記映像メモリへの映像信号の
書き込みを制御する書込制御手段と、前記バスに接続され、前記書込制御手段による書き込み
とは非同期に、かつ、前記表示デバイスに供給される同
期信号に同期して前記映像メモリに読出アドレスを供給
することによって、前記映像メモリからの映像信号の読
み出しを制御する読出制御手段と、を備え、前記読出制御手段は、前記マイクロプロセッサによって設定される複数の読出
アドレスパラメータに応じて前記読出アドレスの範囲を
変更し、これによって、映像信号が読出される前記映像
メモリのメモリ領域を変更する手段と、前記映像メモリから読出される映像信号によって表わさ
れる映像のサイズを変更する手段と、を備えるコンピュ
ータシステム。
【請求項３】請求項２記載のコンピュータシステムで
あって、前記書込制御手段は、前記マイクロプロセッサによって設定される複数の書込
アドレスパラメータに応じて前記書込アドレスの範囲を
変更し、これによって、映像信号が書き込まれる前記映
像メモリのメモリ領域を変更する手段と、前記映像メモリに書き込まれる映像信号によって表わさ
れる映像のサイズを変更する手段と、を備えるコンピュ
ータシステム。
【請求項４】コンピュータシステムであって、マイクロプロセッサと、前記マイクロプロセッサに接続されたバスと、前記バスに接続された映像メモリと、前記映像メモリから読出された映像信号の少なくとも一
部が供給される表示デバイスと、前記バスに接続され、前記映像メモリに書込アドレスを
供給することによって、前記映像メモリへの映像信号の
書き込みを制御する書込制御手段と、前記映像メモリから読出された第１の映像信号を含む複
数の映像信号の中から１つを選択するビデオスイッチ
と、前記バスに接続され、前記ビデオスイッチに前記選択を
指示する第１の選択信号を供給するとともに、前記書込
制御手段による書き込みとは非同期に、かつ、前記表示
デバイスに供給される同期信号に同期して前記映像メモ
リに読出アドレスを供給することによって、前記映像メ
モリからの前記第１の映像信号の読み出しを制御する読
出制御手段と、を備えるコンピュータシステム。
【請求項５】請求項４記載のコンピュータシステムで
あって、前記読出制御手段は、前記マイクロプロセッサによって設定される複数の読出
アドレスパラメータに応じて前記読出アドレスの範囲を
変更し、これによって、映像信号が読出される前記映像
メモリのメモリ領域を変更する手段と、前記映像メモリから読出される映像信号によって表わさ
れる映像のサイズを変更する手段と、を備えるコンピュ
ータシステム。
【請求項６】請求項４または５記載のコンピュータシ
ステムであって、前記書込制御手段は、前記マイクロプロセッサによって設定される複数の書込
アドレスパラメータに応じて前記書込アドレスの範囲を
変更し、これによって、映像信号が書き込まれる前記映
像メモリのメモリ領域を変更する手段と、前記映像メモリに書き込まれる映像信号によって表わさ
れる映像のサイズを変更する手段と、を備えるコンピュ
ータシステム。
【請求項７】コンピュータシステムであって、マイクロプロセッサと、前記マイクロプロセッサに接続されたバスと、前記バスに接続された映像メモリと、前記映像メモリから読出された映像信号の少なくとも一
部が供給される表示デバイスと、前記バスに接続され、前記マイクロプロセッサによって
設定された複数の書込アドレスパラメータで規定される
第１の書込アドレス範囲において、前記映像メモリに第
１の書込アドレスを供給することによって、前記映像メ
モリへの映像信号の書き込みを制御する第１の書込制御
手段と、前記バスに接続され、前記第１の書込制御手段による書
き込みとは非同期に、かつ、前記表示デバイスに供給さ
れる同期信号に同期して前記映像メモリに読出アドレス
を供給することによって、前記映像メモリからの映像信
号の読み出しを制御する読出制御手段と、前記映像メモリに接続され、与えられた複数の映像信号
から１つを選択して前記映像メモリに供給する映像選択
手段と、前記第１の書込制御手段と前記映像メモリに接続され、
前記第１の書込制御手段から供給される前記第１の書込
アドレスを含む複数の書込アドレスの中から１つを選択
するアドレス選択手段と、前記バスに接続され、前記マイクロプロセッサによって
生成された第１の映像信号を前記複数の映像信号の１つ
として前記映像選択手段に供給し、前記第１の映像信号
のための第２の書込アドレスを前記複数の書込アドレス
の１つとして前記アドレス選択手段に供給し、前記映像
選択手段に選択を指示するための第１の選択信号を供給
するとともに、前記アドレス選択手段に選択を指示する
ための第２の選択信号を供給する、第２の書込制御手段
と、を備えるコンピュータシステム。
【請求項８】コンピュータシステムであって、マイクロプロセッサと、前記マイクロプロセッサに接続されたバスと、前記バスに接続された映像メモリと、前記映像メモリから読出された映像信号の少なくとも一
部が供給される表示デバイスと、前記バスに接続され、前記映像メモリに書込アドレスを
供給することによって、前記映像メモリへの映像信号の
書き込みを制御する書込制御手段と、前記映像メモリと前記表示デバイスに接続され、前記表
示デバイスに供給される同期信号に同期して前記映像メ
モリから動画の映像信号を読み出す動作を制御する第１
の読出制御手段と、前記映像メモリと前記バスに接続され、前記第１の読出
制御手段による動画の映像信号の読出しと並行して、前
記映像メモリから映像信号を前記バス上に読み出す動作
を制御する第２の読出制御手段と、を備えるコンピュー
タシステム。
【請求項９】コンピュータシステムであって、マイクロプロセッサと、前記マイクロプロセッサに接続されたバスと、前記バスに接続された映像メモリと、前記映像メモリから読出された映像信号の少なくとも一
部が供給される表示デバイスと、前記バスに接続され、前記映像メモリに書込アドレスを
供給することによって、前記映像メモリへの映像信号の
書き込みを制御する書込制御手段と、前記バスに接続され、前記映像メモリに読出アドレスを
供給することによって、前記映像メモリからの映像信号
の読み出しを制御する読出制御手段と、を備え、前記読出制御手段は、前記映像メモリから読出される映像信号によって表わさ
れる映像のアスペクト比を変更する手段を備える、コン
ピュータシステム。
【請求項１０】請求項１ないし９のいずれかに記載の
コンピュータシステムであって、さらに、前記映像メモリに書き込まれる映像信号を一時的に記憶
する入力バッファ、を備えるコンピュータシステム。
【請求項１１】請求項１０記載のコンピュータシステ
ムであって、さらに、前記映像メモリと前記表示デバイスに接続され、前記映
像メモリから読出された映像信号を、前記表示デバイス
に供給される前に一時的に記憶する第１の出力バッファ
と、前記映像メモリと前記マイクロプロセッサに接続され、
前記映像メモリから読出された映像信号を、前記マイク
ロプロセッサに供給される前に一時的に記憶する第２の
出力バッファと、を備えるコンピュータシステム。