JPH088749A - 信号コンバータ - Google Patents
信号コンバータInfo
- Publication number
- JPH088749A JPH088749A JP7084950A JP8495095A JPH088749A JP H088749 A JPH088749 A JP H088749A JP 7084950 A JP7084950 A JP 7084950A JP 8495095 A JP8495095 A JP 8495095A JP H088749 A JPH088749 A JP H088749A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- voltage
- reference voltage
- signal converter
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 13
- 238000006243 chemical reaction Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 4
- 238000005070 sampling Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/392—Arrangements for selecting among plural operation modes, e.g. for multi-standard operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 Ａ／ＤまたはＤ／Ａコンバータを多数の電源
電圧により、また内部で発生させる多数の基準電圧によ
り作動可能にする。 【構成】 Ａ／Ｄコンバータ及びＤ／Ａコンバータは内
部基準電圧発生器を備えている。これらの発生器はチッ
プに印加される電源電圧の大きさを感知し、電源電圧の
大きさに応じて変換動作のための基準電圧として２つの
内部基準電圧のうちの１つを選択する。
電圧により、また内部で発生させる多数の基準電圧によ
り作動可能にする。 【構成】 Ａ／Ｄコンバータ及びＤ／Ａコンバータは内
部基準電圧発生器を備えている。これらの発生器はチッ
プに印加される電源電圧の大きさを感知し、電源電圧の
大きさに応じて変換動作のための基準電圧として２つの
内部基準電圧のうちの１つを選択する。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ及びＤ／Ａコンバ
ータに関し、さらに詳細にはかかるコンバータに用いる
内部基準電圧に関する。
ータに関し、さらに詳細にはかかるコンバータに用いる
内部基準電圧に関する。
【０００２】
【従来の技術】Ａ／Ｄコンバータは（量及び時間につい
て連続性を有する）物理的なアナログ信号を、デジタル
コンピュータに用いる（量及び時間において離散性を有
する）デジタル信号に変換する回路である。Ｄ／Ａコン
バータはデジタル信号を物理的アナログ信号に変換する
逆プロセスを実行する。アナログ信号は、最も一般的に
は、マイクロフォンのような電気機械式コンバータから
得られる、或いは拡声器のような電気機械式コンバータ
を駆動するための電圧波形である。デジタル信号は離散
的時点において採取した電圧波形のサンプルに相当する
一連の数値である。これらの数値はボルト単位或いは任
意の単位の物理的電圧に直接対応する。
て連続性を有する）物理的なアナログ信号を、デジタル
コンピュータに用いる（量及び時間において離散性を有
する）デジタル信号に変換する回路である。Ｄ／Ａコン
バータはデジタル信号を物理的アナログ信号に変換する
逆プロセスを実行する。アナログ信号は、最も一般的に
は、マイクロフォンのような電気機械式コンバータから
得られる、或いは拡声器のような電気機械式コンバータ
を駆動するための電圧波形である。デジタル信号は離散
的時点において採取した電圧波形のサンプルに相当する
一連の数値である。これらの数値はボルト単位或いは任
意の単位の物理的電圧に直接対応する。
【０００３】最も一般的には、Ａ／Ｄ及びＤ／Ａコンバ
ータの動作は、Ａ／Ｄコンバータの場合デジタル出力
が、またＤ／Ａコンバータの場合デジタル入力が任意の
基準電圧の何分の１かであるという点において、比率的
である。例えば、デジタルオーディオ用のＡ／Ｄコンバ
ータは１６ビットの２の補数デジタル信号を発生し、正
のフルスケールデジタル出力が＋２ボルトの入力に、ま
た負のフルスケールデジタル出力が−２ボルトの入力に
相当する。市販品の多くにとって、Ａ／ＤまたはＤ／Ａ
変換の基準レベルはオンチップ電圧基準回路により決ま
る。この電圧基準回路は、正確で温度安定性に優れ、コ
ンバータからみた実際の電源電圧とは無関係の基準レベ
ルを発生するのが理想である。市販品によっては、基準
電圧が外部ピン上にユーザーにより与えられるものがあ
る。しかしながら、この外部の基準電圧は正確な基準を
与えるため別の回路が必要であると言う点で、多くの用
途にとって望ましくない。
ータの動作は、Ａ／Ｄコンバータの場合デジタル出力
が、またＤ／Ａコンバータの場合デジタル入力が任意の
基準電圧の何分の１かであるという点において、比率的
である。例えば、デジタルオーディオ用のＡ／Ｄコンバ
ータは１６ビットの２の補数デジタル信号を発生し、正
のフルスケールデジタル出力が＋２ボルトの入力に、ま
た負のフルスケールデジタル出力が−２ボルトの入力に
相当する。市販品の多くにとって、Ａ／ＤまたはＤ／Ａ
変換の基準レベルはオンチップ電圧基準回路により決ま
る。この電圧基準回路は、正確で温度安定性に優れ、コ
ンバータからみた実際の電源電圧とは無関係の基準レベ
ルを発生するのが理想である。市販品によっては、基準
電圧が外部ピン上にユーザーにより与えられるものがあ
る。しかしながら、この外部の基準電圧は正確な基準を
与えるため別の回路が必要であると言う点で、多くの用
途にとって望ましくない。
【０００４】
【発明が解決しようとする課題】外部の基準電圧を用い
るか或いは電源を分圧して基準電圧とする比率コンバー
タは、内部基準電圧を有するコンバータと比較すると広
い範囲の電源電圧にわたり有効に動作させるための設計
が容易であるという利点を有する。例えば、全電源電圧
が１０ボルト乃至３０ボルトの間で作動可能であり、得
られる電源電圧を有効利用するために外部基準電圧を電
源でスケーリングすることができるコンバータを設計す
るとしよう。ユーザーは＋５ボルトと−５ボルトの電源
電圧でコンバータを作動させ、外部基準電圧が３ボルト
で、−３ボルト乃至＋３ボルトの変換範囲を実現できる
であろう。或いは、ユーザーは＋１５ボルトと−１５ボ
ルトの電源電圧及び１０ボルトの外部基準電圧でコンバ
ータを作動させて、−１０ボルト乃至＋１０ボルトの変
換範囲を実現できるであろう。これとは対照的に、内部
基準電圧が３ボルトの一定値とすると、この同じコンバ
ータは電源電圧とは無関係に−３ボルト乃至＋３ボルト
の変換範囲を常に有する。
るか或いは電源を分圧して基準電圧とする比率コンバー
タは、内部基準電圧を有するコンバータと比較すると広
い範囲の電源電圧にわたり有効に動作させるための設計
が容易であるという利点を有する。例えば、全電源電圧
が１０ボルト乃至３０ボルトの間で作動可能であり、得
られる電源電圧を有効利用するために外部基準電圧を電
源でスケーリングすることができるコンバータを設計す
るとしよう。ユーザーは＋５ボルトと−５ボルトの電源
電圧でコンバータを作動させ、外部基準電圧が３ボルト
で、−３ボルト乃至＋３ボルトの変換範囲を実現できる
であろう。或いは、ユーザーは＋１５ボルトと−１５ボ
ルトの電源電圧及び１０ボルトの外部基準電圧でコンバ
ータを作動させて、−１０ボルト乃至＋１０ボルトの変
換範囲を実現できるであろう。これとは対照的に、内部
基準電圧が３ボルトの一定値とすると、この同じコンバ
ータは電源電圧とは無関係に−３ボルト乃至＋３ボルト
の変換範囲を常に有する。
【０００５】従って、内部基準電圧を有し、多数の電源
電圧で作動可能なＡ／ＤまたはＤ／Ａコンバータが望ま
しいことが分かる。
電圧で作動可能なＡ／ＤまたはＤ／Ａコンバータが望ま
しいことが分かる。
【０００６】
【課題を解決するための手段】本発明の目的は、Ａ／Ｄ
またはＤ／Ａコンバータを多数の電源電圧により、また
内部で発生させる多数の基準電圧により作動可能にする
手段を提供することにある。
またはＤ／Ａコンバータを多数の電源電圧により、また
内部で発生させる多数の基準電圧により作動可能にする
手段を提供することにある。
【０００７】本発明によると、内部基準電圧と電源電圧
入力端子を有する信号コンバータであって、(a)電源電
圧入力端子に結合され、該入力端子で受ける電源電圧が
複数の電圧範囲のうちのいづれに属するかを示す出力信
号を発生させる電源感知回路と、(b)電源感知回路に結
合され、内部基準電圧である出力を発生する基準電圧発
生回路とより成り、内部基準電圧の大きさは複数の基準
電圧のうちの１つであり、各基準電圧が電源電圧入力端
子で受ける電源電圧の複数の電圧範囲のそれぞれに対応
することを特徴とする信号コンバータが提供される。
入力端子を有する信号コンバータであって、(a)電源電
圧入力端子に結合され、該入力端子で受ける電源電圧が
複数の電圧範囲のうちのいづれに属するかを示す出力信
号を発生させる電源感知回路と、(b)電源感知回路に結
合され、内部基準電圧である出力を発生する基準電圧発
生回路とより成り、内部基準電圧の大きさは複数の基準
電圧のうちの１つであり、各基準電圧が電源電圧入力端
子で受ける電源電圧の複数の電圧範囲のそれぞれに対応
することを特徴とする信号コンバータが提供される。
【０００８】以下の本発明の実施例では、基準電圧が電
源電圧の測定値に基づいて内部で発生されるコンバータ
が開示される。
源電圧の測定値に基づいて内部で発生されるコンバータ
が開示される。
【０００９】叙上のように電源電圧を自動的に感知する
が、これは単一電源のコンバータにおいて共通モードレ
ベルの切換えにも利用できる。
が、これは単一電源のコンバータにおいて共通モードレ
ベルの切換えにも利用できる。
【００１０】単一電源コンバータの設計にあたり、Ａ／
Ｄコンバータではアナログ入力の範囲が、またＤ／Ａコ
ンバータではアナログ出力の範囲が、０ボルトとある正
の電源電圧の間の正値の範囲か、または０ボルトとある
負の電源電圧の間の負値の範囲に限定される。この場
合、アナログ入力または出力の範囲を０ボルトと電源電
圧のほぼ中心に維持するためにはアナログ入出力範囲の
共通モードレベル、即ち中心線を基準電圧と共に増加し
なければならない。共通モードレベルのこの調整を電源
電圧の測定値に応じて行うことができる。
Ｄコンバータではアナログ入力の範囲が、またＤ／Ａコ
ンバータではアナログ出力の範囲が、０ボルトとある正
の電源電圧の間の正値の範囲か、または０ボルトとある
負の電源電圧の間の負値の範囲に限定される。この場
合、アナログ入力または出力の範囲を０ボルトと電源電
圧のほぼ中心に維持するためにはアナログ入出力範囲の
共通モードレベル、即ち中心線を基準電圧と共に増加し
なければならない。共通モードレベルのこの調整を電源
電圧の測定値に応じて行うことができる。
【００１１】以下、添付図面を参照して本発明を実施例
につき詳細に説明する。
につき詳細に説明する。
【００１２】
【実施例】本発明の好ましい実施例は、デジタルオーデ
ィオに用いる低コスト、ステレオ用デルタ−シグマＤ／
Ａコンバータ１０である。図１はこの部品のブロック図
であり、８ピン・パッケージのピンの割り当てを含んで
いる。この部品は１６ビットまたは１８ビットの入力デ
ータをもつ２つのＤ／Ａ変換チャンネルを提供する。こ
の部品はステレオ入力データのためのシリアル・インタ
ーフェイス１２と、２つのインターポレーション・フィ
ルタ１４，１６と、２つの１ビットＤ／Ａコンバータ２
２，２４へ１ビットのデータ流を供給する２つのデジタ
ル・デルタ−シグマ変調器１８，２０と、スイッチトキ
ャパシタにより構成した２つのアナログ・ローパスフィ
ルタ２６，２８と、オンチップ電圧基準３０とを含む。
デエンファシス回路３２はデエンファシス信号を受け
る。インターポレーション・フィルタ１４，１６は切換
え可能であり、コンパクトディスク（ＣＤ）用途の必要
に応じて平坦なレスポンスまたはデエンファシスレスポ
ンスのいずれかを与えることが可能である。この部品は
複数のマスタークロック周波数（デジタルオーディオ・
サンプリングレートの２５６倍、３８４倍及び５１２
倍）で作動するように設計してあり、複数のシリアル・
データフォーマットをサポートできる。Ｄ／Ａコンバー
タ１０は２．７ボルトと５．５ボルトの間の単一の電源
電圧、ＶＡ＋、で作動する。
ィオに用いる低コスト、ステレオ用デルタ−シグマＤ／
Ａコンバータ１０である。図１はこの部品のブロック図
であり、８ピン・パッケージのピンの割り当てを含んで
いる。この部品は１６ビットまたは１８ビットの入力デ
ータをもつ２つのＤ／Ａ変換チャンネルを提供する。こ
の部品はステレオ入力データのためのシリアル・インタ
ーフェイス１２と、２つのインターポレーション・フィ
ルタ１４，１６と、２つの１ビットＤ／Ａコンバータ２
２，２４へ１ビットのデータ流を供給する２つのデジタ
ル・デルタ−シグマ変調器１８，２０と、スイッチトキ
ャパシタにより構成した２つのアナログ・ローパスフィ
ルタ２６，２８と、オンチップ電圧基準３０とを含む。
デエンファシス回路３２はデエンファシス信号を受け
る。インターポレーション・フィルタ１４，１６は切換
え可能であり、コンパクトディスク（ＣＤ）用途の必要
に応じて平坦なレスポンスまたはデエンファシスレスポ
ンスのいずれかを与えることが可能である。この部品は
複数のマスタークロック周波数（デジタルオーディオ・
サンプリングレートの２５６倍、３８４倍及び５１２
倍）で作動するように設計してあり、複数のシリアル・
データフォーマットをサポートできる。Ｄ／Ａコンバー
タ１０は２．７ボルトと５．５ボルトの間の単一の電源
電圧、ＶＡ＋、で作動する。
【００１３】限られた数のピンで最大の融通性を得るた
め、Ｄ／Ａコンバータ１０には幾つかの措置が施されて
いる。その特徴の１つは、本発明において電源電圧が自
動的に感知されることである。図２は、電圧基準ブロッ
ク３０に含まれるこの機能の好ましい実施例をブロック
図４０で示す。電源投入リセット回路４２は電源が投入
されると３Ｖ／５Ｖのリセット信号を発生させる。この
３Ｖ／５Ｖリセット信号は３Ｖ／５Ｖ検出回路４４を構
成し、この検出回路は２つの基準電圧発生回路、即ちピ
ーク基準電圧発生回路４６と共通モード基準電圧発生回
路４８を（ＶＡ＋が２．７ボルトと４．５ボルトの間）
３ボルトで動作するように構成する。この構成では、電
圧基準は２．０ボルトのオンチップピーク基準電圧と
１．３ボルトの共通モード基準電圧を発生させ、その結
果（ピーク間電圧２．０ボルトのフルスケール変換範囲
に対して）０．３ボルト乃至２．３ボルトのアナログ出
力範囲が得られる。電圧基準回路３０と電源（図示せ
ず）が共にそれらの最終値へ落着くのを可能にする幾分
かの遅延の後、この３Ｖ／５Ｖ検出回路４４はイネーブ
ルされる。電源電圧ＶＡ＋がピーク基準電圧４ボルトの
動作をサポートできる充分に高い値の場合（４．５ボル
トよりも大きい）、３Ｖ／５Ｖの選択信号が電圧基準回
路３０を５ボルトモードに再構成し、４．０ボルトのピ
ーク基準電圧と２．３ボルトの共通モード基準電圧を発
生させると、（ピーク間電圧４．０ボルトのフルスケー
ル変換範囲に対して）０．３乃至４．３ボルトのアナロ
グ出力範囲が得られる。
め、Ｄ／Ａコンバータ１０には幾つかの措置が施されて
いる。その特徴の１つは、本発明において電源電圧が自
動的に感知されることである。図２は、電圧基準ブロッ
ク３０に含まれるこの機能の好ましい実施例をブロック
図４０で示す。電源投入リセット回路４２は電源が投入
されると３Ｖ／５Ｖのリセット信号を発生させる。この
３Ｖ／５Ｖリセット信号は３Ｖ／５Ｖ検出回路４４を構
成し、この検出回路は２つの基準電圧発生回路、即ちピ
ーク基準電圧発生回路４６と共通モード基準電圧発生回
路４８を（ＶＡ＋が２．７ボルトと４．５ボルトの間）
３ボルトで動作するように構成する。この構成では、電
圧基準は２．０ボルトのオンチップピーク基準電圧と
１．３ボルトの共通モード基準電圧を発生させ、その結
果（ピーク間電圧２．０ボルトのフルスケール変換範囲
に対して）０．３ボルト乃至２．３ボルトのアナログ出
力範囲が得られる。電圧基準回路３０と電源（図示せ
ず）が共にそれらの最終値へ落着くのを可能にする幾分
かの遅延の後、この３Ｖ／５Ｖ検出回路４４はイネーブ
ルされる。電源電圧ＶＡ＋がピーク基準電圧４ボルトの
動作をサポートできる充分に高い値の場合（４．５ボル
トよりも大きい）、３Ｖ／５Ｖの選択信号が電圧基準回
路３０を５ボルトモードに再構成し、４．０ボルトのピ
ーク基準電圧と２．３ボルトの共通モード基準電圧を発
生させると、（ピーク間電圧４．０ボルトのフルスケー
ル変換範囲に対して）０．３乃至４．３ボルトのアナロ
グ出力範囲が得られる。
【００１４】図３は切換え可能なピーク電圧基準発生回
路４６と共通モード電圧基準発生回路４８の略図であ
る。図示のように、抵抗５２の両端間に基準電圧を発生
させるため２つの電流源Ｉ１，Ｉ２を用いる。３ボルト
モードでは、電流源Ｉ１だけを用いる（スイッチＳ１が
「開」）。５ボルトモードでは、両方の電流源Ｉ１、Ｉ
２を用いる（スイッチＳ１が「閉」）。当業者なら分か
るように、抵抗５２は共通モード基準電圧発生回路４８
とピーク基準電圧発生回路４６とでは異なる抵抗値であ
る。
路４６と共通モード電圧基準発生回路４８の略図であ
る。図示のように、抵抗５２の両端間に基準電圧を発生
させるため２つの電流源Ｉ１，Ｉ２を用いる。３ボルト
モードでは、電流源Ｉ１だけを用いる（スイッチＳ１が
「開」）。５ボルトモードでは、両方の電流源Ｉ１、Ｉ
２を用いる（スイッチＳ１が「閉」）。当業者なら分か
るように、抵抗５２は共通モード基準電圧発生回路４８
とピーク基準電圧発生回路４６とでは異なる抵抗値であ
る。
【００１５】図４は３Ｖ／５Ｖ検出回路４４のブロック
図である。基準電圧ＶＲＥＦ（３ボルトモード）を抵抗
６２、６４より成る抵抗分圧器によりセットされる電源
電圧（ＶＡ＋）の一部と比較するためにコンパレータ６
０を用いる。このコンパレータ６０はリセット信号によ
りオンにされ、コンパレータ６０の出力をＤラッチ６６
がリセットパルスの立下がりの端縁部でラッチする。基
準電圧が分圧された電源電圧よりも依然として大きい場
合、コンパレータによる比較結果は真（論理「１」）で
あり、ピーク基準電圧発生回路４６と共通モード電圧発
生回路４８が３ボルトモードを継続する。そうでなけれ
ば、ピーク電圧基準発生回路４６と共通モード基準電圧
発生回路４８が５ボルトモードに切りかわる。
図である。基準電圧ＶＲＥＦ（３ボルトモード）を抵抗
６２、６４より成る抵抗分圧器によりセットされる電源
電圧（ＶＡ＋）の一部と比較するためにコンパレータ６
０を用いる。このコンパレータ６０はリセット信号によ
りオンにされ、コンパレータ６０の出力をＤラッチ６６
がリセットパルスの立下がりの端縁部でラッチする。基
準電圧が分圧された電源電圧よりも依然として大きい場
合、コンパレータによる比較結果は真（論理「１」）で
あり、ピーク基準電圧発生回路４６と共通モード電圧発
生回路４８が３ボルトモードを継続する。そうでなけれ
ば、ピーク電圧基準発生回路４６と共通モード基準電圧
発生回路４８が５ボルトモードに切りかわる。
【００１６】図５は電源投入リセット回路４２の略図で
ある。チップにＶＡ＋が印加されると、キャパシタとし
て作動するように構成したトランジスタ７０が２つのイ
ンバータ段７２，７４の第１段の入力を高い電圧レベル
に保持して、ステートマシン（ｓｔａｔｅ ｍａｃｈｉ
ｎｅ）８０のイネーブル入力を高レベルにする。ある期
間経過後、トランジスタ７６がトランジスタ−キャパシ
タ７０を充電してイネーブル入力を低レベルにする。当
業者によく知られたステートマシン８０は、チップに電
源が投入されると単一の正のパルスを発生させる。イネ
ーブル入力の立下がりを検出することによりシステムク
ロックを用いて所定幅の３Ｖ／５Ｖリセット信号を発生
させ、その後、３Ｖ／５Ｖリセット信号が低レベルに引
き下げられるまで所定のカウントを行う。３Ｖ／５Ｖリ
セットパルスの幅は電源電圧及びコンパレータ６０の出
力がそれらの最終値に落着くように設計してある。トラ
ンジスタ−キャパシタ７０、トランジスタ７６及びバイ
アス回路７８のトランジスタのサイズは、ステートマシ
ン８０のイネーブル入力が低レベルになる前は安定であ
るように選択してある。
ある。チップにＶＡ＋が印加されると、キャパシタとし
て作動するように構成したトランジスタ７０が２つのイ
ンバータ段７２，７４の第１段の入力を高い電圧レベル
に保持して、ステートマシン（ｓｔａｔｅ ｍａｃｈｉ
ｎｅ）８０のイネーブル入力を高レベルにする。ある期
間経過後、トランジスタ７６がトランジスタ−キャパシ
タ７０を充電してイネーブル入力を低レベルにする。当
業者によく知られたステートマシン８０は、チップに電
源が投入されると単一の正のパルスを発生させる。イネ
ーブル入力の立下がりを検出することによりシステムク
ロックを用いて所定幅の３Ｖ／５Ｖリセット信号を発生
させ、その後、３Ｖ／５Ｖリセット信号が低レベルに引
き下げられるまで所定のカウントを行う。３Ｖ／５Ｖリ
セットパルスの幅は電源電圧及びコンパレータ６０の出
力がそれらの最終値に落着くように設計してある。トラ
ンジスタ−キャパシタ７０、トランジスタ７６及びバイ
アス回路７８のトランジスタのサイズは、ステートマシ
ン８０のイネーブル入力が低レベルになる前は安定であ
るように選択してある。
【００１７】図６は３Ｖ／５Ｖ検出回路４４を詳細に示
す。３Ｖ／５Ｖリセット信号は３Ｖ／５Ｖ検出回路４４
のクロック入力に印加される。３Ｖ／５Ｖリセット信号
が高レベルだと、コンパレータ６０がイネーブルされ、
Ｄラッチ６６が最初に、３ボルト動作を示す高レベル論
理信号をＭ３Ｖ出力に発生させる。３Ｖ／５Ｖリセット
信号が高レベルにある間、コンパレータの出力はＤラッ
チ６６の出力に結合される。リセット信号が低レベルに
なると、コンパレータ６０の出力がＤラッチ６６により
ラッチされ、その後コンパレータへの電源が切り離され
てチップの電力が節減される。電圧ＶＢ１，ＶＢ２はバ
イアス電圧であり、これらのバイアス電圧を発生させる
ための回路は当該技術分野においてよく知られたもので
ある。
す。３Ｖ／５Ｖリセット信号は３Ｖ／５Ｖ検出回路４４
のクロック入力に印加される。３Ｖ／５Ｖリセット信号
が高レベルだと、コンパレータ６０がイネーブルされ、
Ｄラッチ６６が最初に、３ボルト動作を示す高レベル論
理信号をＭ３Ｖ出力に発生させる。３Ｖ／５Ｖリセット
信号が高レベルにある間、コンパレータの出力はＤラッ
チ６６の出力に結合される。リセット信号が低レベルに
なると、コンパレータ６０の出力がＤラッチ６６により
ラッチされ、その後コンパレータへの電源が切り離され
てチップの電力が節減される。電圧ＶＢ１，ＶＢ２はバ
イアス電圧であり、これらのバイアス電圧を発生させる
ための回路は当該技術分野においてよく知られたもので
ある。
【００１８】本発明は正と負の両方の電源電圧を受ける
データ変換チップにも利用可能である。このタイプの回
路では、図４の抵抗６４はアースではなくて負の電源電
圧に接続される。共通モード基準電圧発生回路４８は共
通モード電圧が電源電圧の大きさにかかわらずアース電
位にあるため使用されない。
データ変換チップにも利用可能である。このタイプの回
路では、図４の抵抗６４はアースではなくて負の電源電
圧に接続される。共通モード基準電圧発生回路４８は共
通モード電圧が電源電圧の大きさにかかわらずアース電
位にあるため使用されない。
【００１９】本発明の別の実施例はデジタルオーディオ
に用いる低コストのステレオ用デルタ−シグマＡ／Ｄコ
ンバータ１００である。図７はこの部品のブロック図を
示し、それには８ピンパッケージのピンの割り当てが含
まれる。この部品は１６または１８ビットの入力データ
をもつ２つのＡ／Ｄ変換チャンネルを提供する。この部
品は２つのデシメーション・フィルタ１０６，１０８へ
１ビットのデータ流を与える２つのアナログ・デルタ−
シグマ変調器１０２，１０４と、シリアル・インターフ
ェイス１１０と、オンチップ電圧基準１１２とを含む。
このＡ／Ｄ変換部は図１のＤ／Ａ変換部とよく似て、複
数のマスタークロック周波数（デジタルオーディオ・サ
ンプリングレートの２５６倍，３８４倍及び５１２倍）
で作動するように設計してあり、複数のシリアル・デー
タフォーマットをサポートできる。Ａ／Ｄコンバータ１
００は２．７ボルトと５．５ボルトの間の単一の電源電
圧ＶＡ＋で作動する。
に用いる低コストのステレオ用デルタ−シグマＡ／Ｄコ
ンバータ１００である。図７はこの部品のブロック図を
示し、それには８ピンパッケージのピンの割り当てが含
まれる。この部品は１６または１８ビットの入力データ
をもつ２つのＡ／Ｄ変換チャンネルを提供する。この部
品は２つのデシメーション・フィルタ１０６，１０８へ
１ビットのデータ流を与える２つのアナログ・デルタ−
シグマ変調器１０２，１０４と、シリアル・インターフ
ェイス１１０と、オンチップ電圧基準１１２とを含む。
このＡ／Ｄ変換部は図１のＤ／Ａ変換部とよく似て、複
数のマスタークロック周波数（デジタルオーディオ・サ
ンプリングレートの２５６倍，３８４倍及び５１２倍）
で作動するように設計してあり、複数のシリアル・デー
タフォーマットをサポートできる。Ａ／Ｄコンバータ１
００は２．７ボルトと５．５ボルトの間の単一の電源電
圧ＶＡ＋で作動する。
【００２０】
【図１】本発明によるＤ／Ａコンバータのブロック図。
【図２】図１のＤ／Ａコンバータに用いる自動電源電圧
感知回路のブロック図。
感知回路のブロック図。
【図３】図１のＤ／Ａコンバータに用いる切換え可能な
電圧基準回路の略図。
電圧基準回路の略図。
【図４】図１のＤ／Ａコンバータに使用可能な３Ｖ／５
Ｖ検出回路のブロック図。
Ｖ検出回路のブロック図。
【図５】図２に示す電源投入リセット回路の好ましい実
施例の略図。
施例の略図。
【図６】図４の３Ｖ／５Ｖ検出回路の略図。
【図７】本発明によるＡ／Ｄコンバータのブロック図。
１０ Ｄ／Ａコンバータ １２ シリアル・インターフェイス １４，１６ インターポレーション・フィルタ １８，２０ デルタ−シグマ変調器 ２２，２４ １ビットＤ／Ａコンバータ ２６，２８ ローパスフィルタ ３０ オンチップ電圧基準 ３２ デエンファシス回路 ４０ 自動電源電圧感知回路 ４２ 電源投入リセット回路 ４４ ３Ｖ／５Ｖ検出回路 ４６ ピーク基準電圧発生回路 ４８ 共通モード基準電圧発生回路 ８０ ステートマシン １００ Ａ／Ｄコンバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スコット ティー デュープイー アメリカ合衆国 テキサス州 オースティ ン セッジムア トレイル 9208−ビー
Claims (12)
- 【請求項１】 内部基準電圧と電源電圧入力端子を有す
る信号コンバータであって、 (a)電源電圧入力端子に結合され、該入力端子で受ける
電源電圧が複数の電圧範囲のうちのいづれに属するかを
示す出力信号を発生させる電源感知回路と、 (b)電源感知回路に結合され、内部基準電圧である出力
を発生する基準電圧発生回路とより成り、 内部基準電圧の大きさは複数の基準電圧のうちの１つで
あり、各基準電圧が電源電圧入力端子で受ける電源電圧
の複数の電圧範囲のそれぞれに対応することを特徴とす
る信号コンバータ。 - 【請求項２】 電源感知回路が、 (a)信号コンバータへの電源投入を感知してリセット信
号を発生させる電源投入リセット回路と、 (b)電源電圧入力端子がリセット信号の終期において所
定のしきい電圧より高いか低いかを検出し、その検出結
果を示す出力を発生させる電源検出回路とより成り、 電源検出回路の出力が電源感知回路の出力に相当するこ
とを特徴とする請求項１の信号コンバータ。 - 【請求項３】 複数の電圧範囲が２つの電圧範囲である
ことを特徴とする請求項２の信号コンバータ。 - 【請求項４】 電源電圧入力端子がリセット信号の終期
において所定のしきい電圧より高いか低いかを検出し、
その検出結果を示す出力を発生させる電圧検出回路をさ
らに含み、 電圧検出回路の出力が電源感知回路の出力に相当し、 電源検出回路が検出後次のリセット信号が受信されるま
で出力を一定値に保持することを特徴とする請求項１の
信号コンバータ。 - 【請求項５】 内部基準電圧がピーク基準電圧であるこ
とを特徴とする請求項１の信号コンバータ。 - 【請求項６】 内部基準電圧が共通モード基準電圧であ
ることを特徴とする請求項１の信号コンバータ。 - 【請求項７】 電源感知回路に結合され、共通モード基
準電圧である出力を発生させる共通モード基準電圧発生
器をさらに含み、 共通モード基準電圧の大きさが複数の共通モード基準電
圧のうちの１つであり、各共通モード基準電圧が電源電
圧入力端子で受ける電源電圧の複数の電圧範囲のそれぞ
れに対応することを特徴とする請求項１の信号コンバー
タ。 - 【請求項８】 正と負の電源電圧入力端子を有し、 (a)電源電圧感知回路が正と負の電源電圧入力端子に結
合され、電源電圧感知回路が正と負の電源電圧入力端子
で受ける電源電圧の複数の電圧範囲のうちの１つを示す
出力を有し、 (b)複数の基準電圧のそれぞれが正と負の電源電圧入力
端子で受ける複数の電圧範囲のそれぞれに対応すること
を特徴とする請求項１の信号コンバータ。 - 【請求項９】 ピーク内部基準電圧発生器と、共通モー
ド内部基準電圧発生器とを有し、ピーク及び共通モード
内部基準電圧発生器がそれぞれ複数の電圧から１つの電
圧を選択し、複数の電圧のうちの１つが電源電圧入力端
子に印加される電源電圧に応答して信号コンバータによ
り選択されることを特徴とする請求項１の信号コンバー
タ。 - 【請求項１０】 内部基準電圧が複数の電圧から選択さ
れ、複数の電圧のうちの１つが電源電圧入力端子に印加
される電源電圧に応答して信号コンバータにより選択さ
れることを特徴とする請求項１の信号コンバータ。 - 【請求項１１】 信号コンバータのための内部基準電圧
を発生させる方法であって、 (a)信号コンバータに印加される電源電圧の大きさを感
知し、 (b)電源電圧が複数の電圧範囲のうちのいずれに属する
かを判定してその判定結果を示す出力を発生させ、 (c)同数の電圧のうちの１つから属する電源電圧に相当
する内部基準電圧を選択するステップより成ることを特
徴とする方法。 - 【請求項１２】 電源電圧の大きさを感知するステップ
が、 (a)信号コンバータへの電源電圧の印加を感知し、 (b)電源電圧の印加が感知されるとリセット信号を発生
させ、 (c)リセット信号を終期において電源電圧の大きさをラ
ッチするステップより成ることを特徴とする請求項１１
の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US21297794A | 1994-03-15 | 1994-03-15 | |
| US08/212977 | 1994-03-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088749A true JPH088749A (ja) | 1996-01-12 |
| JP2873184B2 JP2873184B2 (ja) | 1999-03-24 |
Family
ID=22793215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7084950A Expired - Lifetime JP2873184B2 (ja) | 1994-03-15 | 1995-03-15 | 信号コンバータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6091350A (ja) |
| JP (1) | JP2873184B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5619116A (en) * | 1994-02-10 | 1997-04-08 | Hitachi Koki Co., Ltd. | Universal battery charger chargeable with relevant current dependent on cell number |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3558964B2 (ja) * | 1999-07-23 | 2004-08-25 | シャープ株式会社 | 半導体集積回路の検査装置及びその検査方法 |
| US6486820B1 (en) | 2001-03-19 | 2002-11-26 | Cisco Systems Wireless Networking (Australia) Pty Limited | Pipeline analog-to-digital converter with common mode following reference generator |
| US6577185B1 (en) | 2001-03-19 | 2003-06-10 | Cisco Systems Wireless Networking (Australia) Pty. Limited | Multi-stage operational amplifier for interstage amplification in a pipeline analog-to-digital converter |
| US7176787B2 (en) * | 2003-07-15 | 2007-02-13 | Humberto Herrera | Method and apparatus for vehicle disablement and installation of system thereof |
| US6809669B1 (en) * | 2004-01-13 | 2004-10-26 | Northrop Grumman Corporation | Selective noise generator |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916443B2 (ja) * | 1976-02-06 | 1984-04-16 | ソニー株式会社 | パワ−アンプ |
| US4908623A (en) * | 1988-08-08 | 1990-03-13 | Honeywell Inc. | Apparatus and method for range control and supply voltage compensation in a dual slope analog to digital converter |
-
1995
- 1995-03-15 JP JP7084950A patent/JP2873184B2/ja not_active Expired - Lifetime
-
1996
- 1996-07-15 US US08/678,608 patent/US6091350A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5619116A (en) * | 1994-02-10 | 1997-04-08 | Hitachi Koki Co., Ltd. | Universal battery charger chargeable with relevant current dependent on cell number |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2873184B2 (ja) | 1999-03-24 |
| US6091350A (en) | 2000-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7208919B2 (en) | Method and apparatus for digitally regulating an output voltage using noise-shaped component selection | |
| US6774831B2 (en) | Analog switch circuit | |
| JPH10503611A (ja) | オンチップ線形温度センサを備えるマイクロコントローラ | |
| CN110163015B (zh) | 乘法器电路、对应的设备和方法 | |
| US7741870B2 (en) | Multi-function input terminal | |
| JPH0946230A (ja) | Ｄ／ａコンバータ | |
| JP2873184B2 (ja) | 信号コンバータ | |
| CN116247933B (zh) | 电源设备及用于电源芯片的工作模式配置电路 | |
| JP3636232B2 (ja) | 機能選択が可能な集積回路およびその機能選択方法 | |
| US6587062B1 (en) | Flexible interface circuit and method for delta sigma A/D converters | |
| US4768018A (en) | Analog to digital converter for an electronic circuit breaker with out-of-supply-range input signals | |
| CN201213227Y (zh) | 多功能输入终端 | |
| US20050267699A1 (en) | Time constant based fixed parameter assignment | |
| US7960985B2 (en) | Identification of integrated circuit | |
| JPS5829891B2 (ja) | Ａ／ｄ変換回路 | |
| JPH0466134B2 (ja) | ||
| US4958159A (en) | Digital-to-analog converter | |
| CN220457381U (zh) | 一种内置多种参考电压比较器的ic芯片 | |
| JP3220995B2 (ja) | Ｉｃ回路の入力インピーダンス測定回路 | |
| JP2778611B2 (ja) | クロック断検出回路 | |
| JP2658484B2 (ja) | 遅延回路 | |
| CN114342261A (zh) | 音频电路 | |
| JP3132611B2 (ja) | トリガ回路 | |
| JP3530487B2 (ja) | 可変電流装置 | |
| JPH08272491A (ja) | 電圧検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981201 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090108 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100108 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110108 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120108 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130108 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130108 Year of fee payment: 14 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |