JP2658484B2 - 遅延回路 - Google Patents
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- JP2658484B2 JP2658484B2 JP2084192A JP8419290A JP2658484B2 JP 2658484 B2 JP2658484 B2 JP 2658484B2 JP 2084192 A JP2084192 A JP 2084192A JP 8419290 A JP8419290 A JP 8419290A JP 2658484 B2 JP2658484 B2 JP 2658484B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は遅延回路に関し、特に、ペンジャ等乾電池一
本で使用される機器において用いられる、電源電圧1V程
度の低電圧で動作可能な遅延回路に関する。
本で使用される機器において用いられる、電源電圧1V程
度の低電圧で動作可能な遅延回路に関する。
従来の低電圧下で動作可能な遅延回路の例としては、
第６図に示されるトランスコンダクタンスアンプ５−1,
コンデンサ５−2,コンパレータ５−３で構成されるも
の、あるいは、第８図に示されるトランスコンダクタン
スアンプ５−1,コンデンサ５−2,ヒステリシスコンパレ
ータ５−４で構成されるものがある。
第６図に示されるトランスコンダクタンスアンプ５−1,
コンデンサ５−2,コンパレータ５−３で構成されるも
の、あるいは、第８図に示されるトランスコンダクタン
スアンプ５−1,コンデンサ５−2,ヒステリシスコンパレ
ータ５−４で構成されるものがある。
第６図に示される遅延回路において、トランスコンダ
クタンスアンプ５−１は入力信号VINを受けて電流出力
を送出する電圧−電流交換タイプの増幅器であり、コン
デンサ５−２は、トランスコンダクタンスアンプ５−１
の出力電流（VINがハイレベルのときははき出し電流と
なり、VINがローレベルのときはすい込み電流となる）
により充放電される。コンパレータ５−３はコンデンサ
５−２の電極電圧VCを基準電圧VREFと比較し、VCの方が
大きいときはハイレベルの信号を出力し、逆の場合はロ
ーレベルの信号を出力する。
クタンスアンプ５−１は入力信号VINを受けて電流出力
を送出する電圧−電流交換タイプの増幅器であり、コン
デンサ５−２は、トランスコンダクタンスアンプ５−１
の出力電流（VINがハイレベルのときははき出し電流と
なり、VINがローレベルのときはすい込み電流となる）
により充放電される。コンパレータ５−３はコンデンサ
５−２の電極電圧VCを基準電圧VREFと比較し、VCの方が
大きいときはハイレベルの信号を出力し、逆の場合はロ
ーレベルの信号を出力する。
例えば、第７図に示されるように、デューティ50％の
方形波信号VINが入力されると、コンデンサ５−２の電
極電圧VCは充・放電時定数で決定される傾きをもって変
化し、この結果三角波信号が発生し、このVCが基準電圧
VREFより大きい場合にコンパレータ５−３の出力はハイ
レベルとなり、この結果、期間T1だけ遅延された出力信
号VOUTが得られる。
方形波信号VINが入力されると、コンデンサ５−２の電
極電圧VCは充・放電時定数で決定される傾きをもって変
化し、この結果三角波信号が発生し、このVCが基準電圧
VREFより大きい場合にコンパレータ５−３の出力はハイ
レベルとなり、この結果、期間T1だけ遅延された出力信
号VOUTが得られる。
また、第８図に示されるヒステリシスコンパレータ５
−４を用いたものは、回路動作は第６図のものとほぼ同
様であるが、第９図に示されるようにヒステリシスコン
パレータ５−４がハイレベルのスレッシュホールド電圧
VH,ローレベルのスレッシュホールド電圧VLを有してい
るため、出力VOUTがハイレベルとなる期間が遅れ、期間
T2（T2＞T1）遅延した出力信号VOUTを得ることができ
る。このヒステリシスコンパレータを用いた遅延回路で
は、最大入力信号VINの半周期分までの遅延を得ること
ができ、遅延時間を長くしたい場合に有効である。
−４を用いたものは、回路動作は第６図のものとほぼ同
様であるが、第９図に示されるようにヒステリシスコン
パレータ５−４がハイレベルのスレッシュホールド電圧
VH,ローレベルのスレッシュホールド電圧VLを有してい
るため、出力VOUTがハイレベルとなる期間が遅れ、期間
T2（T2＞T1）遅延した出力信号VOUTを得ることができ
る。このヒステリシスコンパレータを用いた遅延回路で
は、最大入力信号VINの半周期分までの遅延を得ること
ができ、遅延時間を長くしたい場合に有効である。
上述した従来の遅延回路は、下記の問題点がある。
第６図の遅延回路の場合 （１） コンデンサ電極電圧VCは初期値が不定であり
（すなわち、充・放電の程度により電圧が異なってお
り）、このため、例えば第10図に示されるように、コン
デンサ５−２に電荷が蓄積されている状態で入力信号V
INが入力されと、コンデンサ電極電圧VCと基準電圧VREF
とがクロスする点がずれて出力VOUTのデューティー比が
入信号VINのデューティー比と異なってしまう。
（すなわち、充・放電の程度により電圧が異なってお
り）、このため、例えば第10図に示されるように、コン
デンサ５−２に電荷が蓄積されている状態で入力信号V
INが入力されと、コンデンサ電極電圧VCと基準電圧VREF
とがクロスする点がずれて出力VOUTのデューティー比が
入信号VINのデューティー比と異なってしまう。
（２） 仮に、初期値VCを強制的に設定するようにして
上記問題点を解決できても、さらに、第11図（ａ），
（ｂ）に示されるように、入力信号VINの入力周波数が
変化すると、遅延時間も変動してしまう。すなわち、第
11図（ａ）の場合は、コンデンサ電極電圧VCのピーク値
はVP1,VP2であるが、同図（ｂ）の場合は、コンデンサ
電極電圧VCのピーク値はVP3,VP4となり、これにより、
このVCと基準電圧VREFとのクロス点がずれる。このた
め、第11図（ａ）の場合では遅延時間はT3であったもの
が、同図（ｂ）の場合にはT4と長くなり、遅延時間が入
力周波数の依存性を有してしまう。
上記問題点を解決できても、さらに、第11図（ａ），
（ｂ）に示されるように、入力信号VINの入力周波数が
変化すると、遅延時間も変動してしまう。すなわち、第
11図（ａ）の場合は、コンデンサ電極電圧VCのピーク値
はVP1,VP2であるが、同図（ｂ）の場合は、コンデンサ
電極電圧VCのピーク値はVP3,VP4となり、これにより、
このVCと基準電圧VREFとのクロス点がずれる。このた
め、第11図（ａ）の場合では遅延時間はT3であったもの
が、同図（ｂ）の場合にはT4と長くなり、遅延時間が入
力周波数の依存性を有してしまう。
（３） （２）の問題点を解決する方法として、コンデ
ンサ電極電圧VCのピーク値を一定に保つため、コンデン
サ電極電圧VCを回路中の最高電位VCCと最低電位VEEとの
間でフルスイングされるように設計することが考えられ
る。しかし、この場合は、次のような問題点を生じる。
すなわち、この場合は、トランスコンダクタンスアンプ
の出力容量やコンパレータの入力容量等を充分無視でき
るように、コンデンサの容量値を大きくしなければなら
ず、これに対応してトランスコンダクタンスアンプの出
力電流を大きくしなければならず、これにより消費電力
が増大する。
ンサ電極電圧VCのピーク値を一定に保つため、コンデン
サ電極電圧VCを回路中の最高電位VCCと最低電位VEEとの
間でフルスイングされるように設計することが考えられ
る。しかし、この場合は、次のような問題点を生じる。
すなわち、この場合は、トランスコンダクタンスアンプ
の出力容量やコンパレータの入力容量等を充分無視でき
るように、コンデンサの容量値を大きくしなければなら
ず、これに対応してトランスコンダクタンスアンプの出
力電流を大きくしなければならず、これにより消費電力
が増大する。
（４） この回路は電源電圧1V程度でも動作させること
ができるが、このような低電圧動作の場合には、入力信
号に対する出力信号のデューティー比のある程度の変動
を許容しなければならない。例えば、50％デューティー
の入力に対し、このデューティー比を保持しようとする
と、遅延回路のバイアス点を電源電圧の1/2付近、すな
わち、0.5V付近に設定しなければならない。しかし、こ
の遅延回路を構成する際に必須となる差動増幅回路を考
えた場合、定電流トランジスタのエミッタ・コレクタ間
電圧，差動対トランジスタのベース・エミッタ間電圧を
加算した電圧は0.5V以上必要となり、電源電圧1Vに対し
て0.5V付近にダイナミックレンジの中心を設定する回路
を構成することは非常に困難である。
ができるが、このような低電圧動作の場合には、入力信
号に対する出力信号のデューティー比のある程度の変動
を許容しなければならない。例えば、50％デューティー
の入力に対し、このデューティー比を保持しようとする
と、遅延回路のバイアス点を電源電圧の1/2付近、すな
わち、0.5V付近に設定しなければならない。しかし、こ
の遅延回路を構成する際に必須となる差動増幅回路を考
えた場合、定電流トランジスタのエミッタ・コレクタ間
電圧，差動対トランジスタのベース・エミッタ間電圧を
加算した電圧は0.5V以上必要となり、電源電圧1Vに対し
て0.5V付近にダイナミックレンジの中心を設定する回路
を構成することは非常に困難である。
（５） 長い遅延時間を得ることができない。
第８図の遅延回路の場合 この回路の場合、最大入力信号の半周期までの遅延時
間を得ることができ、上述した（５）の問題点は解消さ
れるが、他の（１）〜（４）の問題点は同様に本回路に
おいても生じる。
間を得ることができ、上述した（５）の問題点は解消さ
れるが、他の（１）〜（４）の問題点は同様に本回路に
おいても生じる。
本発明の遅延回路は、 入力信号を受け、該入力信号の電圧レベルに対応した
出力電流を送出する電圧−電流変換回路と、 該電圧−電流変換回路の前記電流出力により充放電が
行なわれるコンデンサと、 該コンデンサの保持電圧を入力とし、その出力がロー
レベルからハイレベルへ反転する際の入力レベルとハイ
レベルからローレベルへ反転する際の入力レベルとが不
一致であって所定のヒステリシス幅を有しているヒステ
リシスコンパレータと、 該ヒステリシスコンパレータの出力信号と前記入力信
号とが入力され、ヒステリシスコンパレータの出力信号
レベルが反転するタイミングで前記コンデンサの保持電
圧をクランプし、前記入力信号のレベルが反転するタイ
ミングで前記クランプ動作を解除するクランプ回路とを
有し、前記ヒステリシスコンパレータの出力信号を遅延
出力とする。
出力電流を送出する電圧−電流変換回路と、 該電圧−電流変換回路の前記電流出力により充放電が
行なわれるコンデンサと、 該コンデンサの保持電圧を入力とし、その出力がロー
レベルからハイレベルへ反転する際の入力レベルとハイ
レベルからローレベルへ反転する際の入力レベルとが不
一致であって所定のヒステリシス幅を有しているヒステ
リシスコンパレータと、 該ヒステリシスコンパレータの出力信号と前記入力信
号とが入力され、ヒステリシスコンパレータの出力信号
レベルが反転するタイミングで前記コンデンサの保持電
圧をクランプし、前記入力信号のレベルが反転するタイ
ミングで前記クランプ動作を解除するクランプ回路とを
有し、前記ヒステリシスコンパレータの出力信号を遅延
出力とする。
また、 入力信号を所定時間遅延させて出力する遅延回路であ
って、 前記入力信号が入力されるとともに、前記遅延回路か
ら出力される出力信号が帰還されて入力され、これらの
入力信号と帰還出力信号の電圧レベルの組合わせに応じ
て所定の異なるレベルの信号を出力する多値出力回路
と、 該多値出力回路の出力信号を入力とし、該入力の電圧
レベルに応じた出力電流を送出する電圧−電流変換回路
と、 該電圧−電流交換回路の前記出力電流により充放電が
行なわれコンデンサと、 該コンデンサの保持電圧を入力とし、その出力がロー
レベルからハイレベルへ反転する際の入力レベルとハイ
レベルからローレベルへ反転する際の入力レベルとが不
一致であって所定のヒステリシス幅を有しているヒステ
リシスコンパレータとを有し、該ヒステリシスコンパレ
ータの出力を遅延出力とする。
って、 前記入力信号が入力されるとともに、前記遅延回路か
ら出力される出力信号が帰還されて入力され、これらの
入力信号と帰還出力信号の電圧レベルの組合わせに応じ
て所定の異なるレベルの信号を出力する多値出力回路
と、 該多値出力回路の出力信号を入力とし、該入力の電圧
レベルに応じた出力電流を送出する電圧−電流変換回路
と、 該電圧−電流交換回路の前記出力電流により充放電が
行なわれコンデンサと、 該コンデンサの保持電圧を入力とし、その出力がロー
レベルからハイレベルへ反転する際の入力レベルとハイ
レベルからローレベルへ反転する際の入力レベルとが不
一致であって所定のヒステリシス幅を有しているヒステ
リシスコンパレータとを有し、該ヒステリシスコンパレ
ータの出力を遅延出力とする。
ヒステリシスコンパレータの出力を、遅延回路の入力
部、あるいはトランスコンダクタンスアンプとヒステリ
シスコンパレータとの接続部に帰還させて、コンデンサ
の電極間電圧がヒステリシスコンパレータの入力スレッ
シュホールド電圧に等しくなった時点で、そのコンデン
サの電極間電圧をクランプすることにより上限，下限値
が決定され、入力信号に対しコンデンサの電極間電圧は
ヒステリシスコンパレータのハイ，ロー２つの入力スレ
ッシュホールド電圧間を常にフルスイングして変化する
ため、コンデンサの初期電圧はヒステリシスコンパレー
タのスレッシュホールド電圧に自動的に設定され、ま
た、入力信号の周波数に依存せず、入力信号のデューテ
ィー比と等しく、一定の遅延時間が得られる。
部、あるいはトランスコンダクタンスアンプとヒステリ
シスコンパレータとの接続部に帰還させて、コンデンサ
の電極間電圧がヒステリシスコンパレータの入力スレッ
シュホールド電圧に等しくなった時点で、そのコンデン
サの電極間電圧をクランプすることにより上限，下限値
が決定され、入力信号に対しコンデンサの電極間電圧は
ヒステリシスコンパレータのハイ，ロー２つの入力スレ
ッシュホールド電圧間を常にフルスイングして変化する
ため、コンデンサの初期電圧はヒステリシスコンパレー
タのスレッシュホールド電圧に自動的に設定され、ま
た、入力信号の周波数に依存せず、入力信号のデューテ
ィー比と等しく、一定の遅延時間が得られる。
また、出力信号を帰還するので、ヒステリシスコンパ
レータの特性が正確に設定されてさえいれば、常に安定
した動作が行なわれる。
レータの特性が正確に設定されてさえいれば、常に安定
した動作が行なわれる。
また、例えばヒステリシスコンパレータのハイ，ロー
２つの入力スレッシュホールド電圧をそれぞれ、0.9V,
0.7Vとすれば、回路のバイアス点を0.8V程度に設定で
き、電源電圧1V程度の動作でも、デューティー比変動の
ない遅延回路を設計することが可能となる。
２つの入力スレッシュホールド電圧をそれぞれ、0.9V,
0.7Vとすれば、回路のバイアス点を0.8V程度に設定で
き、電源電圧1V程度の動作でも、デューティー比変動の
ない遅延回路を設計することが可能となる。
また、ヒステリシスコンパレータを用いた回路である
ので、従来例と同様に最大入力信号の半周期分までの遅
延を得ることができる。
ので、従来例と同様に最大入力信号の半周期分までの遅
延を得ることができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の遅延回路の一実施例の回路図、第２
図は第１図の実施例の動作を説明するためのタイミング
チャートである。
図は第１図の実施例の動作を説明するためのタイミング
チャートである。
第１図は第８図の従来例にクランプ回路１−４を付加
したものである。このクランプ回路１−４には入力信号
VINとヒステリシスコンパレータ１−３の出力VOUTとが
入力さており、入力信号VINと出力信号VOUTの論理レベ
ルが異なっている場合において出力信号VOUTの出力が反
転すると、この反転タイミングでコンデンサの電極間電
圧VCをクランプし、入力信号VINのレベルが反転するタ
イミングでこのクランプ動作を解除する動作を行う。ま
た、出力信号VOUTのデューティー比を一定に保つため
に、コンデンサ１−２を充・放電するトランスコンダク
タンスアンプ１−１のはき出し電流とすい込み電流とは
等しく設定されている。
したものである。このクランプ回路１−４には入力信号
VINとヒステリシスコンパレータ１−３の出力VOUTとが
入力さており、入力信号VINと出力信号VOUTの論理レベ
ルが異なっている場合において出力信号VOUTの出力が反
転すると、この反転タイミングでコンデンサの電極間電
圧VCをクランプし、入力信号VINのレベルが反転するタ
イミングでこのクランプ動作を解除する動作を行う。ま
た、出力信号VOUTのデューティー比を一定に保つため
に、コンデンサ１−２を充・放電するトランスコンダク
タンスアンプ１−１のはき出し電流とすい込み電流とは
等しく設定されている。
第２図は本実施例の動作を説明するためのタイミング
チャートである。
チャートである。
時刻t1に入力信号VINのレベルがハイレベルとなる
と、トランスコンダクタンスアンプ１−１のはき出し電
流により充電されてコンデンサ電極電圧VCは上昇し、時
刻t2においてヒステリシスコンパレータ１−３のハイレ
ベルスレッシュホールド電圧VHを越えると出力電圧VOUT
はローレベルからハイレベルへと変化する。この出力電
圧VOUTの変化によりクランプ回路１−４が起動され、コ
ンデンサ電極電圧VCはヒステリシスコンパレータ１−３
のハイレベルスレッシュホールド電圧VHに保持される。
と、トランスコンダクタンスアンプ１−１のはき出し電
流により充電されてコンデンサ電極電圧VCは上昇し、時
刻t2においてヒステリシスコンパレータ１−３のハイレ
ベルスレッシュホールド電圧VHを越えると出力電圧VOUT
はローレベルからハイレベルへと変化する。この出力電
圧VOUTの変化によりクランプ回路１−４が起動され、コ
ンデンサ電極電圧VCはヒステリシスコンパレータ１−３
のハイレベルスレッシュホールド電圧VHに保持される。
次に、時刻t3において入力信号VINがハイレベルから
ローレベルへ変化すると、この変化によりクランプ回路
１−４のクランプ動作が解除され、コンデンサ電極電圧
VCは下降する。この下降が続き、時刻t4においてヒステ
リシスコンパレータ１−３のローレベルスレッシュホー
ルド電圧VLより低くなると、その瞬間に出力電圧VOUTは
ハイレベルからローレベルへ反転し、このVOUTの変化に
よって再びクランプ回路１−４が起動され、コンデンサ
電極電圧VCはヒステリシスコンパレータ１−３のローレ
ベルスレッシュホールド電圧VLにクランプされる。
ローレベルへ変化すると、この変化によりクランプ回路
１−４のクランプ動作が解除され、コンデンサ電極電圧
VCは下降する。この下降が続き、時刻t4においてヒステ
リシスコンパレータ１−３のローレベルスレッシュホー
ルド電圧VLより低くなると、その瞬間に出力電圧VOUTは
ハイレベルからローレベルへ反転し、このVOUTの変化に
よって再びクランプ回路１−４が起動され、コンデンサ
電極電圧VCはヒステリシスコンパレータ１−３のローレ
ベルスレッシュホールド電圧VLにクランプされる。
上述したように、本実施例では、コンデンサ電極電圧
VCは常に、ヒステリシスコンパレータ１−３の上側（ハ
イレベル）およべ下側（ローレベル）スレッシュホール
ド電圧VH,VL間を上下する。このため、各周期毎のコン
デンサ電極電圧VCの初期値はヒステリシスコンパレータ
１−３のスレッシュホールド電圧に自動的に設定され、
初期値設定の必要がない。また、入力信号VINの周波数
が変化しても、コンデンサ電極電圧VCは、上述のスレッ
シュホールド電圧にクランプされるため、一定の遅延時
間が得られる。また、後述する他の実施例において説明
するが、本実施例はバイポーラトランジスタを用いて構
成した場合、バリアス点の設定が容易で、また、各部の
電位が回路のダイナミックレンジを越えないように設計
することができ、電源電圧1.0V程度の低電源電圧におい
ても安定な遅延動作を行う。また、ヒステリシスコンパ
レータを用いているので、最大、入力信号の半周期分の
遅延を得ることができる。
VCは常に、ヒステリシスコンパレータ１−３の上側（ハ
イレベル）およべ下側（ローレベル）スレッシュホール
ド電圧VH,VL間を上下する。このため、各周期毎のコン
デンサ電極電圧VCの初期値はヒステリシスコンパレータ
１−３のスレッシュホールド電圧に自動的に設定され、
初期値設定の必要がない。また、入力信号VINの周波数
が変化しても、コンデンサ電極電圧VCは、上述のスレッ
シュホールド電圧にクランプされるため、一定の遅延時
間が得られる。また、後述する他の実施例において説明
するが、本実施例はバイポーラトランジスタを用いて構
成した場合、バリアス点の設定が容易で、また、各部の
電位が回路のダイナミックレンジを越えないように設計
することができ、電源電圧1.0V程度の低電源電圧におい
ても安定な遅延動作を行う。また、ヒステリシスコンパ
レータを用いているので、最大、入力信号の半周期分の
遅延を得ることができる。
第３図は本発明の他の実施例の回路図である。
上述した実施例ではクランプ回路を用いてコンデンサ
電極電圧VCを直接制御したが、本実施例では３値出力回
路２−１によりトランスコンダクタンスアンプ１−１の
入力信号レベルを制御し、同様の効果を得るものであ
る。この３値出力回路２−１は実質的に乗算回路であ
り、トランスコンダクタンスアンプ１−１の前段部に設
けられ、入力信号VINと帰還される出力信号VOUTとが入
力される。また、入力信号VINと出力信号のレベルが
（H,L）の組合せのときは出力VQはハイレベルとなり、
（L,H）の組合せのときはローレベルとなり、（H,H），
（L,L）の組合せのときは中間電位（ミドル電位）とな
るようになっている。この三値出力回路２−１の出力信
号VQがハイレベルのときはトランスコンダクタンスアン
プの出力はハイレベルとなってコンデンサ１−２は充電
され、出力信号VQがローレベルのときはコンデンサ１−
２はトランスコンダクタンスアンプ１−１のすい込み電
流により放電され、出力信号VQが中間電位のときは、ト
ランスコンダクタンスアンプ１−１はハイインピーダン
ス状態となり、出力電流は零となる。
電極電圧VCを直接制御したが、本実施例では３値出力回
路２−１によりトランスコンダクタンスアンプ１−１の
入力信号レベルを制御し、同様の効果を得るものであ
る。この３値出力回路２−１は実質的に乗算回路であ
り、トランスコンダクタンスアンプ１−１の前段部に設
けられ、入力信号VINと帰還される出力信号VOUTとが入
力される。また、入力信号VINと出力信号のレベルが
（H,L）の組合せのときは出力VQはハイレベルとなり、
（L,H）の組合せのときはローレベルとなり、（H,H），
（L,L）の組合せのときは中間電位（ミドル電位）とな
るようになっている。この三値出力回路２−１の出力信
号VQがハイレベルのときはトランスコンダクタンスアン
プの出力はハイレベルとなってコンデンサ１−２は充電
され、出力信号VQがローレベルのときはコンデンサ１−
２はトランスコンダクタンスアンプ１−１のすい込み電
流により放電され、出力信号VQが中間電位のときは、ト
ランスコンダクタンスアンプ１−１はハイインピーダン
ス状態となり、出力電流は零となる。
第４図は本実施例の回路動作を説明するためのタイミ
ングチャートである。
ングチャートである。
時刻t5において、入力信号VINがローレベルからハイ
レベルへ変化すると、トランスコンダクタンスアンプ１
−１の出力VQがハイレベルとなり、コンデンサ１−２が
充電されコンデンサ電極電圧VCは上昇する。時刻t6にお
いて遅延出力信号VOUTがローレベルからハイレベルへ反
転すると、入力信号VIN,出力信号VOUTは共にハイレベル
となり、３値出力回路２−１の出力信号VQは中間電位と
なり、トランスコンダクタンスアンプ１−１の出力電流
は零となってハイインピーダンス状態となる。これによ
り、コンデンサ電極電圧VCはヒステリシスコンパレータ
１−３のハイレベルのスレッシュホールド電圧VHにクラ
ンプされる。時刻t7において入力信号VINがハイレベル
からローレベルへ変化すると、３値出力回路２−１の出
力信号VQはローレベルとなり、これにともなってコンデ
ンサ電極電圧VCは下降する。時刻t8において、入力信号
VIN,遅延出力信号VOUTが共にローレベルとなると、３値
出力回路２−１の出力VQは再び中間電位となり、トラン
スコンダクタンスアンプ１−１の出力がハイインピーダ
ンス状態となり、コンデンサ電極電圧VCは、ヒステリシ
スコンパレータ１−３のローレベルスレッシュホールド
電圧VLにクランプされる。このような動作がくり返され
るが、この動作は前述の実施例と同じであり、同様の効
果を得ることができる。
レベルへ変化すると、トランスコンダクタンスアンプ１
−１の出力VQがハイレベルとなり、コンデンサ１−２が
充電されコンデンサ電極電圧VCは上昇する。時刻t6にお
いて遅延出力信号VOUTがローレベルからハイレベルへ反
転すると、入力信号VIN,出力信号VOUTは共にハイレベル
となり、３値出力回路２−１の出力信号VQは中間電位と
なり、トランスコンダクタンスアンプ１−１の出力電流
は零となってハイインピーダンス状態となる。これによ
り、コンデンサ電極電圧VCはヒステリシスコンパレータ
１−３のハイレベルのスレッシュホールド電圧VHにクラ
ンプされる。時刻t7において入力信号VINがハイレベル
からローレベルへ変化すると、３値出力回路２−１の出
力信号VQはローレベルとなり、これにともなってコンデ
ンサ電極電圧VCは下降する。時刻t8において、入力信号
VIN,遅延出力信号VOUTが共にローレベルとなると、３値
出力回路２−１の出力VQは再び中間電位となり、トラン
スコンダクタンスアンプ１−１の出力がハイインピーダ
ンス状態となり、コンデンサ電極電圧VCは、ヒステリシ
スコンパレータ１−３のローレベルスレッシュホールド
電圧VLにクランプされる。このような動作がくり返され
るが、この動作は前述の実施例と同じであり、同様の効
果を得ることができる。
第５図は第３図の実施例をさらに詳細にトランジスタ
回路で構成した回路図である。
回路で構成した回路図である。
本回路において、NPNトランジスタ４−1,4−2,4−3,4
−４、抵抗４−5,4−６、定電流源４−7,4−８により３
値出力回路２−１が構成され、NPNトランジスタ４−9,4
−10,4−11,4−12、PNPトランジスタ４−13,4−14、定
電流源４−15によりトランスコンダクタンスアンプ１−
１が構成され、NPNトランジスタ４−17,4−18,4−19,4
−20,4−21,4−22、抵抗４−23,4−24,4−25,4−26,4−
27,4−28,4−29、定電流回路４−30,4−31,4−32により
ヒステリシスコンパレータ回路１−３が構成されてい
る。４−23は電圧源であり、電源電圧1.0V程度である。
また、コンデンサ４−16は電圧源４−33とNPNトランジ
スタ４−17のベースとの間に接続されている。本回路で
は、ヒステリシスコンパレータのハイ，ロー２つのスレ
ッシュホールド電圧VH,VLはそれぞれ0.9V、0.7Vに設定
されており、回路のバイアス点は0.8V程度に設定されて
いる。差動増幅回路における定電流トランジスタ（例え
ばトランスコンダクタンスアンプ１−１におけるNPNト
ランジスタ４−11）のエミッタ・コレクタ間電圧が0.1
〜0.2V、差動対トランジスタのベース・エミッタ間電圧
が0.6V程度であることを考慮すると、上述の設定値は回
路設計上妥当であり、低電圧下でも十分動作するもので
ある。
−４、抵抗４−5,4−６、定電流源４−7,4−８により３
値出力回路２−１が構成され、NPNトランジスタ４−9,4
−10,4−11,4−12、PNPトランジスタ４−13,4−14、定
電流源４−15によりトランスコンダクタンスアンプ１−
１が構成され、NPNトランジスタ４−17,4−18,4−19,4
−20,4−21,4−22、抵抗４−23,4−24,4−25,4−26,4−
27,4−28,4−29、定電流回路４−30,4−31,4−32により
ヒステリシスコンパレータ回路１−３が構成されてい
る。４−23は電圧源であり、電源電圧1.0V程度である。
また、コンデンサ４−16は電圧源４−33とNPNトランジ
スタ４−17のベースとの間に接続されている。本回路で
は、ヒステリシスコンパレータのハイ，ロー２つのスレ
ッシュホールド電圧VH,VLはそれぞれ0.9V、0.7Vに設定
されており、回路のバイアス点は0.8V程度に設定されて
いる。差動増幅回路における定電流トランジスタ（例え
ばトランスコンダクタンスアンプ１−１におけるNPNト
ランジスタ４−11）のエミッタ・コレクタ間電圧が0.1
〜0.2V、差動対トランジスタのベース・エミッタ間電圧
が0.6V程度であることを考慮すると、上述の設定値は回
路設計上妥当であり、低電圧下でも十分動作するもので
ある。
以上説明したように本発明は、クランプ回路あるいは
多値出力回路を設け、出力信号をこれらの回路に帰還さ
せ、コンデンサの電極間電圧をヒステリシスコンパレー
タのスレッシュホールド電圧にクランプする構成とする
ことにより、電源電圧1.0V程度の低電圧でも動作可能で
あり、入力信号の周波数によらず一定の遅延時間が得ら
れ、最大、入力信号の半周期分までの長く正確な遅延時
間を生成することのできる安定な遅延回路を提供できる
効果がある。
多値出力回路を設け、出力信号をこれらの回路に帰還さ
せ、コンデンサの電極間電圧をヒステリシスコンパレー
タのスレッシュホールド電圧にクランプする構成とする
ことにより、電源電圧1.0V程度の低電圧でも動作可能で
あり、入力信号の周波数によらず一定の遅延時間が得ら
れ、最大、入力信号の半周期分までの長く正確な遅延時
間を生成することのできる安定な遅延回路を提供できる
効果がある。
第１図は本発明の遅延回路の一実施例の回路図、第２図
は第１図の実施例の動作を説明するためのタイミングチ
ャート、第３図は本発明の遅延回路の他の実施例の回路
図、第４図は第３図の実施例の動作を説明するためのタ
イミングチャート、第５図は第４図の回路をより具体的
に示す回路図、第６図は従来例の一例の回路図、第７図
は第６図の従来例の回路動作を説明するためのタイミン
グチャート、第８図は他の従来例の回路図、第９図は第
８図の従来例の動作を説明するためのタイミングチャー
ト、第10図および第11図（ａ），（ｂ）は上述の従来例
の問題点を説明するための波形図である。 １−１……トランスコンダクタンスアンプ、 １−２……コンデンサ、 １−３……ヒステリシスコンパレータ回路、 １−４……クランプ回路、 ２−１……３値出力回路、 ４−1,4−2,4−3,4−4,4−9,4−10,4−11,4−12,4−17,
4−18,4−19,4−20,4−21,4−22,……NPNトランジス
タ、 ４−13,4−14……PNPトランジスタ、 ４−5,4−6,4−23,4−24,4−25,4−26,4−27,4−28,4−
29……抵抗、 ４−7,4−8,4−15,4−30,4−31,4−32……定電流源、 ４−33……電圧源、 ５−１……トランスコンダクタンスアンプ、 ５−２……コンデンサ、 ５−３……コンパレータ回路、 ５−４……ヒステリシスコンパレータ回路。
は第１図の実施例の動作を説明するためのタイミングチ
ャート、第３図は本発明の遅延回路の他の実施例の回路
図、第４図は第３図の実施例の動作を説明するためのタ
イミングチャート、第５図は第４図の回路をより具体的
に示す回路図、第６図は従来例の一例の回路図、第７図
は第６図の従来例の回路動作を説明するためのタイミン
グチャート、第８図は他の従来例の回路図、第９図は第
８図の従来例の動作を説明するためのタイミングチャー
ト、第10図および第11図（ａ），（ｂ）は上述の従来例
の問題点を説明するための波形図である。 １−１……トランスコンダクタンスアンプ、 １−２……コンデンサ、 １−３……ヒステリシスコンパレータ回路、 １−４……クランプ回路、 ２−１……３値出力回路、 ４−1,4−2,4−3,4−4,4−9,4−10,4−11,4−12,4−17,
4−18,4−19,4−20,4−21,4−22,……NPNトランジス
タ、 ４−13,4−14……PNPトランジスタ、 ４−5,4−6,4−23,4−24,4−25,4−26,4−27,4−28,4−
29……抵抗、 ４−7,4−8,4−15,4−30,4−31,4−32……定電流源、 ４−33……電圧源、 ５−１……トランスコンダクタンスアンプ、 ５−２……コンデンサ、 ５−３……コンパレータ回路、 ５−４……ヒステリシスコンパレータ回路。
Claims (3)
- 【請求項１】入力信号を受け、該入力信号の電圧レベル
に対応した出力電流を送出する電圧−電流変換回路と、 該電圧−電流変換回路の前記電流出力により充放電が行
なわれるコンデンサと、 該コンデンサの保持電圧を入力とし、その出力がローレ
ベルからハイレベルへ反転する際の入力レベルとハイレ
ベルからローレベルへ反転する際の入力レベルとが不一
致であって所定のヒステリシス幅を有しているヒステリ
シスコンパレータと、 該ヒステリシスコンパレータの出力信号と前記入力信号
とが入力され、ヒステリシスコンパレータの出力信号レ
ベルが反転するタイミングで前記コンデンサの保持電圧
をクランプし、前記入力信号のレベルが反転するタイミ
ングで前記クランプ動作を解除するクランプ回路とを有
し、 前記ヒステリシスコンパレータの出力信号を遅延出力と
する遅延回路。 - 【請求項２】入力信号を所定時間遅延させて出力する遅
延回路であって、 前記入力信号が入力されるとともに、前記遅延回路から
出力される出力信号が帰還されて入力され、これらの入
力信号と帰還出力信号の電圧レベルの組合わせに応じて
所定の異なるレベルの信号を出力する多値出力回路と、 該多値出力回路の出力信号を入力とし、該入力の電圧レ
ベルに応じた出力電流を送出する電圧−電流変換回路
と、 該電圧−電流交換回路の前記出力電流により充放電が行
なわれるコンデンサと、 該コンデンサの保持電圧を入力とし、その出力がローレ
ベルからハイレベルへ反転する際の入力レベルとハイレ
ベルからローレベルへ反転する際の入力レベルとが不一
致であって所定のヒステリシス幅を有しているヒステリ
シスコンパレータとを有し、 該ヒステリシスコンパレータの出力を遅延出力とする遅
延回路。 - 【請求項３】前記多値出力回路は、ハイレベル，ミドル
レベル，ローレベルの３値信号を出力でき、前記入力信
号と帰還出力信号のレベルが不一致であり、かつ、入力
信号がハイレベルのときはハイレベルの信号を出力し、
入力信号がローレベルのときはローレベルの信号を出力
し、また、前記入力信号と帰還出力信号とが同一レベル
のときはミドルレベルの信号を出力し、 ハイレベルの信号が出力されている期間では、前記コン
デンサは前記電圧−電流交換回路のはき出し出力電流に
より充電され、ローレベルの信号が出力されている期間
では、前記コンデンサは電圧−電流変換回路のすいこみ
出力電流により放電され、ミドルレベルの信号が出力さ
れている期間では、電圧−電流変換回路の出力はハイイ
ンピーダンス状態となり、前記コンデンサの電圧が保持
される請求項２記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084192A JP2658484B2 (ja) | 1990-03-30 | 1990-03-30 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084192A JP2658484B2 (ja) | 1990-03-30 | 1990-03-30 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283911A JPH03283911A (ja) | 1991-12-13 |
| JP2658484B2 true JP2658484B2 (ja) | 1997-09-30 |
Family
ID=13823612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084192A Expired - Lifetime JP2658484B2 (ja) | 1990-03-30 | 1990-03-30 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658484B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008271526A (ja) * | 2007-03-29 | 2008-11-06 | Fujitsu Ten Ltd | 遅延回路、及び電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112416A (ja) * | 1984-11-06 | 1986-05-30 | Mitsubishi Electric Corp | 波形遅延回路 |
-
1990
- 1990-03-30 JP JP2084192A patent/JP2658484B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112416A (ja) * | 1984-11-06 | 1986-05-30 | Mitsubishi Electric Corp | 波形遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03283911A (ja) | 1991-12-13 |
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