JPH088745A - 信号処理回路 - Google Patents
信号処理回路Info
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- JPH088745A JPH088745A JP6140103A JP14010394A JPH088745A JP H088745 A JPH088745 A JP H088745A JP 6140103 A JP6140103 A JP 6140103A JP 14010394 A JP14010394 A JP 14010394A JP H088745 A JPH088745 A JP H088745A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N1/407—Control or modification of tonal gradation or of extreme levels, e.g. background level
- H04N1/4076—Control or modification of tonal gradation or of extreme levels, e.g. background level dependent on references outside the picture
Abstract
(57)【要約】
【構成】 アナログ電圧をディジタルデータに変換する
Ａ／Ｄ変換器１４、２４と、Ａ／Ｄ変換器１４の＋Ｖre
f と−Ｖref を設定するＤ／Ａ変換器１７と、Ａ／Ｄ変
換器１４で得られたディジタルデータを記憶するデータ
記憶部２１と、データ記憶部２１に記憶されたディジタ
ルデータに対応した電圧より低く、かつ、Ｄ／Ａ変換器
１７により設定された−Ｖref よりも高い電圧にＡ／Ｄ
変換器２４の−Ｖref を設定し、データ記憶部２１に記
憶されたディジタルデータに対応した電圧より高く、か
つ、Ｄ／Ａ変換器１７により設定された＋Ｖref よりも
低い電圧にＡ／Ｄ変換器２４の上限基準電圧＋Ｖref を
設定するＤ／Ａ変換器２３、２７とが設けられている信
号処理回路。 【効果】 低コストで高分解能の信号処理回路を実現で
きる。
Ａ／Ｄ変換器１４、２４と、Ａ／Ｄ変換器１４の＋Ｖre
f と−Ｖref を設定するＤ／Ａ変換器１７と、Ａ／Ｄ変
換器１４で得られたディジタルデータを記憶するデータ
記憶部２１と、データ記憶部２１に記憶されたディジタ
ルデータに対応した電圧より低く、かつ、Ｄ／Ａ変換器
１７により設定された−Ｖref よりも高い電圧にＡ／Ｄ
変換器２４の−Ｖref を設定し、データ記憶部２１に記
憶されたディジタルデータに対応した電圧より高く、か
つ、Ｄ／Ａ変換器１７により設定された＋Ｖref よりも
低い電圧にＡ／Ｄ変換器２４の上限基準電圧＋Ｖref を
設定するＤ／Ａ変換器２３、２７とが設けられている信
号処理回路。 【効果】 低コストで高分解能の信号処理回路を実現で
きる。
Description
【０００１】
【産業上の利用分野】本発明は、画像入力装置に係り、
より詳しくは、ラインセンサーで原稿を読み取ることに
より得られたアナログ電圧をディジタルデータに変換
し、出力する信号処理回路に関するものである。
より詳しくは、ラインセンサーで原稿を読み取ることに
より得られたアナログ電圧をディジタルデータに変換
し、出力する信号処理回路に関するものである。
【０００２】
【従来の技術】ファクシミリ、ディジタル複写機、スキ
ャナー等で用いられる画像入力装置は、図４に示すよう
に、原稿５０を読み取るためのラインセンサー５１を備
えている。ラインセンサー５１は、受光素子が直線状に
並んだ構造になっている。
ャナー等で用いられる画像入力装置は、図４に示すよう
に、原稿５０を読み取るためのラインセンサー５１を備
えている。ラインセンサー５１は、受光素子が直線状に
並んだ構造になっている。
【０００３】原稿５０からの光はレンズ４９によりライ
ンセンサー５１上の受光素子にフォーカスされ、各受光
素子の受光量に応じたレベルを有するアナログ信号がラ
インセンサー５１からシリアル信号として出力される。
そして、ラインセンサー５１または、原稿５０を移動さ
せることにより、原稿５０の全体を読み取ることができ
るようになっている。
ンセンサー５１上の受光素子にフォーカスされ、各受光
素子の受光量に応じたレベルを有するアナログ信号がラ
インセンサー５１からシリアル信号として出力される。
そして、ラインセンサー５１または、原稿５０を移動さ
せることにより、原稿５０の全体を読み取ることができ
るようになっている。
【０００４】ラインセンサー５１からのアナログ信号
は、信号処理回路でディジタル信号に変換される。ライ
ンセンサー５１の受光素子として、ＣＣＤ（電荷結合素
子）を使用した場合における信号処理回路の一例を図５
に示す。
は、信号処理回路でディジタル信号に変換される。ライ
ンセンサー５１の受光素子として、ＣＣＤ（電荷結合素
子）を使用した場合における信号処理回路の一例を図５
に示す。
【０００５】信号処理回路は、ラインセンサー５１から
の微小な出力を適当なレベルまで増幅する増幅部５２
と、増幅部５２からの信号をディジタル信号に変換する
Ａ／Ｄ（アナログ／ディジタル）変換器５３とを備えて
いる。
の微小な出力を適当なレベルまで増幅する増幅部５２
と、増幅部５２からの信号をディジタル信号に変換する
Ａ／Ｄ（アナログ／ディジタル）変換器５３とを備えて
いる。
【０００６】Ａ／Ｄ変換器５３で使用する下限基準電圧
（Ｖref-）は、黒補正値記憶部５４からのデータをＤ／
Ａ（ディジタル／アナログ）変換器５５でアナログ信号
に変換することにより得られ、Ａ／Ｄ変換器５３で使用
する上限基準電圧（Ｖref+）は、白補正値記憶部５６か
らのデータをＤ／Ａ（ディジタル／アナログ）変換器５
７でアナログ信号に変換することにより得られる。
（Ｖref-）は、黒補正値記憶部５４からのデータをＤ／
Ａ（ディジタル／アナログ）変換器５５でアナログ信号
に変換することにより得られ、Ａ／Ｄ変換器５３で使用
する上限基準電圧（Ｖref+）は、白補正値記憶部５６か
らのデータをＤ／Ａ（ディジタル／アナログ）変換器５
７でアナログ信号に変換することにより得られる。
【０００７】ここで、黒補正値記憶部５４は、ラインセ
ンサー５１に光を照射しないときの各ＣＣＤからの出力
電圧（暗時出力電圧）をデータとして記憶しており、白
補正値記憶部５６は、ラインセンサー５１に白板からの
反射光を照射したときの各ＣＣＤからの出力電圧値（明
時出力電圧）をデータとして記憶している。
ンサー５１に光を照射しないときの各ＣＣＤからの出力
電圧（暗時出力電圧）をデータとして記憶しており、白
補正値記憶部５６は、ラインセンサー５１に白板からの
反射光を照射したときの各ＣＣＤからの出力電圧値（明
時出力電圧）をデータとして記憶している。
【０００８】Ａ／Ｄ変換器５３の一例として、ＣＣＤか
らなるラインセンサー５１に対応できる高速な変換が可
能なフラッシュ型Ａ／Ｄ変換器の基本構成を図６に示
す。
らなるラインセンサー５１に対応できる高速な変換が可
能なフラッシュ型Ａ／Ｄ変換器の基本構成を図６に示
す。
【０００９】フラッシュ型Ａ／Ｄ変換器では、上記のＶ
ref+とＶref-との電位差を抵抗６１…で分割することに
より得られた電圧と、入力信号（Ｖin）とをコンパレー
ター６２…で比較している。そして、コンパレーター６
２…の出力をアンド回路６３…介してエンコーダー６４
で処理することにより、ディジタル出力を得ている。
ref+とＶref-との電位差を抵抗６１…で分割することに
より得られた電圧と、入力信号（Ｖin）とをコンパレー
ター６２…で比較している。そして、コンパレーター６
２…の出力をアンド回路６３…介してエンコーダー６４
で処理することにより、ディジタル出力を得ている。
【００１０】
【発明が解決しようとする課題】ところが、上記従来の
構成では、写真のような原稿５０を高品質に読み取りた
い場合、高分解能のＡ／Ｄ変換器５３が必要になる。こ
のため、信号処理回路の価格がアップするという問題点
を有している。
構成では、写真のような原稿５０を高品質に読み取りた
い場合、高分解能のＡ／Ｄ変換器５３が必要になる。こ
のため、信号処理回路の価格がアップするという問題点
を有している。
【００１１】さらに、Ａ／Ｄ変換器５３の分解能を高く
しようとすると、集積度が高くなるため入力容量が増加
し、これによりあまり高い周波数での動作が難しくな
る。また、Ｖref+とＶref-との電位差を分割する抵抗６
１…の抵抗値の精度を上げるためにトリミング処理が必
要になる。このため、１０ビットを越える分解能を実現
することは現実的には困難である。
しようとすると、集積度が高くなるため入力容量が増加
し、これによりあまり高い周波数での動作が難しくな
る。また、Ｖref+とＶref-との電位差を分割する抵抗６
１…の抵抗値の精度を上げるためにトリミング処理が必
要になる。このため、１０ビットを越える分解能を実現
することは現実的には困難である。
【００１２】この問題を解決するため、特開平３−１０
８８６７号公報に開示された画像読取装置では、イメー
ジセンサーに蓄積された信号を複数回読み出すようにし
ている。つまり、白補正値と黒補正値との間を複数の領
域に分け、各領域の上限、下限をそれぞれＶref+、Ｖre
f-に対応させ、各領域毎にＡ／Ｄ変換を行っている。こ
れによれば、分解能の低いＡ／Ｄ変換器を使用しても、
高分解能のＡ／Ｄ変換を実現できる。
８８６７号公報に開示された画像読取装置では、イメー
ジセンサーに蓄積された信号を複数回読み出すようにし
ている。つまり、白補正値と黒補正値との間を複数の領
域に分け、各領域の上限、下限をそれぞれＶref+、Ｖre
f-に対応させ、各領域毎にＡ／Ｄ変換を行っている。こ
れによれば、分解能の低いＡ／Ｄ変換器を使用しても、
高分解能のＡ／Ｄ変換を実現できる。
【００１３】しかしながら、この装置では、例えば、６
ビットの分解能を有するＡ／Ｄ変換器を使用して、８ビ
ットの分解能のＡ／Ｄ変換を行おうとすると、イメージ
センサーに蓄積された信号を４回読み出す必要がある。
このため、画像入力に要する時間が長くなってしまうと
いう新たな問題点を招来する。
ビットの分解能を有するＡ／Ｄ変換器を使用して、８ビ
ットの分解能のＡ／Ｄ変換を行おうとすると、イメージ
センサーに蓄積された信号を４回読み出す必要がある。
このため、画像入力に要する時間が長くなってしまうと
いう新たな問題点を招来する。
【００１４】
【課題を解決するための手段】請求項１の発明に係る信
号処理回路は、上記の課題を解決するために、直線状に
並んだ複数の受光素子からなるラインセンサーで原稿を
読み取ることにより得られたアナログ電圧をディジタル
データに変換し、出力する信号処理回路であって、アナ
ログ電圧をディジタルデータに変換する第１および第２
のＡ／Ｄ変換器と、第１のＡ／Ｄ変換器の下限基準電圧
および上限基準電圧を設定する第１の基準電圧設定手段
と、第１のＡ／Ｄ変換器で得られたディジタルデータを
記憶するデータ記憶部と、データ記憶部に記憶されたデ
ィジタルデータに対応した電圧より低く、かつ、第１の
基準電圧設定手段により設定された下限基準電圧よりも
高い電圧に第２のＡ／Ｄ変換器の下限基準電圧を設定
し、データ記憶部に記憶されたディジタルデータに対応
した電圧より高く、かつ、第１の基準電圧設定手段によ
り設定された上限基準電圧よりも低い電圧に第２のＡ／
Ｄ変換器の上限基準電圧を設定する第２の基準電圧設定
手段とが設けられており、第２のＡ／Ｄ変換器で得られ
たディジタルデータを出力することを特徴としている。
号処理回路は、上記の課題を解決するために、直線状に
並んだ複数の受光素子からなるラインセンサーで原稿を
読み取ることにより得られたアナログ電圧をディジタル
データに変換し、出力する信号処理回路であって、アナ
ログ電圧をディジタルデータに変換する第１および第２
のＡ／Ｄ変換器と、第１のＡ／Ｄ変換器の下限基準電圧
および上限基準電圧を設定する第１の基準電圧設定手段
と、第１のＡ／Ｄ変換器で得られたディジタルデータを
記憶するデータ記憶部と、データ記憶部に記憶されたデ
ィジタルデータに対応した電圧より低く、かつ、第１の
基準電圧設定手段により設定された下限基準電圧よりも
高い電圧に第２のＡ／Ｄ変換器の下限基準電圧を設定
し、データ記憶部に記憶されたディジタルデータに対応
した電圧より高く、かつ、第１の基準電圧設定手段によ
り設定された上限基準電圧よりも低い電圧に第２のＡ／
Ｄ変換器の上限基準電圧を設定する第２の基準電圧設定
手段とが設けられており、第２のＡ／Ｄ変換器で得られ
たディジタルデータを出力することを特徴としている。
【００１５】請求項２の発明に係る信号処理回路は、上
記の課題を解決するために、請求項１の信号処理回路で
あって、第２のＡ／Ｄ変換器がエラーを発生したとき、
第１のＡ／Ｄ変換器で得られたディジタルデータを選択
し、出力するマルチプレクサーが設けられていることを
特徴としている。
記の課題を解決するために、請求項１の信号処理回路で
あって、第２のＡ／Ｄ変換器がエラーを発生したとき、
第１のＡ／Ｄ変換器で得られたディジタルデータを選択
し、出力するマルチプレクサーが設けられていることを
特徴としている。
【００１６】請求項３の発明に係る信号処理回路は、上
記の課題を解決するために、請求項１の信号処理回路で
あって、第１および第２のＡ／Ｄ変換器は共用されてお
り、Ａ／Ｄ変換器の下限基準電圧および上限基準電圧を
第１または第２の基準電圧設定手段で設定された電圧に
切り替えるスイッチ回路が設けられていることを特徴と
している。
記の課題を解決するために、請求項１の信号処理回路で
あって、第１および第２のＡ／Ｄ変換器は共用されてお
り、Ａ／Ｄ変換器の下限基準電圧および上限基準電圧を
第１または第２の基準電圧設定手段で設定された電圧に
切り替えるスイッチ回路が設けられていることを特徴と
している。
【００１７】
【作用】請求項１の構成によれば、第１の基準電圧設定
手段は第１のＡ／Ｄ変換器の下限基準電圧および上限基
準電圧を設定する。この設定の下で、第１のＡ／Ｄ変換
器はラインセンサーからのアナログ電圧をディジタルデ
ータに変換する。データ記憶部はそのディジタルデータ
を記憶する。第２の基準電圧設定手段は、データ記憶部
に記憶されたディジタルデータに対応した電圧より低
く、かつ、第１の基準電圧設定手段により設定された下
限基準電圧よりも高い電圧に第２のＡ／Ｄ変換器の下限
基準電圧を設定し、データ記憶部に記憶されたディジタ
ルデータに対応した電圧より高く、かつ、第１の基準電
圧設定手段により設定された上限基準電圧よりも低い電
圧に第２のＡ／Ｄ変換器の上限基準電圧を設定する。し
たがって、第２のＡ／Ｄ変換器における下限基準電圧か
ら上限基準電圧までの電圧範囲は、第１のＡ／Ｄ変換器
におけるその電圧範囲よりも小さくなる。この設定の下
で、第２のＡ／Ｄ変換器はラインセンサーからのアナロ
グ電圧をディジタルデータに変換する。このため、第１
および第２のＡ／Ｄ変換器に同じ分解能を有するＡ／Ｄ
変換器を用いても、第２のＡ／Ｄ変換器では、第１のＡ
／Ｄ変換器よりも高い分解能が得られる。これにより、
低コストで高分解能の信号処理回路を実現できる。しか
も、ディジタルデータに対応した電圧の付近だけを高分
解能で読み取っているので、高速処理を実現できる。
手段は第１のＡ／Ｄ変換器の下限基準電圧および上限基
準電圧を設定する。この設定の下で、第１のＡ／Ｄ変換
器はラインセンサーからのアナログ電圧をディジタルデ
ータに変換する。データ記憶部はそのディジタルデータ
を記憶する。第２の基準電圧設定手段は、データ記憶部
に記憶されたディジタルデータに対応した電圧より低
く、かつ、第１の基準電圧設定手段により設定された下
限基準電圧よりも高い電圧に第２のＡ／Ｄ変換器の下限
基準電圧を設定し、データ記憶部に記憶されたディジタ
ルデータに対応した電圧より高く、かつ、第１の基準電
圧設定手段により設定された上限基準電圧よりも低い電
圧に第２のＡ／Ｄ変換器の上限基準電圧を設定する。し
たがって、第２のＡ／Ｄ変換器における下限基準電圧か
ら上限基準電圧までの電圧範囲は、第１のＡ／Ｄ変換器
におけるその電圧範囲よりも小さくなる。この設定の下
で、第２のＡ／Ｄ変換器はラインセンサーからのアナロ
グ電圧をディジタルデータに変換する。このため、第１
および第２のＡ／Ｄ変換器に同じ分解能を有するＡ／Ｄ
変換器を用いても、第２のＡ／Ｄ変換器では、第１のＡ
／Ｄ変換器よりも高い分解能が得られる。これにより、
低コストで高分解能の信号処理回路を実現できる。しか
も、ディジタルデータに対応した電圧の付近だけを高分
解能で読み取っているので、高速処理を実現できる。
【００１８】請求項２の構成によれば、請求項１の作用
に加え、第２のＡ／Ｄ変換器がオーバーフローまたはア
ンダーフロー等のエラーを発生した場合、マルチプレク
サーが第１のＡ／Ｄ変換器で得られたディジタルデータ
を選択し、出力する。これにより、仮に第２のＡ／Ｄ変
換器がエラーを発生しても、ディジタルデータが途切れ
ることがなくなる。
に加え、第２のＡ／Ｄ変換器がオーバーフローまたはア
ンダーフロー等のエラーを発生した場合、マルチプレク
サーが第１のＡ／Ｄ変換器で得られたディジタルデータ
を選択し、出力する。これにより、仮に第２のＡ／Ｄ変
換器がエラーを発生しても、ディジタルデータが途切れ
ることがなくなる。
【００１９】請求項３の構成によれば、請求項１の作用
に加え、Ａ／Ｄ変換器が１個になるので、信号処理回路
のコストをさらに下げることができる。
に加え、Ａ／Ｄ変換器が１個になるので、信号処理回路
のコストをさらに下げることができる。
【００２０】
【実施例】本発明の一実施例について図１および図２に
基づいて説明すれば、以下の通りである。
基づいて説明すれば、以下の通りである。
【００２１】本実施例の信号処理回路は、図１に示すよ
うに、ラインセンサー１からの微小な出力を増幅する増
幅部２と、増幅部２からの信号をディジタル信号に変換
するＡ／Ｄ変換系３と、増幅部２からの信号をＡ／Ｄ変
換系３よりも高分解能でディジタル信号に変換するＡ／
Ｄ変換系４と、Ａ／Ｄ変換系４にエラーが発生していな
いときＡ／Ｄ変換系４からのディジタル信号を出力し、
Ａ／Ｄ変換系４にエラーが発生したときＡ／Ｄ変換系３
からのディジタル信号を出力するマルチプレクサー５と
を備えている。
うに、ラインセンサー１からの微小な出力を増幅する増
幅部２と、増幅部２からの信号をディジタル信号に変換
するＡ／Ｄ変換系３と、増幅部２からの信号をＡ／Ｄ変
換系３よりも高分解能でディジタル信号に変換するＡ／
Ｄ変換系４と、Ａ／Ｄ変換系４にエラーが発生していな
いときＡ／Ｄ変換系４からのディジタル信号を出力し、
Ａ／Ｄ変換系４にエラーが発生したときＡ／Ｄ変換系３
からのディジタル信号を出力するマルチプレクサー５と
を備えている。
【００２２】Ａ／Ｄ変換系３は、黒補正値記憶部１１
と、黒補正値記憶部１１からのデータをＤ／Ａ変換する
Ｄ／Ａ変換器１２と、増幅部２の出力信号からＤ／Ａ変
換器１２からの出力信号を減算するアナログ減算回路１
３と、アナログ減算回路１３からの信号をＡ／Ｄ変換す
るＡ／Ｄ変換器１４（第１のＡ／Ｄ変換器）とを備えて
いる。
と、黒補正値記憶部１１からのデータをＤ／Ａ変換する
Ｄ／Ａ変換器１２と、増幅部２の出力信号からＤ／Ａ変
換器１２からの出力信号を減算するアナログ減算回路１
３と、アナログ減算回路１３からの信号をＡ／Ｄ変換す
るＡ／Ｄ変換器１４（第１のＡ／Ｄ変換器）とを備えて
いる。
【００２３】Ａ／Ｄ変換器１４で得られたＡ／Ｄ変換結
果は、後述するデータ記憶部２１に書き込まれ、データ
記憶部２１に記憶された１ライン分のＡ／Ｄ変換結果
が、次のラインのＡ／Ｄ変換に利用される。
果は、後述するデータ記憶部２１に書き込まれ、データ
記憶部２１に記憶された１ライン分のＡ／Ｄ変換結果
が、次のラインのＡ／Ｄ変換に利用される。
【００２４】Ａ／Ｄ変換系３は、さらに、白補正値記憶
部１５と、白補正値記憶部１５からのデータから黒補正
値記憶部１１からのデータを減算するディジタル減算回
路１６と、ディジタル減算回路１６からの出力信号をＤ
／Ａ変換するＤ／Ａ変換器１７とを備えている。
部１５と、白補正値記憶部１５からのデータから黒補正
値記憶部１１からのデータを減算するディジタル減算回
路１６と、ディジタル減算回路１６からの出力信号をＤ
／Ａ変換するＤ／Ａ変換器１７とを備えている。
【００２５】Ａ／Ｄ変換器１４の下限基準電圧（Ｖref
-）は、０Ｖ（グラウンド・レベル）に設定され、上限
基準電圧（Ｖref+）は、Ｄ／Ａ変換器１７からの出力電
圧に設定される。
-）は、０Ｖ（グラウンド・レベル）に設定され、上限
基準電圧（Ｖref+）は、Ｄ／Ａ変換器１７からの出力電
圧に設定される。
【００２６】なお、Ａ／Ｄ変換系３における、黒補正値
記憶部１１、白補正値記憶部１５、ディジタル減算回路
１６およびＤ／Ａ変換器１７は、第１の基準電圧設定手
段を構成する。
記憶部１１、白補正値記憶部１５、ディジタル減算回路
１６およびＤ／Ａ変換器１７は、第１の基準電圧設定手
段を構成する。
【００２７】Ａ／Ｄ変換系４は、ラインセンサー１で現
在読み取り中のラインの直前のラインのＡ／Ｄ変換結果
を記憶するデータ記憶部２１と、データ記憶部２１から
のデータから値Ｘ（後述する）を減算する減算回路２２
と、減算回路２２からのＤ／Ａ変換するＤ／Ａ変換器２
３と、上記Ａ／Ｄ変換系３のアナログ減算回路１３から
の出力信号をＡ／Ｄ変換するＡ／Ｄ変換器２４（第２の
Ａ／Ｄ変換器）と、Ａ／Ｄ変換器２４の出力信号と減算
回路２２からの出力信号とを加算するディジタル加算回
路２５とを備えている。
在読み取り中のラインの直前のラインのＡ／Ｄ変換結果
を記憶するデータ記憶部２１と、データ記憶部２１から
のデータから値Ｘ（後述する）を減算する減算回路２２
と、減算回路２２からのＤ／Ａ変換するＤ／Ａ変換器２
３と、上記Ａ／Ｄ変換系３のアナログ減算回路１３から
の出力信号をＡ／Ｄ変換するＡ／Ｄ変換器２４（第２の
Ａ／Ｄ変換器）と、Ａ／Ｄ変換器２４の出力信号と減算
回路２２からの出力信号とを加算するディジタル加算回
路２５とを備えている。
【００２８】上記のＡ／Ｄ変換器２４は、エラー発生時
にエラー信号を出力するようになっており、エラー信号
はマルチプレクサー５のセレクト端子に入力されてい
る。
にエラー信号を出力するようになっており、エラー信号
はマルチプレクサー５のセレクト端子に入力されてい
る。
【００２９】Ａ／Ｄ変換系４は、さらに、データ記憶部
２１からのデータに値Ｘを加算する加算回路２６と、加
算回路２６からのＤ／Ａ変換するＤ／Ａ変換器２７とを
備えている。
２１からのデータに値Ｘを加算する加算回路２６と、加
算回路２６からのＤ／Ａ変換するＤ／Ａ変換器２７とを
備えている。
【００３０】Ａ／Ｄ変換器２４の下限基準電圧（Ｖref
-）は、Ｄ／Ａ変換器２３からの出力電圧に設定され、
上限基準電圧（Ｖref+）は、Ｄ／Ａ変換器２７からの出
力電圧に設定される。
-）は、Ｄ／Ａ変換器２３からの出力電圧に設定され、
上限基準電圧（Ｖref+）は、Ｄ／Ａ変換器２７からの出
力電圧に設定される。
【００３１】なお、Ａ／Ｄ変換系４における、減算回路
２２、Ｄ／Ａ変換器２３、加算回路２６、Ｄ／Ａ変換器
２７は、第２の基準電圧設定手段を構成する。
２２、Ｄ／Ａ変換器２３、加算回路２６、Ｄ／Ａ変換器
２７は、第２の基準電圧設定手段を構成する。
【００３２】また、Ｄ／Ａ変換器２３、２７の参照入力
（ref)には、上記Ａ／Ｄ変換系３のＤ／Ａ変換器１７か
らの出力信号が印加されている。
（ref)には、上記Ａ／Ｄ変換系３のＤ／Ａ変換器１７か
らの出力信号が印加されている。
【００３３】上記の構成において、ラインセンサー１か
らの信号は増幅部２で増幅され、増幅部２からの出力信
号がアナログ減算回路１３に入力される。アナログ減算
回路１３では、増幅部２からの出力信号からＤ／Ａ変換
器１２からの出力信号が減算される。そして、アナログ
減算回路１３の出力信号が、Ａ／Ｄ変換系３のＡ／Ｄ変
換器１４と、Ａ／Ｄ変換系４のＡ／Ｄ変換器２４とに入
力され、Ａ／Ｄ変換が行われる。
らの信号は増幅部２で増幅され、増幅部２からの出力信
号がアナログ減算回路１３に入力される。アナログ減算
回路１３では、増幅部２からの出力信号からＤ／Ａ変換
器１２からの出力信号が減算される。そして、アナログ
減算回路１３の出力信号が、Ａ／Ｄ変換系３のＡ／Ｄ変
換器１４と、Ａ／Ｄ変換系４のＡ／Ｄ変換器２４とに入
力され、Ａ／Ｄ変換が行われる。
【００３４】増幅部２からの出力信号をｓ、黒補正値記
憶部１１からのデータをＢとすると、Ａ／Ｄ変換器１
４、２４に入力される信号は、ｓ−ｂとなる。ここで、
ｂは、Ｂに対応するアナログ値である。以下同様に、デ
ィジタルデータを大文字の英字で表し、それに対応する
アナログ値をその英字の小文字で表す。
憶部１１からのデータをＢとすると、Ａ／Ｄ変換器１
４、２４に入力される信号は、ｓ−ｂとなる。ここで、
ｂは、Ｂに対応するアナログ値である。以下同様に、デ
ィジタルデータを大文字の英字で表し、それに対応する
アナログ値をその英字の小文字で表す。
【００３５】白補正値記憶部１５からのデータをＷとす
ると、Ａ／Ｄ変換器１４では、Ｖref+＝ｗ−ｂ、Ｖref-
＝０となる。
ると、Ａ／Ｄ変換器１４では、Ｖref+＝ｗ−ｂ、Ｖref-
＝０となる。
【００３６】したがって、Ａ／Ｄ変換系３の出力、すな
わち、Ａ／Ｄ変換器１４の出力は、Ｓ−Ｂ−０＝Ｓ−Ｂ
になり、分解能は、ｎビットのＡ／Ｄ変換器１４の場
合、（ｗ−ｂ）／２n となる。
わち、Ａ／Ｄ変換器１４の出力は、Ｓ−Ｂ−０＝Ｓ−Ｂ
になり、分解能は、ｎビットのＡ／Ｄ変換器１４の場
合、（ｗ−ｂ）／２n となる。
【００３７】データ記憶部２１に記憶されている前ライ
ンのＡ／Ｄ変換結果を（Ｓ−Ｂ）’とすると、Ａ／Ｄ変
換器２４では、図２に示すように、Ｖref+＝（ｓ−
ｂ）’＋ｘ、Ｖref-＝（ｓ−ｂ）’−ｘとなる。以下同
様に、プライム記号（’）は、ラインセンサー１が現在
読み取り中のラインの直前のラインのＡ／Ｄ変換結果を
示す。
ンのＡ／Ｄ変換結果を（Ｓ−Ｂ）’とすると、Ａ／Ｄ変
換器２４では、図２に示すように、Ｖref+＝（ｓ−
ｂ）’＋ｘ、Ｖref-＝（ｓ−ｂ）’−ｘとなる。以下同
様に、プライム記号（’）は、ラインセンサー１が現在
読み取り中のラインの直前のラインのＡ／Ｄ変換結果を
示す。
【００３８】したがって、Ａ／Ｄ変換器２４の出力は、
Ｓ−Ｂ−（Ｓ−Ｂ）’＋Ｘになり、分解能は、ｎビット
のＡ／Ｄ変換器２４の場合、２ｘ／２n となる。それゆ
え、Ａ／Ｄ変換系４の出力、すなわち、ディジタル加算
回路２５の出力は、Ｓ−Ｂとなり、分解能は、２ｘ／２
n となる。
Ｓ−Ｂ−（Ｓ−Ｂ）’＋Ｘになり、分解能は、ｎビット
のＡ／Ｄ変換器２４の場合、２ｘ／２n となる。それゆ
え、Ａ／Ｄ変換系４の出力、すなわち、ディジタル加算
回路２５の出力は、Ｓ−Ｂとなり、分解能は、２ｘ／２
n となる。
【００３９】ところで、ラインセンサー１が現在読み取
り中のラインと、その前のラインとに相関がある場合、
値Ｘを、（Ｓ−Ｂ）’−Ｘ＜Ｓ−Ｂ＜（Ｓ−Ｂ）’＋Ｘ
を満足し、かつ、Ｓ−Ｂよりも充分小さい値に設定する
ことが可能である。この場合、上記のＡ／Ｄ変換系４の
分解能、２ｘ／２n は、Ａ／Ｄ変換系３の分解能、（ｗ
−ｂ）／２n よりも充分小さくなる。つまり、同じｎビ
ットの分解能を有するＡ／Ｄ変換器１４、２４を使用し
ても、Ａ／Ｄ変換系４では、Ａ／Ｄ変換系３よりも高分
解能のＡ／Ｄ変換結果を得ることができる。
り中のラインと、その前のラインとに相関がある場合、
値Ｘを、（Ｓ−Ｂ）’−Ｘ＜Ｓ−Ｂ＜（Ｓ−Ｂ）’＋Ｘ
を満足し、かつ、Ｓ−Ｂよりも充分小さい値に設定する
ことが可能である。この場合、上記のＡ／Ｄ変換系４の
分解能、２ｘ／２n は、Ａ／Ｄ変換系３の分解能、（ｗ
−ｂ）／２n よりも充分小さくなる。つまり、同じｎビ
ットの分解能を有するＡ／Ｄ変換器１４、２４を使用し
ても、Ａ／Ｄ変換系４では、Ａ／Ｄ変換系３よりも高分
解能のＡ／Ｄ変換結果を得ることができる。
【００４０】これにより、低コストで高分解能の信号処
理回路を実現できる。しかも、（ｓ−ｂ）’＋ｘから
（ｓ−ｂ）’−ｘまでの狭い電圧範囲だけを高分解能で
読み取っているので、高速処理を実現できる。
理回路を実現できる。しかも、（ｓ−ｂ）’＋ｘから
（ｓ−ｂ）’−ｘまでの狭い電圧範囲だけを高分解能で
読み取っているので、高速処理を実現できる。
【００４１】ただし、現在読み取り中のラインが真白
で、その前のラインが真黒であるような場合、つまり、
両ライン間の相関がほとんどない場合、（Ｓ−Ｂ）’−
Ｘ＜Ｓ−Ｂ＜（Ｓ−Ｂ）’＋Ｘが成り立たないことがあ
る。この場合、Ａ／Ｄ変換器２４はオーバーフローまた
はアンダーフローを起こし、正しいＡ／Ｄ変換結果が得
られない。
で、その前のラインが真黒であるような場合、つまり、
両ライン間の相関がほとんどない場合、（Ｓ−Ｂ）’−
Ｘ＜Ｓ−Ｂ＜（Ｓ−Ｂ）’＋Ｘが成り立たないことがあ
る。この場合、Ａ／Ｄ変換器２４はオーバーフローまた
はアンダーフローを起こし、正しいＡ／Ｄ変換結果が得
られない。
【００４２】しかしながら、本実施例の信号処理回路で
は、Ａ／Ｄ変換器２４がオーバーフローまたはアンダー
フローを起こしたとき、Ａ／Ｄ変換系３でのＡ／Ｄ変換
結果を選択し、出力するマルチプレクサー５を設けたの
で、両ライン間の相関がほとんどない場合においても、
通常の分解能、すなわち、（ｗ−ｂ）／２n のＡ／Ｄ変
換結果を得ることができる。
は、Ａ／Ｄ変換器２４がオーバーフローまたはアンダー
フローを起こしたとき、Ａ／Ｄ変換系３でのＡ／Ｄ変換
結果を選択し、出力するマルチプレクサー５を設けたの
で、両ライン間の相関がほとんどない場合においても、
通常の分解能、すなわち、（ｗ−ｂ）／２n のＡ／Ｄ変
換結果を得ることができる。
【００４３】しかも、Ａ／Ｄ変換器２４は、オーバーフ
ローまたはアンダーフローを起こしたとき、ライン毎で
はなく、ライン上の画素毎にエラー信号をマルチプレク
サー５に送るので、マルチプレクサー５は、Ａ／Ｄ変換
系３または４からのＡ／Ｄ変換結果を画素毎に選択し、
出力することができる。これにより、急激な明暗変化が
少ない通常の画像では、ほとんど全部の画素について高
分解能のＡ／Ｄ変換結果を得ることができる。
ローまたはアンダーフローを起こしたとき、ライン毎で
はなく、ライン上の画素毎にエラー信号をマルチプレク
サー５に送るので、マルチプレクサー５は、Ａ／Ｄ変換
系３または４からのＡ／Ｄ変換結果を画素毎に選択し、
出力することができる。これにより、急激な明暗変化が
少ない通常の画像では、ほとんど全部の画素について高
分解能のＡ／Ｄ変換結果を得ることができる。
【００４４】また、本実施例では、Ｄ／Ａ変換器２３、
２７の参照入力（ref)に、上記Ａ／Ｄ変換系３のＤ／Ａ
変換器１７の出力、ｗ−ｂを印加するようにしたので、
Ｄ／Ａ変換器２３、２７は、常にＷ−Ｂの全範囲にわた
ってＤ／Ａ変換を実行することができる。
２７の参照入力（ref)に、上記Ａ／Ｄ変換系３のＤ／Ａ
変換器１７の出力、ｗ−ｂを印加するようにしたので、
Ｄ／Ａ変換器２３、２７は、常にＷ−Ｂの全範囲にわた
ってＤ／Ａ変換を実行することができる。
【００４５】以上の実施例では、現在読み取り中のライ
ンの、直前のラインのＡ／Ｄ変換結果をデータ記憶部２
１に記憶させたが、必ずしも直前のラインである必要は
なく、現在読み取り中の画素の近傍にある画素部分であ
れば、どの画素のＡ／Ｄ変換結果をデータ記憶部２１に
記憶させてもかわまわない。
ンの、直前のラインのＡ／Ｄ変換結果をデータ記憶部２
１に記憶させたが、必ずしも直前のラインである必要は
なく、現在読み取り中の画素の近傍にある画素部分であ
れば、どの画素のＡ／Ｄ変換結果をデータ記憶部２１に
記憶させてもかわまわない。
【００４６】上記の信号処理回路において、具体的には
例えば、８ビットの分解能を有するＡ／Ｄ変換器１４、
２４を使用して、１０ビットの分解能を有するＡ／Ｄ変
換結果を得たい場合、次式を満足するように値Ｘを定め
ればよい。すなわち、 ２ｘ／２8 ＝（ｗ−ｂ）／２10＝ｒ／４ ここで、ｒは、Ａ／Ｄ変換器１４の分解能、すなわち、
（ｗ−ｂ）／２8 である。それゆえ、 ｘ＝（２8 ／２×４）ｒ＝３２ｒ を満足するように値Ｘを設定すればよい。
例えば、８ビットの分解能を有するＡ／Ｄ変換器１４、
２４を使用して、１０ビットの分解能を有するＡ／Ｄ変
換結果を得たい場合、次式を満足するように値Ｘを定め
ればよい。すなわち、 ２ｘ／２8 ＝（ｗ−ｂ）／２10＝ｒ／４ ここで、ｒは、Ａ／Ｄ変換器１４の分解能、すなわち、
（ｗ−ｂ）／２8 である。それゆえ、 ｘ＝（２8 ／２×４）ｒ＝３２ｒ を満足するように値Ｘを設定すればよい。
【００４７】なお、データ記憶部２１に記憶させるデー
タは、Ａ／Ｄ変換器２４の入力範囲を設定するための参
考値に過ぎないから、この例では、８ビットの精度で充
分である。８ビットにした場合、データ記憶部２１の出
力を１０ビットに拡張するために、下位に２ビットを追
加し、これを０とすればよい。Ａ／Ｄ変換器１４の出力
についても同様である。
タは、Ａ／Ｄ変換器２４の入力範囲を設定するための参
考値に過ぎないから、この例では、８ビットの精度で充
分である。８ビットにした場合、データ記憶部２１の出
力を１０ビットに拡張するために、下位に２ビットを追
加し、これを０とすればよい。Ａ／Ｄ変換器１４の出力
についても同様である。
【００４８】本発明の他の実施例について図３に基づい
て説明すれば、以下のとおりである。なお、説明の便宜
上、前記の実施例の図面に示した部材と同一の機能を有
する部材には、同一の符号を付記し、その説明を省略す
る。
て説明すれば、以下のとおりである。なお、説明の便宜
上、前記の実施例の図面に示した部材と同一の機能を有
する部材には、同一の符号を付記し、その説明を省略す
る。
【００４９】本実施例の信号処理回路は、Ａ／Ｄ変換器
１４、２４の代わりにＡ／Ｄ変換系３とＡ／Ｄ変換系４
とで共用されるＡ／Ｄ変換器３１（第１、第２のＡ／Ｄ
変換器）を設けた点、および、Ａ／Ｄ変換器３１の＋Ｖ
ref と−Ｖref とに印加する電圧を切り替えるスイッチ
回路３２を設けた点で、前記実施例とは異なっている。
なお、この変更に伴い、前記実施例のマルチプレクサー
５は不要になる。
１４、２４の代わりにＡ／Ｄ変換系３とＡ／Ｄ変換系４
とで共用されるＡ／Ｄ変換器３１（第１、第２のＡ／Ｄ
変換器）を設けた点、および、Ａ／Ｄ変換器３１の＋Ｖ
ref と−Ｖref とに印加する電圧を切り替えるスイッチ
回路３２を設けた点で、前記実施例とは異なっている。
なお、この変更に伴い、前記実施例のマルチプレクサー
５は不要になる。
【００５０】上記の構成において、ラインセンサー１か
らの信号は増幅部２で増幅され、増幅部２からの出力信
号がアナログ減算回路１３に入力される。アナログ減算
回路１３では、増幅部２からの出力信号からＤ／Ａ変換
器１２からの出力信号が減算される。そして、アナログ
減算回路１３の出力信号がＡ／Ｄ変換器３１に入力さ
れ、まず、Ａ／Ｄ変換系３による通常分解能のＡ／Ｄ変
換が１ラインについて行われ、次に、Ａ／Ｄ変換系４に
よる高分解能のＡ／Ｄ変換が同じラインについて行われ
る。
らの信号は増幅部２で増幅され、増幅部２からの出力信
号がアナログ減算回路１３に入力される。アナログ減算
回路１３では、増幅部２からの出力信号からＤ／Ａ変換
器１２からの出力信号が減算される。そして、アナログ
減算回路１３の出力信号がＡ／Ｄ変換器３１に入力さ
れ、まず、Ａ／Ｄ変換系３による通常分解能のＡ／Ｄ変
換が１ラインについて行われ、次に、Ａ／Ｄ変換系４に
よる高分解能のＡ／Ｄ変換が同じラインについて行われ
る。
【００５１】Ａ／Ｄ変換系３によるＡ／Ｄ変換が行われ
る場合、スイッチ回路３２が制御手段（図示されていな
い）によりＡ／Ｄ変換系３側に切り替えられる。これに
より、Ａ／Ｄ変換器３１の＋Ｖref 、−Ｖref は、それ
ぞれ、前記実施例と同様に、Ｄ／Ａ変換器１７からの出
力電圧（すなわち、ｗ−ｂ）、０Ｖ（グラウンド・レベ
ル）に設定される。
る場合、スイッチ回路３２が制御手段（図示されていな
い）によりＡ／Ｄ変換系３側に切り替えられる。これに
より、Ａ／Ｄ変換器３１の＋Ｖref 、−Ｖref は、それ
ぞれ、前記実施例と同様に、Ｄ／Ａ変換器１７からの出
力電圧（すなわち、ｗ−ｂ）、０Ｖ（グラウンド・レベ
ル）に設定される。
【００５２】したがって、Ａ／Ｄ変換系３の出力、すな
わち、Ａ／Ｄ変換器３１の出力は、前記実施例と同様
に、Ｓ−Ｂになり、分解能は、ｎビットのＡ／Ｄ変換器
３１の場合、（ｗ−ｂ）／２n となる。
わち、Ａ／Ｄ変換器３１の出力は、前記実施例と同様
に、Ｓ−Ｂになり、分解能は、ｎビットのＡ／Ｄ変換器
３１の場合、（ｗ−ｂ）／２n となる。
【００５３】このＡ／Ｄ変換結果は、データ記憶部２１
に書き込まれ、Ａ／Ｄ変換系４によるＡ／Ｄ変換時にデ
ータ記憶部２１から読み出される。
に書き込まれ、Ａ／Ｄ変換系４によるＡ／Ｄ変換時にデ
ータ記憶部２１から読み出される。
【００５４】Ａ／Ｄ変換系４によるＡ／Ｄ変換が行われ
る場合、スイッチ回路３２が制御手段によりＡ／Ｄ変換
系４側に切り替えられる。これにより、Ａ／Ｄ変換器３
１の＋Ｖref 、−Ｖref は、それぞれ、前記実施例と同
様に、Ｄ／Ａ変換器２７からの出力電圧（すなわち、
（ｓ−ｂ）’＋ｘ）、Ｄ／Ａ変換器２３からの出力電圧
（すなわち、（ｓ−ｂ）’−ｘ）に設定される。ここ
で、プライム記号（’）はＡ／Ｄ変換系３によるＡ／Ｄ
変換結果を示す。
る場合、スイッチ回路３２が制御手段によりＡ／Ｄ変換
系４側に切り替えられる。これにより、Ａ／Ｄ変換器３
１の＋Ｖref 、−Ｖref は、それぞれ、前記実施例と同
様に、Ｄ／Ａ変換器２７からの出力電圧（すなわち、
（ｓ−ｂ）’＋ｘ）、Ｄ／Ａ変換器２３からの出力電圧
（すなわち、（ｓ−ｂ）’−ｘ）に設定される。ここ
で、プライム記号（’）はＡ／Ｄ変換系３によるＡ／Ｄ
変換結果を示す。
【００５５】したがって、Ａ／Ｄ変換器３１の出力は、
前記実施例と同様に、Ｓ−Ｂ−（Ｓ−Ｂ）’＋Ｘにな
り、分解能は、ｎビットのＡ／Ｄ変換器２４の場合、２
ｘ／２n となる。それゆえ、Ａ／Ｄ変換系４の出力、す
なわち、ディジタル加算回路２５の出力は、Ｓ−Ｂとな
り、分解能は、２ｘ／２n となる。
前記実施例と同様に、Ｓ−Ｂ−（Ｓ−Ｂ）’＋Ｘにな
り、分解能は、ｎビットのＡ／Ｄ変換器２４の場合、２
ｘ／２n となる。それゆえ、Ａ／Ｄ変換系４の出力、す
なわち、ディジタル加算回路２５の出力は、Ｓ−Ｂとな
り、分解能は、２ｘ／２n となる。
【００５６】ところで、Ａ／Ｄ変換系３、４では、同じ
ラインのＡ／Ｄ変換を行っているので、値Ｘを、（Ｓ−
Ｂ）’−Ｘ＜Ｓ−Ｂ＜（Ｓ−Ｂ）’＋Ｘを満足し、か
つ、Ｓ−Ｂよりも小さい値に常に設定することができ
る。したがって、上記のＡ／Ｄ変換系４の分解能、２ｘ
／２n は、Ａ／Ｄ変換系３の分解能、（ｗ−ｂ）／２n
よりも充分小さくなる。つまり、同じｎビットの分解能
を有するＡ／Ｄ変換器１４、２４を使用しても、Ａ／Ｄ
変換系４では、Ａ／Ｄ変換系３よりも高分解能のＡ／Ｄ
変換結果を得ることができる。
ラインのＡ／Ｄ変換を行っているので、値Ｘを、（Ｓ−
Ｂ）’−Ｘ＜Ｓ−Ｂ＜（Ｓ−Ｂ）’＋Ｘを満足し、か
つ、Ｓ−Ｂよりも小さい値に常に設定することができ
る。したがって、上記のＡ／Ｄ変換系４の分解能、２ｘ
／２n は、Ａ／Ｄ変換系３の分解能、（ｗ−ｂ）／２n
よりも充分小さくなる。つまり、同じｎビットの分解能
を有するＡ／Ｄ変換器１４、２４を使用しても、Ａ／Ｄ
変換系４では、Ａ／Ｄ変換系３よりも高分解能のＡ／Ｄ
変換結果を得ることができる。
【００５７】しかも、値Ｘを、前記実施例と比較して、
はるかに小さい値に設定することが可能であるので、前
記実施例よりも高分解能を実現できる。
はるかに小さい値に設定することが可能であるので、前
記実施例よりも高分解能を実現できる。
【００５８】さらに、Ａ／Ｄ変換系３とＡ／Ｄ変換系４
とでＡ／Ｄ変換器３１を共用する構成であるので、信号
処理回路のコストを、前記実施例よりもさらに下げるこ
とができる。
とでＡ／Ｄ変換器３１を共用する構成であるので、信号
処理回路のコストを、前記実施例よりもさらに下げるこ
とができる。
【００５９】
【発明の効果】請求項１の発明に係る信号処理回路は、
以上のように、アナログ電圧をディジタルデータに変換
する第１および第２のＡ／Ｄ変換器と、第１のＡ／Ｄ変
換器の下限基準電圧および上限基準電圧を設定する第１
の基準電圧設定手段と、第１のＡ／Ｄ変換器で得られた
ディジタルデータを記憶するデータ記憶部と、データ記
憶部に記憶されたディジタルデータに対応した電圧より
低く、かつ、第１の基準電圧設定手段により設定された
下限基準電圧よりも高い電圧に第２のＡ／Ｄ変換器の下
限基準電圧を設定し、データ記憶部に記憶されたディジ
タルデータに対応した電圧より高く、かつ、第１の基準
電圧設定手段により設定された上限基準電圧よりも低い
電圧に第２のＡ／Ｄ変換器の上限基準電圧を設定する第
２の基準電圧設定手段とが設けられており、第２のＡ／
Ｄ変換器で得られたディジタルデータを出力する構成で
ある。
以上のように、アナログ電圧をディジタルデータに変換
する第１および第２のＡ／Ｄ変換器と、第１のＡ／Ｄ変
換器の下限基準電圧および上限基準電圧を設定する第１
の基準電圧設定手段と、第１のＡ／Ｄ変換器で得られた
ディジタルデータを記憶するデータ記憶部と、データ記
憶部に記憶されたディジタルデータに対応した電圧より
低く、かつ、第１の基準電圧設定手段により設定された
下限基準電圧よりも高い電圧に第２のＡ／Ｄ変換器の下
限基準電圧を設定し、データ記憶部に記憶されたディジ
タルデータに対応した電圧より高く、かつ、第１の基準
電圧設定手段により設定された上限基準電圧よりも低い
電圧に第２のＡ／Ｄ変換器の上限基準電圧を設定する第
２の基準電圧設定手段とが設けられており、第２のＡ／
Ｄ変換器で得られたディジタルデータを出力する構成で
ある。
【００６０】これによれば、第１および第２のＡ／Ｄ変
換器に同じ分解能を有するＡ／Ｄ変換器を用いても、第
２のＡ／Ｄ変換器では、第１のＡ／Ｄ変換器よりも高い
分解能が得られる。これにより、低コストで高分解能の
信号処理回路を実現できる。しかも、ディジタルデータ
に対応した電圧の付近だけを高分解能で読み取っている
ので、高速処理を実現できるという効果を奏する。
換器に同じ分解能を有するＡ／Ｄ変換器を用いても、第
２のＡ／Ｄ変換器では、第１のＡ／Ｄ変換器よりも高い
分解能が得られる。これにより、低コストで高分解能の
信号処理回路を実現できる。しかも、ディジタルデータ
に対応した電圧の付近だけを高分解能で読み取っている
ので、高速処理を実現できるという効果を奏する。
【００６１】請求項２の発明に係る信号処理回路は、以
上のように、請求項１の信号処理回路であって、第２の
Ａ／Ｄ変換器がエラーを発生したとき、第１のＡ／Ｄ変
換器で得られたディジタルデータを選択し、出力するマ
ルチプレクサーが設けられている構成である。
上のように、請求項１の信号処理回路であって、第２の
Ａ／Ｄ変換器がエラーを発生したとき、第１のＡ／Ｄ変
換器で得られたディジタルデータを選択し、出力するマ
ルチプレクサーが設けられている構成である。
【００６２】これによれば、請求項１の効果に加え、第
２のＡ／Ｄ変換器がオーバーフローまたはアンダーフロ
ー等のエラーを発生した場合、マルチプレクサーが第１
のＡ／Ｄ変換器で得られたディジタルデータを選択し、
出力する。これにより、仮に第２のＡ／Ｄ変換器がエラ
ーを発生しても、ディジタルデータが途切れることがな
くなるという効果を奏する。
２のＡ／Ｄ変換器がオーバーフローまたはアンダーフロ
ー等のエラーを発生した場合、マルチプレクサーが第１
のＡ／Ｄ変換器で得られたディジタルデータを選択し、
出力する。これにより、仮に第２のＡ／Ｄ変換器がエラ
ーを発生しても、ディジタルデータが途切れることがな
くなるという効果を奏する。
【００６３】請求項３の発明に係る信号処理回路は、以
上のように、請求項１の信号処理回路であって、第１お
よび第２のＡ／Ｄ変換器は共用されており、Ａ／Ｄ変換
器の下限基準電圧および上限基準電圧を第１または第２
の基準電圧設定手段で設定された電圧に切り替えるスイ
ッチ回路が設けられている構成である。
上のように、請求項１の信号処理回路であって、第１お
よび第２のＡ／Ｄ変換器は共用されており、Ａ／Ｄ変換
器の下限基準電圧および上限基準電圧を第１または第２
の基準電圧設定手段で設定された電圧に切り替えるスイ
ッチ回路が設けられている構成である。
【００６４】これによれば、請求項１の効果に加え、Ａ
／Ｄ変換器が１個になるので、信号処理回路のコストを
さらに下げることができるという効果を奏する。
／Ｄ変換器が１個になるので、信号処理回路のコストを
さらに下げることができるという効果を奏する。
【図１】本発明の一実施例を示すものであり、信号処理
回路の概略の構成を示すブロック図である。
回路の概略の構成を示すブロック図である。
【図２】図１の信号処理回路の動作を示す説明図であ
る。
る。
【図３】本発明の他の実施例を示すものであり、信号処
理回路の概略の構成を示すブロック図である。
理回路の概略の構成を示すブロック図である。
【図４】従来の画像入力装置を示す説明図である。
【図５】図４の画像入力装置に使用される信号処理回路
の概略の構成を示すブロック図である。
の概略の構成を示すブロック図である。
【図６】図５の信号処理回路におけるＡ／Ｄ変換器の一
例を示すものであり、フラッシュ型Ａ／Ｄ変換器の概略
の構成を示すブロック図である。
例を示すものであり、フラッシュ型Ａ／Ｄ変換器の概略
の構成を示すブロック図である。
５ マルチプレクサー １１ 黒補正値記憶部（第１の基準電圧設定手段） １４ Ａ／Ｄ変換器（第１のＡ／Ｄ変換器） １５ 白補正値記憶部（第１の基準電圧設定手段） １６ ディジタル減算回路（第１の基準電圧設定手
段） １７ Ｄ／Ａ変換器（第１の基準電圧設定手段） ２１ データ記憶部 ２２ 減算回路（第２の基準電圧設定手段） ２４ Ａ／Ｄ変換器（第２のＡ／Ｄ変換器） ２３ Ｄ／Ａ変換器（第２の基準電圧設定手段） ２６ 加算回路（第２の基準電圧設定手段） ２７ Ｄ／Ａ変換器（第２の基準電圧設定手段） ３１ Ａ／Ｄ変換器（第１、第２のＡ／Ｄ変換器） ３２ スイッチ回路
段） １７ Ｄ／Ａ変換器（第１の基準電圧設定手段） ２１ データ記憶部 ２２ 減算回路（第２の基準電圧設定手段） ２４ Ａ／Ｄ変換器（第２のＡ／Ｄ変換器） ２３ Ｄ／Ａ変換器（第２の基準電圧設定手段） ２６ 加算回路（第２の基準電圧設定手段） ２７ Ｄ／Ａ変換器（第２の基準電圧設定手段） ３１ Ａ／Ｄ変換器（第１、第２のＡ／Ｄ変換器） ３２ スイッチ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/40
Claims (3)
- 【請求項１】直線状に並んだ複数の受光素子からなるラ
インセンサーで原稿を読み取ることにより得られたアナ
ログ電圧をディジタルデータに変換し、出力する信号処
理回路であって、 アナログ電圧をディジタルデータに変換する第１および
第２のＡ／Ｄ変換器と、第１のＡ／Ｄ変換器の下限基準
電圧および上限基準電圧を設定する第１の基準電圧設定
手段と、第１のＡ／Ｄ変換器で得られたディジタルデー
タを記憶するデータ記憶部と、データ記憶部に記憶され
たディジタルデータに対応した電圧より低く、かつ、第
１の基準電圧設定手段により設定された下限基準電圧よ
りも高い電圧に第２のＡ／Ｄ変換器の下限基準電圧を設
定し、データ記憶部に記憶されたディジタルデータに対
応した電圧より高く、かつ、第１の基準電圧設定手段に
より設定された上限基準電圧よりも低い電圧に第２のＡ
／Ｄ変換器の上限基準電圧を設定する第２の基準電圧設
定手段とが設けられており、第２のＡ／Ｄ変換器で得ら
れたディジタルデータを出力することを特徴とする信号
処理回路。 - 【請求項２】第２のＡ／Ｄ変換器がエラーを発生したと
き、第１のＡ／Ｄ変換器で得られたディジタルデータを
選択し、出力するマルチプレクサーが設けられているこ
とを特徴とする請求項１記載の信号処理回路。 - 【請求項３】第１および第２のＡ／Ｄ変換器は共用され
ており、Ａ／Ｄ変換器の下限基準電圧および上限基準電
圧を第１または第２の基準電圧設定手段で設定された電
圧に切り替えるスイッチ回路が設けられていることを特
徴とする請求項１記載の信号処理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06140103A JP3091084B2 (ja) | 1994-06-22 | 1994-06-22 | 信号処理回路 |
| US08/440,483 US5606321A (en) | 1994-06-22 | 1995-05-12 | Signal-processing circuit |
| EP95108224A EP0689340B1 (en) | 1994-06-22 | 1995-05-29 | Signal-processing circuit |
| DE69518283T DE69518283T2 (de) | 1994-06-22 | 1995-05-29 | Signalverarbeitungsschaltkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06140103A JP3091084B2 (ja) | 1994-06-22 | 1994-06-22 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088745A true JPH088745A (ja) | 1996-01-12 |
| JP3091084B2 JP3091084B2 (ja) | 2000-09-25 |
Family
ID=15261017
Family Applications (1)
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