JPS6135751B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、MOS又はCCDなどの一次元又は二
次元に素子が配列されており各画素を個別の素子
で受光し、電気信号に変換するシリコンタイプイ
メージセンサの各素子毎の感度などの不均一性を
デイジタル的に補正する装置に関するものであ
る。

従来画像の撮像には電子管タイプのものがひろ
く利用されているが、近年、半導体技術の進歩に
伴ない固体のイメージセンサが耐久性、及び集積
度などの利点によつて実用段階に入つている。し
かし、これらのイメージセンサの特徴として一次
元又は二次元に配列された各素子が各画素を構成
し、その各素子が製造工程により必ずしも均一に
製造されないため暗電流及び感度に不均一性が現
われる欠点がある。一例として第１図に35素子の
一次元センサの出力信号例を示す。V₀（ｔ）は
各素子ｔに関する暗時出力であり、V₁（ｔ）は
同じく明時出力である。これは、各素子毎に、暗
電流及び明電流がまちまちであることを示す。第
２図に例としてt₁，t₂，t₃の３素子の入射光量Ｉ
と出力電圧Ｖの関係を示す。即ち、シリコンタイ
プのイメージセンサに於いては、ＩとＶの関係は
線型ではあるがＩ＝ｏ（入射光なし）の場合の出
力V₀（ｔ）、及び感度を示す傾きが各素子毎に異
なつている。このような出力信号をＡ／Ｄ変換器
を用いて例えば８ビツトのデイジタル信号に変換
し、信号処理を行う場合、可能なだけの情報を信
号から得るためには第３図に示すような構成をと
る必要がある。即ち、イメージセンサ２からの出
力信号は増巾器３、Ａ／Ｄ変換器４を介し、デイ
ジタル化されたのち、センサ補正装置１により補
正され、信号処理装置５で利用される。６は駆動
回路である。このセンサ補正装置の最も一般的な
構成は第４図に示すようなものである。ここでセ
ンサは例として2048素子CCDとする。センサ補
正装置１はメモリ装置１２から成る。メモリ装置
１２は2048個の補正テーブルの集まりと考えるこ
とができる。即ち、各センサ素子について、１つ
の補正テーブルが対応する。補正テーブルには
Ａ／Ｄ変換器４からのデイジタル信号（８ビツト
の値）に対する真のレベル値（８ビツト）が記憶
されており、デイジタル信号がアドレス母線１０
１に加えられることにより真の値が出力される。

各センサ素子は互いに異なる感度を持つている
可能性があるため、上記の補正テーブルは2048個
必要であり、各補正テーブルは現在アドレス母線
１０１に入力されている信号の元となつたセンサ
素子のアドレスを駆動回路６が与えることにより
選択される。補正テーブルが2048個あるため、補
正テーブル選択のためのアドレス母線１０２は11
ビツト必要である。補正結果は共通の出力線１０
３上に出力され、信号処理装置５に送られる。

以上の構成のセンサ補正装置の場合、各補正テ
ーブルは入力の８ビツトに対応して256バイトの
容量を持ち、これが2048個必要なため、全体とし
て512kバイトのメモリ装置１２が必要となる。
このように各々の素子の各々の値に対する補正値
をメモリ装置１２に持てば完全に信号を補正する
ことができる。しかしこのためには、2048素子の
イメージセンサの信号の補正のために４メガビツ
トの大容量のメモリ装置を必要とし、装置の価格
が異常に高くなる。

本発明の目的は補正精度を保つたままこのメモ
リ装置の容量を削減し安価なセンサ補正装置を提
供することにある。

本発明はイメージセンサの各素子の暗信号レベ
ルを記憶する暗信号メモリとセンサ出力をＡ／Ｄ
変換した出力から前記暗信号メモリの出力を減算
する減算回路と、各素子の感度を記憶する感度メ
モリと、前記感度メモリの出力及び前記減算回路
の出力によりアドレスされる補正メモリとから構
成されセンサ補正を実行するものである。

以下に本発明の動作を第５図の実施例を参照し
て説明する。例としては前述と同様2048素子の
CCDの場合を考える。また理解を容易にするた
めにこのCCDは各素子の暗時出力が帯域の５％
以下の値の不均一性を持ち、感度も同じく５％以
下の不均一性を持つとする。言いかえるとＡ／Ｄ
変換の出力は０〜255の値をとるが、25の５％は
12.75であるため、各素子の暗時出力V₀（ｔ）は
例えば０〜13の14通りの値しかとらない。このと
き飽和光量を与えた場合にも、各素子の、暗時出
力を含めた出力値が255を越えないようにするに
は、高々242（＝255−13）を光量に比例する出力
の最大値となるようにする。各素子の、飽和光量
に対する比例部分の出力値 V₂（ｔ）＝V₁（ｔ）−V₀（ｔ） …(1) は、やはり高々５％以内の不均一性を持つので、
229〜242の14通りの値しかとらない。暗信号メモ
リ１３は、各素子ｔに対するV₀（ｔ）を記憶し
ており、感度メモリ１５は第(2)式により与えられ
る、各素子ｔに対するV₂′（ｔ）は０〜13の値を
とる。これは各素子の感度の識別番号と考えるこ
とができる。そして、同じV₂′（ｔ）を持つ素子
はすべて同じ感度を持つので、感度は2048の全素
子に亘つて14通りのみ存在する。

V₂′（ｔ）＝V₂（ｔ）−229 …(2) 減算回路１４により、Ａ／Ｄ変換器の出力線１
０１のデータから暗信号メモリ１３の出力データ
を減算し、出力は信号線１４０に出力される。暗
信号メモリ１３のアドレスはCCDのスキヤンに
従つてアドレス母線１０２によりスキヤンされ
る。この結果暗電流の不均一性の補正が行われ
た。感度メモリ１５は同様にアドレス母線１０２
によりアクセスされ各素子の感度に対応して予め
測定され、格納されている感度の識別番号
V₂′（ｔ）が信号線１５０に出力される。感度は
14通りしかないので信号線１５０は４ビツト巾で
よい。補正メモリ１６は、信号線１４０及び１５
０の12ビツトの信号線をアドレス母線とするメモ
リであり、感度の識別番号の数だけの補正テーブ
ルから成ると考えられる。各補正テーブルは、信
号線１４０上の暗電流補正の行われた結果に対し
真の値を出力する256バイトのメモリであり、使
用される補正テーブルは４ビツトの感度の識別番
号V₂′（ｔ）により選択される。補正結果はデー
タ信号線１０３に出力される。この結果出力信号
は第４図の構成の場合とほとんど同様の精度の補
正結果となる。このとき使用されたメモリの容量
は暗信号メモリ１３に2048×４ビツト、感度メモ
リ１５に同じく2048×４ビツト、補正メモリ１６
に16×256×８ビツト、総計48キロビツトであ
り、第４図の構成に比較して約85分の１になつて
おり、大幅な削減効果が得られ、装置の価格を低
下させることができる。この場合減算回路が使用
されているが、減算回路の遅延時間はメモリアク
セスに比較して長いとは言えないので、時間特性
の劣化を伴なうこともない。また補正メモリ１６
の容量は上記では感度メモリ１５の出力４ビツト
のすべての16個の補正テーブルを持つように計算
しているが、実際には上例では０〜13の14の値し
か持たないので14×256×８ビツトでよく更に削
減することができる。

以上の実施例では暗信号の各素子毎の不均一性
を補正するために暗信号メモリと減算回路を構成
に含んでいるが、今後CCDなどの製造技術及び
駆動技術の進歩により暗信号の不均一性は無視で
きる程小さくなる可能性があり、その場合には上
記暗信号メモリ、減算回路を構成に含まずにセン
サ補正装置を構成することができる。その結果、
上の例の場合には更に８キロビツトのメモリの削
減が可能である。

【図面の簡単な説明】

第１図及び第２図は本発明により補正の対象と
なるイメージセンサの入射光量と出力信号の説明
図、第３図は本発明のイメージセンサ系における
位置づけの説明図、第４図は一般的なセンサ補正
位置の説明図、第５図は本発明の実施例である。 なお図において、１は本発明のセンサ補正装
置、２はイメージセンサ、３は増幅器、４はＡ／
Ｄ変換器、５は信号処理装置、６は駆動回路、１
３は暗信号メモリ、１４は減算回路、１５は感度
メモリ、１６は補正メモリである。

Claims (1)

1. 【特許請求の範囲】 １ 複数の素子から成るイメージセンサの各素子
   の感度をあらかじめ記憶する感度メモリと、前記
   イメージセンサ出力信号をＡ／Ｄ変換した出力信
   号および前記イメージセンサの各素子に対応して
   読み出される前記感度メモリ出力信号の両方によ
   りアドレスされた補正された信号を出力する補正
   メモリとから構成されセンサ補正を実行するセン
   サ補正装置。 ２ 複数の素子からなるイメージセンサの各素子
   の暗信号レベルをあらかじめ記憶する暗信号メモ
   リと、前記イメージセンサ出力信号をＡ／Ｄ変換
   した出力信号から前記イメージセンサの各素子に
   対応して読み出される前記暗信号メモリの出力信
   号を減算する減算回路と、各素子の感度をあらか
   じめ記憶する感度メモリと、前記感度メモリの出
   力信号および前記減算回路の出力信号の両方によ
   りアドレスされ補正された信号を出力する補正メ
   モリとから構成されセンサ補正を実行するセンサ
   補正装置。