JPH088258B2 - パターン形成方法 - Google Patents
パターン形成方法Info
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- JPH088258B2 JPH088258B2 JP3045910A JP4591091A JPH088258B2 JP H088258 B2 JPH088258 B2 JP H088258B2 JP 3045910 A JP3045910 A JP 3045910A JP 4591091 A JP4591091 A JP 4591091A JP H088258 B2 JPH088258 B2 JP H088258B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路を始めと
する各種の固体デバイスに適用できるパターン形成方法
であり、詳しくは段差を含む基板上へ薄膜を形成する工
程に関するものである。
する各種の固体デバイスに適用できるパターン形成方法
であり、詳しくは段差を含む基板上へ薄膜を形成する工
程に関するものである。
【０００２】
【従来の技術】半導体集積回路（ＬＳＩ）の製造は、端
的に言えば半導体基板上に薄膜を堆積し、これを加工
（エッチング）して薄膜パターンとする工程の繰り返し
から成る。例えば、第一の配線用金属薄膜を堆積し、リ
ソグラフィによりレジストパターンを形成した後レジス
トパターンをマスクに金属をエッチングし、次にＳｉＯ
2 等の絶縁膜を堆積し、同様にレジストパターンを介し
て絶縁膜に接続孔を形成する。この上にさらに第二の配
線金属薄膜パターンを形成して第一、第二の配線を接続
し、集積回路の積層配線を得る。
的に言えば半導体基板上に薄膜を堆積し、これを加工
（エッチング）して薄膜パターンとする工程の繰り返し
から成る。例えば、第一の配線用金属薄膜を堆積し、リ
ソグラフィによりレジストパターンを形成した後レジス
トパターンをマスクに金属をエッチングし、次にＳｉＯ
2 等の絶縁膜を堆積し、同様にレジストパターンを介し
て絶縁膜に接続孔を形成する。この上にさらに第二の配
線金属薄膜パターンを形成して第一、第二の配線を接続
し、集積回路の積層配線を得る。
【０００３】このような薄膜を堆積する方法としては、
大きく分けて３種類ある。化学的気相成長法、物理的気
相成長法、そして塗布法である。化学的気相成長法の代
表にはＳｉＯ2 形成が、物理的気相成長法の代表にはス
パッタによるメタル形成が、塗布法にはレジストやＳＯ
Ｇ形成があげられる。この中で、化学的気相成長法（Ｃ
ＶＤ法）はＳｉＯ2 、ＰＳＧ、ＢＰＳＧ、ＴＥＯＳ−Ｓ
ｉＯ2 などの配線間の絶縁膜を形成する主要な方法であ
り、ＬＳＩ製造にとって不可欠な技術となっている。こ
の方法では、シラン（ＳｉＨ4 ）等のＳｉを含むガスを
主成分として、熱やプラズマ放電のトリガーにより、気
相だけでなく基板表面でも反応を生じさせ、薄膜を得て
いる。従って、表面状態に敏感な膜形成法とも言える。
大きく分けて３種類ある。化学的気相成長法、物理的気
相成長法、そして塗布法である。化学的気相成長法の代
表にはＳｉＯ2 形成が、物理的気相成長法の代表にはス
パッタによるメタル形成が、塗布法にはレジストやＳＯ
Ｇ形成があげられる。この中で、化学的気相成長法（Ｃ
ＶＤ法）はＳｉＯ2 、ＰＳＧ、ＢＰＳＧ、ＴＥＯＳ−Ｓ
ｉＯ2 などの配線間の絶縁膜を形成する主要な方法であ
り、ＬＳＩ製造にとって不可欠な技術となっている。こ
の方法では、シラン（ＳｉＨ4 ）等のＳｉを含むガスを
主成分として、熱やプラズマ放電のトリガーにより、気
相だけでなく基板表面でも反応を生じさせ、薄膜を得て
いる。従って、表面状態に敏感な膜形成法とも言える。
【０００４】ＣＶＤ法による膜形成例を図４及び図５に
示す。図４は段差部に堆積した場合、図５は平坦部に堆
積した場合の模式図である。図のように、平坦部に比べ
て段差部での膜厚が少なくなる。この現象は同一基板上
でも生じてしまう。素子表面にはゲートや配線による段
差が必ずあり、平坦部との膜厚差が生じる結果、正確に
素子部での堆積膜厚を評価することが困難であった。そ
のため、加工であるエッチングを過度に行わなければな
らないため寸法制御を行うことが難しい、接続孔が完全
に開かないため接続不良を生じる、段差部膜厚を保証し
た場合平坦部膜厚が厚くなりすぎて膜剥がれを生じる等
の問題が発生していた。
示す。図４は段差部に堆積した場合、図５は平坦部に堆
積した場合の模式図である。図のように、平坦部に比べ
て段差部での膜厚が少なくなる。この現象は同一基板上
でも生じてしまう。素子表面にはゲートや配線による段
差が必ずあり、平坦部との膜厚差が生じる結果、正確に
素子部での堆積膜厚を評価することが困難であった。そ
のため、加工であるエッチングを過度に行わなければな
らないため寸法制御を行うことが難しい、接続孔が完全
に開かないため接続不良を生じる、段差部膜厚を保証し
た場合平坦部膜厚が厚くなりすぎて膜剥がれを生じる等
の問題が発生していた。
【０００５】
【発明が解決しようとする課題】集積回路の製造におい
て、ＣＶＤ法は絶縁膜形成に不可欠な技術であるが、平
坦部と段差部で堆積膜厚が異なる問題を生じていた。干
渉式膜厚計により膜厚測定して堆積量を管理できる領域
は平坦部のみであるため、多種類の段差部での正確な堆
積量を見積もることは非常に困難であった。膜厚を見積
もれなければ、寸法制御が出来ないだけでなく、接続不
良を生じ、製造歩留まりを低下させることになる。
て、ＣＶＤ法は絶縁膜形成に不可欠な技術であるが、平
坦部と段差部で堆積膜厚が異なる問題を生じていた。干
渉式膜厚計により膜厚測定して堆積量を管理できる領域
は平坦部のみであるため、多種類の段差部での正確な堆
積量を見積もることは非常に困難であった。膜厚を見積
もれなければ、寸法制御が出来ないだけでなく、接続不
良を生じ、製造歩留まりを低下させることになる。
【０００６】そこで、本発明の目的は、平坦部と段差部
でのＣＶＤ堆積膜厚を均等にする方法を提供することに
ある。具体的には、ＣＶＤ膜を堆積する前に基板をプラ
ズマ処理する方法を提供するものである。
でのＣＶＤ堆積膜厚を均等にする方法を提供することに
ある。具体的には、ＣＶＤ膜を堆積する前に基板をプラ
ズマ処理する方法を提供するものである。
【０００７】
【課題を解決するための手段】段差部と平坦部とで堆積
膜厚差が出るのは、表面積が異なるからである。これを
解決するには基板表面全体を細かく僅かに荒らして表面
積を大きくし、段差による表面積増の影響を実効的に小
さくすれば良い。理想的には平坦部と段差部上のみを荒
らし、段差側面は殆ど荒らさない方法が最も表面積差を
少なく出来る。そのためには、プラズマ処理が適してい
る。
膜厚差が出るのは、表面積が異なるからである。これを
解決するには基板表面全体を細かく僅かに荒らして表面
積を大きくし、段差による表面積増の影響を実効的に小
さくすれば良い。理想的には平坦部と段差部上のみを荒
らし、段差側面は殆ど荒らさない方法が最も表面積差を
少なく出来る。そのためには、プラズマ処理が適してい
る。
【０００８】即ち、本発明は、段差（２）を含む基板
（１）上に化学的気相成長法により膜形成する工程にお
いて、該膜形成を行う前に少なくとも前記基板（１）の
表面を荒らす工程を含むことを特徴とするパターン形成
方法としての構成を有するものであり、或いはまた、
（１）上に化学的気相成長法により膜形成する工程にお
いて、該膜形成を行う前に少なくとも前記基板（１）の
表面を荒らす工程を含むことを特徴とするパターン形成
方法としての構成を有するものであり、或いはまた、
【０００９】前記表面を荒らす工程を行う前に有機高分
子膜（４）を基板（１）上に形成することを特徴とする
パターン形成方法としての構成を有するものであり、或
いはまた、
子膜（４）を基板（１）上に形成することを特徴とする
パターン形成方法としての構成を有するものであり、或
いはまた、
【００１０】前記表面を荒らす工程としてプラズマ処理
（５）を含む工程を用いることを特徴としたパターン形
成方法としての構成を有するものである。
（５）を含む工程を用いることを特徴としたパターン形
成方法としての構成を有するものである。
【００１１】
【実施例】ＳｉＯ2 の段差（高さ０．５μｍ、幅０．６
μｍ、段差間０．７μｍ）上に、ＣＶＤ−ＳｉＯ2 膜を
堆積し、その膜厚をＳＥＭと干渉式膜厚計により求め
た。表１は処理の有無による段差部、平坦部の膜厚の比
較を示したものである。
μｍ、段差間０．７μｍ）上に、ＣＶＤ−ＳｉＯ2 膜を
堆積し、その膜厚をＳＥＭと干渉式膜厚計により求め
た。表１は処理の有無による段差部、平坦部の膜厚の比
較を示したものである。
【００１２】
【表１】
【００１３】段差部では平坦部のほぼ半分しか堆積しな
いことがわかる。処理あり（酸素プラズマ２分）の場合
には平坦部の膜厚のみが減少し、平坦部、段差部の膜厚
が同一になることがわかる。これは、プラズマ処理によ
り表面積が増大したことを物語っている。
いことがわかる。処理あり（酸素プラズマ２分）の場合
には平坦部の膜厚のみが減少し、平坦部、段差部の膜厚
が同一になることがわかる。これは、プラズマ処理によ
り表面積が増大したことを物語っている。
【００１４】一方、以下の３工程を経た平坦基板にＣＶ
Ｄ−ＳｉＯ2 膜を堆積し、その膜厚及び膜厚の面内均一
性を詳細に求めた。表２は３つの処理工程の違いによる
膜厚及び均一性の比較を示す。
Ｄ−ＳｉＯ2 膜を堆積し、その膜厚及び膜厚の面内均一
性を詳細に求めた。表２は３つの処理工程の違いによる
膜厚及び均一性の比較を示す。
【００１５】
【表２】
【００１６】プラズマ処理した２工程においては、両者
ともほぼ０．３μｍの膜厚になっているが、同じプラズ
マ処理でも有機高分子膜（市販のフォトレジストを使
用）を塗布した後プラズマ処理（有機高分子膜は２分で
除去されるため、基板を直接プラズマに曝した時間は２
分）した場合には、基板内の膜厚均一性が向上している
ことがわかる。有機高分子膜を塗布することにより高分
子膜からのカーボンが膜表面に残り、これが面荒れの程
度を左右するようになる。従って、面荒れの程度がプラ
ズマの均一性に影響されなくなり、均一性が向上したと
考えられる。従って、処理としては、有機高分子膜塗布
を経てプラズマ処理する方が好ましいことになる。図１
乃至図３は、この工程を示す図である。段差２のある基
板１上にフォトレジスト４を塗布する（図１）。次に、
図２の如く、市販のアッシング装置を用いて酸素プラズ
マ５によりフォトレジスト４を除去するとともに基板１
を酸素プラズマ５に曝す。この時基板１の表面を荒ら
す。６は荒らした表面を示す。そして、ＣＶＤ膜３を堆
積すれば良い（図３）。この時プラズマ処理後に洗浄工
程を入れても何等効果に影響はない。この方法により、
平坦部、段差部（段差上）の膜厚を同じにすることが出
来る。
ともほぼ０．３μｍの膜厚になっているが、同じプラズ
マ処理でも有機高分子膜（市販のフォトレジストを使
用）を塗布した後プラズマ処理（有機高分子膜は２分で
除去されるため、基板を直接プラズマに曝した時間は２
分）した場合には、基板内の膜厚均一性が向上している
ことがわかる。有機高分子膜を塗布することにより高分
子膜からのカーボンが膜表面に残り、これが面荒れの程
度を左右するようになる。従って、面荒れの程度がプラ
ズマの均一性に影響されなくなり、均一性が向上したと
考えられる。従って、処理としては、有機高分子膜塗布
を経てプラズマ処理する方が好ましいことになる。図１
乃至図３は、この工程を示す図である。段差２のある基
板１上にフォトレジスト４を塗布する（図１）。次に、
図２の如く、市販のアッシング装置を用いて酸素プラズ
マ５によりフォトレジスト４を除去するとともに基板１
を酸素プラズマ５に曝す。この時基板１の表面を荒ら
す。６は荒らした表面を示す。そして、ＣＶＤ膜３を堆
積すれば良い（図３）。この時プラズマ処理後に洗浄工
程を入れても何等効果に影響はない。この方法により、
平坦部、段差部（段差上）の膜厚を同じにすることが出
来る。
【００１７】本実施例では、等方的なプラズマ処理を用
いて、段差部、平坦部ともに均一に表面荒れを生じさせ
たが、上記の結果に示すようにＣＶＤ膜形成膜厚の段差
部と平坦部とでの均一化がかなり促進された。これを、
異方性プラズマ処理を用いて、段差部上部と平坦部のみ
を荒らせば、段差側壁の表面が荒れないので効果が大き
くなることは言うまでもない。以下本発明による方法を
具体的数値例に基づいて述べる。
いて、段差部、平坦部ともに均一に表面荒れを生じさせ
たが、上記の結果に示すようにＣＶＤ膜形成膜厚の段差
部と平坦部とでの均一化がかなり促進された。これを、
異方性プラズマ処理を用いて、段差部上部と平坦部のみ
を荒らせば、段差側壁の表面が荒れないので効果が大き
くなることは言うまでもない。以下本発明による方法を
具体的数値例に基づいて述べる。
【００１８】アルミニウム配線を有する基板上にプラズ
マＣＶＤにより０．１μｍ厚のＳｉＯ2 を堆積した後、
東京応化製フォトレジストＴＳＭＲ−Ｖ３を１．１８μ
ｍ塗布した。次に、東京応化製ＴＣＡ−２４００により
３００Ｗ、０2 ：１００ｃｃの条件で４分間プラズマ処
理した。有機アルカリ洗浄と水洗を経た後、３５０℃、
ＳｉＨ4 ：０．１リッター、Ｎ2 ：４０リッター、
Ｏ2 ：１．２毎分リッターの条件により基板上にＣＶＤ
−ＳｉＯ2 を１８分４０秒間（未処理平坦部で０．８μ
ｍ堆積される時間に相当する）堆積した。この時、平坦
部、段差部ともに０．５μｍ厚のＳｉＯ2 膜を得た。エ
ッチバック手法により平坦化した後再度同様の条件でＣ
ＶＤ−ＳｉＯ2 を積層し、接続孔の開孔、２層目アルミ
ニウム配線を形成した。本方法では、剥がれはなく、接
続孔数十万個の歩留まりほぼ１００％の２層配線構造を
得た。
マＣＶＤにより０．１μｍ厚のＳｉＯ2 を堆積した後、
東京応化製フォトレジストＴＳＭＲ−Ｖ３を１．１８μ
ｍ塗布した。次に、東京応化製ＴＣＡ−２４００により
３００Ｗ、０2 ：１００ｃｃの条件で４分間プラズマ処
理した。有機アルカリ洗浄と水洗を経た後、３５０℃、
ＳｉＨ4 ：０．１リッター、Ｎ2 ：４０リッター、
Ｏ2 ：１．２毎分リッターの条件により基板上にＣＶＤ
−ＳｉＯ2 を１８分４０秒間（未処理平坦部で０．８μ
ｍ堆積される時間に相当する）堆積した。この時、平坦
部、段差部ともに０．５μｍ厚のＳｉＯ2 膜を得た。エ
ッチバック手法により平坦化した後再度同様の条件でＣ
ＶＤ−ＳｉＯ2 を積層し、接続孔の開孔、２層目アルミ
ニウム配線を形成した。本方法では、剥がれはなく、接
続孔数十万個の歩留まりほぼ１００％の２層配線構造を
得た。
【００１９】尚、プラズマ処理については、表面を荒ら
すものであれば良く、ガスは酸素に限定されるものでは
なく、窒素やアルゴンでも同様の効果をあげることが出
来る。プラズマ処理に使用する装置についてもプラズマ
放電を生じさせるものであれば何等限定されることはな
い。また、本発明は、基板や有機高分子膜の種類、膜形
成条件についてもこれに限定されるものではないことは
勿論である。
すものであれば良く、ガスは酸素に限定されるものでは
なく、窒素やアルゴンでも同様の効果をあげることが出
来る。プラズマ処理に使用する装置についてもプラズマ
放電を生じさせるものであれば何等限定されることはな
い。また、本発明は、基板や有機高分子膜の種類、膜形
成条件についてもこれに限定されるものではないことは
勿論である。
【００２０】
【発明の効果】層間絶縁膜にＣＶＤ法を適用する場合、
平坦部と段差部（素子部）で膜厚が異なるために素子部
での膜厚が見積もれず、接続孔の形成不良、膜はがれ等
の問題を生じ、サブミクロンＬＳＩ製造の妨げとなって
いた。本発明である、ＣＶＤによる膜堆積前にプラズマ
処理もしくは有機高分子膜形成の後プラズマ処理する方
法により、上記問題を解決することが出来る。その結
果、高歩留まりのＬＳＩ製造を可能とすることが出来
る。
平坦部と段差部（素子部）で膜厚が異なるために素子部
での膜厚が見積もれず、接続孔の形成不良、膜はがれ等
の問題を生じ、サブミクロンＬＳＩ製造の妨げとなって
いた。本発明である、ＣＶＤによる膜堆積前にプラズマ
処理もしくは有機高分子膜形成の後プラズマ処理する方
法により、上記問題を解決することが出来る。その結
果、高歩留まりのＬＳＩ製造を可能とすることが出来
る。
【図１】段差のある基板上にフォトレジストを塗布した
工程図である。
工程図である。
【図２】酸素プラズマによりフォトレジストを除去後、
基板を酸素プラズマに曝す工程図である。
基板を酸素プラズマに曝す工程図である。
【図３】ＣＶＤ膜を堆積した工程図である。
【図４】従来の膜堆積後の状態を示す図（段差図に堆積
した場合）である。
した場合）である。
【図５】従来の膜堆積後の状態を示す図（平坦部に堆積
した場合）である。
した場合）である。
１ 基板 ２ 段差 ３ ＣＶＤ膜 ４ 高分子膜 ５ プラズマ放電 ６ 荒らした表面
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 21/88 Ｋ
Claims (3)
- 【請求項１】 段差を含む基板上に化学的気相成長法に
より膜形成する工程において、該膜形成を行う前に少な
くとも前記基板の表面を荒らす工程を含むことを特徴と
するパターン形成方法。 - 【請求項２】 前記表面を荒らす工程を行う前に有機高
分子膜を基板上に形成することを特徴とする請求項１記
載のパターン形成方法。 - 【請求項３】 前記表面を荒らす工程としてプラズマ処
理を含む工程を用いることを特徴とした請求項１記載の
パターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045910A JPH088258B2 (ja) | 1991-02-19 | 1991-02-19 | パターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045910A JPH088258B2 (ja) | 1991-02-19 | 1991-02-19 | パターン形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04264725A JPH04264725A (ja) | 1992-09-21 |
| JPH088258B2 true JPH088258B2 (ja) | 1996-01-29 |
Family
ID=12732402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3045910A Expired - Fee Related JPH088258B2 (ja) | 1991-02-19 | 1991-02-19 | パターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088258B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144849A (ja) * | 1984-12-19 | 1986-07-02 | Seiko Epson Corp | 半導体装置の製造方法 |
| US4629635A (en) * | 1984-03-16 | 1986-12-16 | Genus, Inc. | Process for depositing a low resistivity tungsten silicon composite film on a substrate |
| JPH0494539A (ja) * | 1990-08-10 | 1992-03-26 | Handotai Process Kenkyusho:Kk | 半導体装置の製造方法 |
-
1991
- 1991-02-19 JP JP3045910A patent/JPH088258B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4629635A (en) * | 1984-03-16 | 1986-12-16 | Genus, Inc. | Process for depositing a low resistivity tungsten silicon composite film on a substrate |
| JPS61144849A (ja) * | 1984-12-19 | 1986-07-02 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH0494539A (ja) * | 1990-08-10 | 1992-03-26 | Handotai Process Kenkyusho:Kk | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04264725A (ja) | 1992-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |