JPH087942B2 - ２値デ−タ検出回路 - Google Patents
２値デ−タ検出回路Info
- Publication number
- JPH087942B2 JPH087942B2 JP15210186A JP15210186A JPH087942B2 JP H087942 B2 JPH087942 B2 JP H087942B2 JP 15210186 A JP15210186 A JP 15210186A JP 15210186 A JP15210186 A JP 15210186A JP H087942 B2 JPH087942 B2 JP H087942B2
- Authority
- JP
- Japan
- Prior art keywords
- binary data
- count
- limit value
- output
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は連続した複数個の“1"及び“0"のビットで構
成されている２値データを検出する回路に関する。
成されている２値データを検出する回路に関する。
ビット“1"又はビット“0"の連続で表現された２値デ
ータの“1"を増加計数“0"を減少計数し、計数値が設定
された上限値及び下限値に達したときこれらを越える計
数を中止し、上限値及び下限値に対応するカウント出力
によって２値データを確定するようにしたもので、下限
値から上限値の間の中間値は出力に現われないので、２
値データ検出にヒステリシス特性が生じ、散発的に生じ
るエラービットに不感となる。
ータの“1"を増加計数“0"を減少計数し、計数値が設定
された上限値及び下限値に達したときこれらを越える計
数を中止し、上限値及び下限値に対応するカウント出力
によって２値データを確定するようにしたもので、下限
値から上限値の間の中間値は出力に現われないので、２
値データ検出にヒステリシス特性が生じ、散発的に生じ
るエラービットに不感となる。
２値データの各値の巾（時間軸方向）が連続した複数
個の“1"及び“0"で表わされることがある。例えばASK
（Amplitude Shift Keying）変調信号はこのような２値
データの例である。またオーディオPCMレコーダ等で、
例えば１ビットの頭出し用制御コード（スタートID）を
複数ブロックにわたって多重記録することがある。この
場合、再生の制御コードは、ビットの値に応じた“1"又
は“0"が多重ブロック数だけ並んだ２値データとなる。
個の“1"及び“0"で表わされることがある。例えばASK
（Amplitude Shift Keying）変調信号はこのような２値
データの例である。またオーディオPCMレコーダ等で、
例えば１ビットの頭出し用制御コード（スタートID）を
複数ブロックにわたって多重記録することがある。この
場合、再生の制御コードは、ビットの値に応じた“1"又
は“0"が多重ブロック数だけ並んだ２値データとなる。
このような２値データの検出回路は一般にコンパレー
タで構成され、設定されたスレッショールドレベル以下
のノイズを切捨てている。
タで構成され、設定されたスレッショールドレベル以下
のノイズを切捨てている。
コンパレータを用いる２値データ検出回路は、コンパ
レータのスレッショールドレベルを越えるノイズについ
ては除去能力が全くなく、ノイズ部分がエラービットと
なる。
レータのスレッショールドレベルを越えるノイズについ
ては除去能力が全くなく、ノイズ部分がエラービットと
なる。
本発明はこの問題にかんがみ、エラービットを完全に
無くすことを目的とする。
無くすことを目的とする。
連続した複数個の“1"及び“0"のビットで構成されて
いる入力データを検出する２値データ検出回路である。
ビット“1"を増加計数、ビット“0"を減少計数すると共
に、計数の上限値及び下限値が設定され、上限値及び下
限値を越える計数が禁止されているカウンタを具備して
いる。上限値及び下限値に対応するカウンタの出力に基
いて２値データを確定させる。
いる入力データを検出する２値データ検出回路である。
ビット“1"を増加計数、ビット“0"を減少計数すると共
に、計数の上限値及び下限値が設定され、上限値及び下
限値を越える計数が禁止されているカウンタを具備して
いる。上限値及び下限値に対応するカウンタの出力に基
いて２値データを確定させる。
下限値から上限値の間の中間値は検出出力に現われな
いので、２値データが一方の値から他方の値に遷移する
までにヒステリシスが生じる。従ってエラービットが生
じても、それによるカウント値変化がヒステリシスの巾
内であれば、出力に対しては不感であり、よってノイズ
を除去作用が得られる。
いので、２値データが一方の値から他方の値に遷移する
までにヒステリシスが生じる。従ってエラービットが生
じても、それによるカウント値変化がヒステリシスの巾
内であれば、出力に対しては不感であり、よってノイズ
を除去作用が得られる。
第１図は本発明の一実施例の２値データ検出回路の回
路図である。２値データは第２図に示すように、低レベ
ルがビット“0"の連続で構成され、高レベルがビット
“1"の連続で構成されている。この２値データは例えば
PCMオーディオ・テープレコーダの録再系を通って伝送
された多重書きの１ビット制御コードで、入力データと
して第１図のカウンタ１のアップ／ダウン入力U/Dに与
えられる。このカウンタ１のクロック入力CKにはデータ
のビット周期に対応するデータクロック（システムクロ
ック）が与えられる。従ってカウンタ１はビット“1"を
増加計数し、ビット“0"を減少計数する。
路図である。２値データは第２図に示すように、低レベ
ルがビット“0"の連続で構成され、高レベルがビット
“1"の連続で構成されている。この２値データは例えば
PCMオーディオ・テープレコーダの録再系を通って伝送
された多重書きの１ビット制御コードで、入力データと
して第１図のカウンタ１のアップ／ダウン入力U/Dに与
えられる。このカウンタ１のクロック入力CKにはデータ
のビット周期に対応するデータクロック（システムクロ
ック）が与えられる。従ってカウンタ１はビット“1"を
増加計数し、ビット“0"を減少計数する。
カウンタ１は例えば４ビットの出力01〜04を有してい
る。カウント値は第３図に示すように０〜ｎ（例えばｎ
＝４）に制限されている。即ち、入力データが“1"で増
加計数によりカウント値がｎに達すると出力01〜04を受
けるデコード回路２の出力がＨレベルとなる。このとき
入力データが引き続き“1"になっていると、デコード回
路２の出力と入力データとを受けるナンドゲート５の出
力がＬレベルとなり、負論理ノアゲート７を通ってＨレ
ベルの信号がカウンタ１のイネーブル入力▲▼に与
えられてカウント禁止となる。また入力データが“0"に
なると、ナンドゲート５の出力がＨレベルとなり、オア
ゲート７の出力がＬに反転してイネーブル▲▼がＬ
でカウント禁止が解除されるので、減数計数が行われ
る。
る。カウント値は第３図に示すように０〜ｎ（例えばｎ
＝４）に制限されている。即ち、入力データが“1"で増
加計数によりカウント値がｎに達すると出力01〜04を受
けるデコード回路２の出力がＨレベルとなる。このとき
入力データが引き続き“1"になっていると、デコード回
路２の出力と入力データとを受けるナンドゲート５の出
力がＬレベルとなり、負論理ノアゲート７を通ってＨレ
ベルの信号がカウンタ１のイネーブル入力▲▼に与
えられてカウント禁止となる。また入力データが“0"に
なると、ナンドゲート５の出力がＨレベルとなり、オア
ゲート７の出力がＬに反転してイネーブル▲▼がＬ
でカウント禁止が解除されるので、減数計数が行われ
る。
減数計数によってカウント値が０に達すると、計数出
力01〜04を受けるノアゲート３の出力がＬレベルにな
り、入力データが引き続き“0"であれば、オアゲート３
の出力と入力データとを受けるオアゲート６の出力もＬ
レベルとなり、更にこの出力によりオアゲート７の出力
がＨレベルとなって、カウント禁止状態となる。また入
力データが“1"になると、オアゲート６の出力がＨで、
オアゲート７の出力がＬに反転し、増加計数に転じる。
力01〜04を受けるノアゲート３の出力がＬレベルにな
り、入力データが引き続き“0"であれば、オアゲート３
の出力と入力データとを受けるオアゲート６の出力もＬ
レベルとなり、更にこの出力によりオアゲート７の出力
がＨレベルとなって、カウント禁止状態となる。また入
力データが“1"になると、オアゲート６の出力がＨで、
オアゲート７の出力がＬに反転し、増加計数に転じる。
上記デコード回路２の出力（カウント値ｎ）及びオア
ゲート３の出力（カウント値０）は、夫々SRフリップフ
ロップ４に導出され、カウント値がｎ又は０に達するご
とにフリップフロップ４が反転される。従ってフリップ
フロップ４のＱ出力から入力ビット列の“0"が続くとき
はＬレベルで、“1"が続くときはＨレベルの２値データ
が得られる。
ゲート３の出力（カウント値０）は、夫々SRフリップフ
ロップ４に導出され、カウント値がｎ又は０に達するご
とにフリップフロップ４が反転される。従ってフリップ
フロップ４のＱ出力から入力ビット列の“0"が続くとき
はＬレベルで、“1"が続くときはＨレベルの２値データ
が得られる。
カウント値０〜ｎの中間では、フリップフロップ４が
反転することはなく、増加計数又は減少計数が継続して
行われてカウント値が０又はｎに達しない限り、検出さ
れる２値データが反転しない。即ち、第３図に示すよう
にｎカウントのヒステリシスが与えられていて、カウン
ト値が０又はｎに達しない限り、２値データの反転が無
く、その間の散発的なエラービットは無視される。
反転することはなく、増加計数又は減少計数が継続して
行われてカウント値が０又はｎに達しない限り、検出さ
れる２値データが反転しない。即ち、第３図に示すよう
にｎカウントのヒステリシスが与えられていて、カウン
ト値が０又はｎに達しない限り、２値データの反転が無
く、その間の散発的なエラービットは無視される。
第４図により動作の一例を示すと、Ａは入力データで
あり、Ｂのデータクロックに対応した間隔の複数個の連
続したビット“0"及び“1"で構成されている。ｎ＝４の
ときのカウンタ１の計数値はＣのようになり、カウンタ
の０又は４カウントによって反転されるフリップフロッ
プ４の出力はＤのようになる。第４図Ｃ、Ｄから明らか
なように、ビット“1"又は“0"の加算又は減算が連続し
て行われて、計数値がヒステリシス巾を通過しない限
り、散発的なエラービットは無視される。
あり、Ｂのデータクロックに対応した間隔の複数個の連
続したビット“0"及び“1"で構成されている。ｎ＝４の
ときのカウンタ１の計数値はＣのようになり、カウンタ
の０又は４カウントによって反転されるフリップフロッ
プ４の出力はＤのようになる。第４図Ｃ、Ｄから明らか
なように、ビット“1"又は“0"の加算又は減算が連続し
て行われて、計数値がヒステリシス巾を通過しない限
り、散発的なエラービットは無視される。
第５図は第１図の回路と同等な機能を有するマイクロ
プロセッサのデータ処理手順を示すフローチャートであ
る。入力データのビットが“1"のときには、カウント値
がｎであるか否かを判定し、ｎであれば無処理（リター
ン）、ｎでなければカウントレジスタに１を加える。こ
こで再びカウント値がｎであるか否かを判定して、ｎで
なければリターンで、ｎになったら認識フラグを“1"に
セットする。このフラグにより、データ＝“1"の検定が
あった場合の処理動作が行われる。入力データのビット
が“0"のときも同様な検定が行われ、カウント値が０に
達していなければ−１の減算を行い、減算によって０に
達すると、認識フラグが“0"にセットされ、データ＝
“0"の処理動作が実行される。
プロセッサのデータ処理手順を示すフローチャートであ
る。入力データのビットが“1"のときには、カウント値
がｎであるか否かを判定し、ｎであれば無処理（リター
ン）、ｎでなければカウントレジスタに１を加える。こ
こで再びカウント値がｎであるか否かを判定して、ｎで
なければリターンで、ｎになったら認識フラグを“1"に
セットする。このフラグにより、データ＝“1"の検定が
あった場合の処理動作が行われる。入力データのビット
が“0"のときも同様な検定が行われ、カウント値が０に
達していなければ−１の減算を行い、減算によって０に
達すると、認識フラグが“0"にセットされ、データ＝
“0"の処理動作が実行される。
本発明は上述の如く、計数値の上限、下限が設定され
たカウンタでもって入力データの“1"及び“0"を夫々増
加計数、減少計数して、上限値、下限値のカウント出力
でもって２値データを確定する構成であるので、中間カ
ウント値が２値データの確定に影響を与えないヒステリ
シス特性が生じ、散発的に発生する不連続のエラービッ
トに対してデータ検出が不感となる。従って高信頼度の
２値データが得られる。
たカウンタでもって入力データの“1"及び“0"を夫々増
加計数、減少計数して、上限値、下限値のカウント出力
でもって２値データを確定する構成であるので、中間カ
ウント値が２値データの確定に影響を与えないヒステリ
シス特性が生じ、散発的に発生する不連続のエラービッ
トに対してデータ検出が不感となる。従って高信頼度の
２値データが得られる。
第１図は本発明の一実施例を示す２値データ検出回路の
回路図、第２図は入力データのタイムチャート、第３図
はデータ検出のヒステリシス特性図、第４図は動作の一
例を示すタイムチャート、第５図は第１図に対応する検
定アルゴリズムのデータ処理手順を示すフローチャート
である。 なお図面に用いた符号において、 １……カウンタ ２……カウント値ｎデコード回路 ３……オアゲート ４……RSフリップフロップ ５……ナンドゲート ６……オアゲート ７……負論理オアゲート である。
回路図、第２図は入力データのタイムチャート、第３図
はデータ検出のヒステリシス特性図、第４図は動作の一
例を示すタイムチャート、第５図は第１図に対応する検
定アルゴリズムのデータ処理手順を示すフローチャート
である。 なお図面に用いた符号において、 １……カウンタ ２……カウント値ｎデコード回路 ３……オアゲート ４……RSフリップフロップ ５……ナンドゲート ６……オアゲート ７……負論理オアゲート である。
Claims (1)
- 【請求項１】連続した複数個の“1"及び“0"のビットで
構成されている２値データを検出する回路であって、ビ
ット“1"を増加計数、ビット“0"を減少計数すると共
に、計数の上限値及び下限値が設定され、上限値及び下
限値を越える計数が禁止されているカウンタを具備し、
上限値及び下限値に対応するカウント出力により２値デ
ータを確定するようにした２値データ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15210186A JPH087942B2 (ja) | 1986-06-28 | 1986-06-28 | ２値デ−タ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15210186A JPH087942B2 (ja) | 1986-06-28 | 1986-06-28 | ２値デ−タ検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS639075A JPS639075A (ja) | 1988-01-14 |
| JPH087942B2 true JPH087942B2 (ja) | 1996-01-29 |
Family
ID=15533075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15210186A Expired - Fee Related JPH087942B2 (ja) | 1986-06-28 | 1986-06-28 | ２値デ−タ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087942B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105156850A (zh) * | 2015-09-16 | 2015-12-16 | 成都市顶钻科技有限公司 | 一种方便角度调节的显示屏 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774804B2 (ja) * | 1990-07-25 | 1995-08-09 | 株式会社消費科学研究所 | 布地類の押圧試験装置 |
| EP1535010A1 (en) | 2002-08-27 | 2005-06-01 | Ircon, Inc. | Apparatus and method of sensing the temperature of a molten metal vehicle |
-
1986
- 1986-06-28 JP JP15210186A patent/JPH087942B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105156850A (zh) * | 2015-09-16 | 2015-12-16 | 成都市顶钻科技有限公司 | 一种方便角度调节的显示屏 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS639075A (ja) | 1988-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0347934A3 (en) | Data recording and/or reproducing method and data recording medium | |
| JPS57176866A (en) | Encoder of binary signal | |
| US4747116A (en) | Sync signal detecting device | |
| EP0143005A2 (en) | Digital data converting methods and apparatus | |
| JPH0648582B2 (ja) | 光学的情報記録再生方法 | |
| JPH087942B2 (ja) | ２値デ−タ検出回路 | |
| KR0157296B1 (ko) | 디지탈 신호의 전송 방법 | |
| JPS5930217A (ja) | 誤り検出機能を有する復調器 | |
| JPH0381219B2 (ja) | ||
| KR100202098B1 (ko) | 2진 신호 평가 회로 | |
| JP3697809B2 (ja) | 信号検出回路 | |
| US5661846A (en) | Reversely reproducing apparatus for DVCR | |
| JPS6488964A (en) | Disk player device | |
| JPS5943860B2 (ja) | フレ−ム同期信号検出回路 | |
| JPH0522281B2 (ja) | ||
| SU594520A1 (ru) | Способ воспроизведени амплитудномодулированных двоичным кодом сигналов | |
| JPS6340384B2 (ja) | ||
| EP0216294B1 (en) | Method for writing data in optical recording medium | |
| JPS60144046A (ja) | フレ−ム同期回路 | |
| KR0144965B1 (ko) | 이.에프.엠.(efm)복조의 에러정정방법 | |
| JPS62134863A (ja) | 同期回路 | |
| JPS60195783A (ja) | デジタル復調装置 | |
| JPS648496B2 (ja) | ||
| JPS6337867A (ja) | 磁気媒体の信号読出判定回路装置 | |
| JPS60214141A (ja) | 復号回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |