JPH0879028A - チョッパ型コンパレータ - Google Patents

Abstract

(57)【要約】 【目的】 チョッパ型コンパレータを構成するＭＯＳ容
量等のプロセス変動等にともなうバラツキを補正し、そ
のオフセット誤差を低減する。 【構成】 その一方の電極に入力電圧Ｖｉ１又はＶｉ２
を選択的に受ける容量Ｃ１と、その入力端子が容量Ｃ１
の他方の電極に結合されるインバータＶ１と、インバー
タＶ１の入力端子及び出力端子間にスイッチ手段として
設けられるＭＯＳＦＥＴＭ１とを含む電圧比較回路ＶＣ
をその基本構成要素とするチョッパ型コンパレータＣＣ
ＭＰに、その一方の電極がスイッチＳ４及びＳ５を介し
てインバータＶ１の出力端子にそれぞれ結合される容量
Ｃ３及びＣ４と、その非反転入力端子＋及び反転入力端
子−が容量Ｃ３及びＣ４の一方の電極にそれぞれ結合さ
れる差動増幅回路ＤＡＭＰとを含みオフセット誤差を判
定するオフセット誤差判定回路ＯＳＤと、その一方の電
極がインバータＶ１の入力端子に結合されその他方の電
極にオフセット誤差判定回路ＯＳＤの出力信号Ｖｄを受
ける容量Ｃ２をそれぞれ含む１個又は複数個のオフセッ
ト補償回路ＯＳＣとを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はチョッパ型コンパレー
タに関し、例えば、逐次比較型Ａ／Ｄ（Ａｎａｌｏｇｕ
ｅ／Ｄｉｇｉｔａｌ）変換器に含まれるチョッパ型コン
パレータならびにそのオフセット誤差の低減に利用して
特に有効な技術に関する。

【０００２】

【従来の技術】図１０に例示されるように、その一方の
電極に入力電圧Ｖｉ１又はＶｉ２を選択的に受ける容量
Ｃ１と、その入力端子が容量Ｃ１の他方の電極に結合さ
れるインバータＶ１と、インバータＶ１の入力端子及び
出力端子間にスイッチ手段として設けられるＮチャンネ
ルＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジ
スタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート
型電界効果トランジスタの総称とする）Ｍ１とを含む電
圧比較回路ＶＣをその基本構成要素とするチョッパ型コ
ンパレータＣＣＭＰがある。また、このようなチョッパ
型コンパレータを含む逐次比較型Ａ／Ｄ変換器があり、
このような逐次比較型Ａ／Ｄ変換器を搭載した自動制御
用のシングルチップマイクロコンピュータがある。

【０００３】上記チョッパ型コンパレータＣＣＭＰで
は、ＭＯＳＦＥＴＭ１の寄生容量等に起因するオフセッ
ト誤差が生じ、このことが逐次比較型Ａ／Ｄ変換器の変
換精度を制約する原因となっている。これに対処するた
め、図１０に追加して示されるように、その一方の電極
がインバータＶ１の入力端子に結合されその他方の電極
にオフセット補償制御電圧Ｖｓを受ける容量Ｃ２を設け
ることで、チョッパ型コンパレータのオフセット誤差を
補正する方法が提案されている。

【０００４】チョッパ型コンパレータならびにそのオフ
セット誤差の補正方法については、例えば、１９８４年
５月発行の『電子通信学会論文誌』Ｖｏｌ．Ｊ６７−Ｃ
Ｎｏ．５ 第４４３頁〜第４５０頁に記載されてい
る。

【０００５】

【発明が解決しようとする課題】上記チョッパ型コンパ
レータにおいて、容量Ｃ２はＭＯＳ容量からなり、この
容量Ｃ２となるＭＯＳＦＥＴは、これを介してインバー
タＶ１の入力端子に伝達されるオフセット補償電圧Ｖｃ
の電位つまりオフセット補償量が電圧比較回路ＶＣのオ
フセット誤差と一致すべく所定のサイズで設計される。
しかし、自動制御システムの高性能化が進みＡ／Ｄ変換
器に要求される変換精度が高まるにしたがって、上記の
ような従来のチョッパ型コンパレータには次の問題点が
生じることが本願発明者等によって明らかとなった。す
なわち、従来のチョッパ型コンパレータでは、前述のよ
うに、ＭＯＳ容量Ｃ２が設計値や経験的に得られる所定
の条件をもって形成され、このＭＯＳ容量Ｃ２を介して
得られるオフセット補償量も固定化される。ところが、
半導体基板上に形成されるＭＯＳＦＥＴのサイズやその
容量等は、製造プロセスや加工精度等にともなうバラツ
キを呈し、このことがチョッパ型コンパレータのオフセ
ット誤差を残存させる原因となる。この結果、逐次比較
型Ａ／Ｄ変換器の変換精度が制限され、これによってマ
イクロコンピュータを含む自動制御システムの高性能化
が制約されるものである。

【０００６】この発明の目的は、チョッパ型コンパレー
タを構成するＭＯＳ容量のプロセス変動等にともなうバ
ラツキを補正し、チョッパ型コンパレータの最終的に残
存するオフセット誤差を低減することにある。この発明
の他の目的は、チョッパ型コンパレータを含む逐次比較
型Ａ／Ｄ変換器等の変換精度を高め、逐次比較型Ａ／Ｄ
変換器を含む自動制御システム等の高性能化を図ること
にある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、その一方の電極に第１又は第
２の入力電圧を選択的に受ける第１の容量手段と、その
入力端子が上記第１の容量手段の他方の電極に結合され
るインバータと、上記インバータの入力端子及び出力端
子間に設けられる第１のスイッチ手段とを含む電圧比較
回路をその基本構成要素とするチョッパ型コンパレータ
に、その一方の電極が第２及び第３のスイッチ手段を介
して上記インバータの出力端子にそれぞれ結合される第
２及び第３の容量手段と、その非反転及び反転入力端子
が上記第２及び第３の容量手段の一方の電極にそれぞれ
結合される差動増幅回路とを含みオフセット誤差を判定
するオフセット誤差判定回路と、その一方の電極が上記
インバータの入力端子に結合されその他方の電極に上記
オフセット誤差判定回路の実質的な出力信号を受ける第
４の容量手段をそれぞれ含む１個又は複数個のオフセッ
ト補償回路を設ける。

【０００９】

【作用】上記手段によれば、チョッパ型コンパレータの
電圧比較回路に残存するオフセット誤差をオフセット誤
差判定回路により自動的に判定できるとともに、このオ
フセット誤差に相当するオフセット補償電圧を連続的又
は離散的に生成し、第４の容量手段を介して電圧比較回
路に供給して、そのオフセット誤差を相殺することがで
きる。この結果、チョッパ型コンパレータのプロセス変
動等にともなうバラツキを補正し、そのオフセット誤差
を充分に低減できるため、チョッパ型コンパレータを含
む逐次比較型Ａ／Ｄ変換器等の変換精度を高め、逐次比
較型Ａ／Ｄ変換器を含む自動制御システム等の高性能化
を図ることができる。

【００１０】

【実施例】図１には、この発明が適用されたチョッパ型
コンパレータＣＣＭＰの第１の実施例の基本構成図が示
され、図２には、その一実施例の補償特性図が示されて
いる。これらの図をもとに、まず補償量連続方式を採る
チョッパ型コンパレータの基本的構成及び動作ならびに
その特徴について説明する。なお、この実施例のチョッ
パ型コンパレータＣＣＭＰは、特に制限されないが、逐
次比較型Ａ／Ｄ変換器に含まれ、この逐次比較型Ａ／Ｄ
変換器は、所定の自動制御システムの中心要素となるシ
ングルチップマイクロコンピュータに搭載される。図１
の各回路素子は、シングルチップマイクロコンピュータ
を構成する図示されない他の回路素子とともに、単結晶
シリコンのような１個の半導体基板上に形成される。

【００１１】図１において、チョッパ型コンパレータＣ
ＣＭＰは、電圧比較回路ＶＣを基本構成要素とし、この
電圧比較回路ＶＣは、所定の静電容量を有する容量Ｃ１
（第１の容量手段）を含む。電圧比較回路ＶＣを構成す
る容量Ｃ１の一方つまり左方の電極には、タイミング信
号Ｔ１がハイレベルとされることで選択的にオン状態と
されるスイッチＳ１を介して入力電圧Ｖｉ１（第１の入
力電圧）が選択的に供給され、タイミング信号Ｔ２がハ
イレベルとされることで選択的にオン状態とされるスイ
ッチＳ２を介して入力電圧Ｖｉ２（第２の入力電圧）が
選択的に供給される。なお、タイミング信号Ｔ１及びＴ
２は、同時にハイレベルとされることなく交互にハイレ
ベルとされ、これを受けてスイッチＳ１及びＳ２は、同
時にオン状態とされることなく交互にオン状態とされ
る。言うまでもなく、スイッチＳ１がオン状態とされる
とき容量Ｃ１の左方の電極には入力電圧Ｖｉ１が伝達さ
れ、スイッチＳ２がオン状態とされるとき入力電圧Ｖｉ
２が伝達される。

【００１２】電圧比較回路ＶＣを構成する容量Ｃ１の他
方つまり右方の電極は、インバータＶ１の入力端子に結
合される。このインバータＶ１の入力端子及び出力端子
間には、そのゲートにタイミング信号Ｔ３を受けるＮチ
ャンネルＭＯＳＦＥＴＭ１（第１のスイッチ手段）が設
けられる。また、インバータＶ１の出力信号は、チョッ
パ型コンパレータＣＣＭＰの出力信号ＳＯとして、逐次
比較型Ａ／Ｄ変換器の図示されない後段回路に供給され
る。なお、インバータＶ１は、所定の論理スレッショル
ドレベルＶｌｔを持つべく設計される。また、タイミン
グ信号Ｔ３は、上記タイミング信号Ｔ１がハイレベルと
されるほぼ中間において、言い換えるならば容量Ｃ１の
左方の電極にスイッチＳ１を介して入力電圧Ｖｉ１が伝
達される期間のほぼ中間において、一時的にハイレベル
とされる。

【００１３】タイミング信号Ｔ３がハイレベルとされる
とき、チョッパ型コンパレータＣＣＭＰの電圧比較回路
ＶＣでは、ＭＯＳＦＥＴＭ１がオン状態とされ、このＭ
ＯＳＦＥＴＭ１を介してインバータＶ１の入力端子及び
出力端子間が短絡される。このとき、容量Ｃ１の左方の
電極には、前述のように、スイッチＳ１を介して入力電
圧Ｖｉ１が供給される。したがって、インバータＶ１の
入力端子及び出力端子ならびに容量Ｃ１の右方の電極に
おける電位は、インバータＶ１の論理スレッショルドレ
ベルＶｌｔをもって同電位とされ、容量Ｃ１には、その
静電容量値をＣ１とし入力電圧Ｖｉ１の電位をＶｉ１と
するとき、 Ｑ１＝Ｃ１×（Ｖｉ１−Ｖｌｔ）・・・・・・・・・・・・・・・・（１） なる電荷Ｑ１が蓄積される。このように、タイミング信
号Ｔ１及びＴ３がハイレベルとされタイミング信号Ｔ２
がロウレベルとされるとき、電圧比較回路ＶＣはいわゆ
るサンプリングモードとされ、電圧比較回路ＶＣの容量
Ｃ１には、入力電圧Ｖｉ１の電位Ｖｉ１とインバータＶ
１の論理スレッショルドレベルＶｌｔとの差分に比例し
た電荷Ｑ１が蓄積されるものとなる。

【００１４】次に、タイミング信号Ｔ１及びＴ３がロウ
レベルとされタイミング信号Ｔ２がハイレベルとされる
と、チョッパ型コンパレータＣＣＭＰでは、ＭＯＳＦＥ
ＴＭ１がオフ状態となり、容量Ｃ１の左方の電極にはス
イッチＳ２を介して入力電圧Ｖｉ２が伝達される。この
ため、容量Ｃ１の左方の電極における電位は、入力電圧
Ｖｉ１及びＶｉ２の電位差分だけ変化し、これに応じて
その右方の電極つまりインバータＶ１の入力端子におけ
る電位が変化する。この結果、インバータＶ１つまりチ
ョッパ型コンパレータＣＣＭＰの出力信号ＳＯは、入力
電圧Ｖｉ２の電位が入力電圧Ｖｉ１より高いときにロウ
レベルとなり、低いときにハイレベルとなる。つまり、
タイミング信号Ｔ１及びＴ３がロウレベルとされタイミ
ング信号Ｔ２がハイレベルとされるとき、電圧比較回路
ＶＣはいわゆるデータ比較モードとされ、その出力信号
ＳＯは、入力電圧Ｖｉ２の電位が入力電圧Ｖｉ１より高
いことを条件に選択的にロウレベルとされる。

【００１５】ところで、電圧比較回路ＶＣを構成するＭ
ＯＳＦＥＴＭ１のゲート・ドレイン間には、比較的小さ
な寄生容量が存在する。このため、ＭＯＳＦＥＴＭ１が
オン状態とされるサンプリング時とオフ状態とされるデ
ータ比較時とでは、寄生容量等を介する電荷のフィール
ドスルーによってオフセットが発生し、特にデータ比較
時のインバータＶ１の入力端子における電位を低下させ
るべく作用して、チョッパ型コンパレータＣＣＭＰのオ
フセット誤差の原因となる。これに対処するため、この
実施例のチョッパ型コンパレータＣＣＭＰでは、所定の
オフセット補償制御電圧Ｖｓ及びタイミング信号Ｔ４を
受けるオフセット補償回路ＯＳＣが設けられ、電圧比較
回路ＶＣのオフセット誤差を相殺する方法が採られる。

【００１６】すなわち、オフセット補償回路ＯＳＣは、
チョッパ型コンパレータＣＣＭＰがデータ比較モードと
されタイミング信号Ｔ４がハイレベルとされるとき、オ
フセット補償制御電圧Ｖｓに応じたオフセット補償電圧
Ｖｃを生成し、電圧比較回路ＶＣを構成するインバータ
Ｖ１の入力端子に供給する。このオフセット補償電圧Ｖ
ｃは、データ比較時のインバータＶ１の入力端子におけ
る電位を高めるべく作用し、これによって電圧比較回路
ＶＣのオフセット誤差が相殺される。

【００１７】この実施例において、オフセット補償回路
ＯＳＣから電圧比較回路ＶＣを構成するインバータＶ１
の入力端子に供給されるオフセット補償電圧Ｖｃの電位
つまりオフセット補償量は、図２に示されるように、オ
フセット補償制御電圧Ｖｓに従って連続的かつ直線的に
変化する。また、オフセット補償制御電圧Ｖｓの電位
は、後述するように、例えば差動増幅回路を含むオフセ
ット誤差判定回路により自動的に電圧比較回路ＶＣのオ
フセット誤差に相当した値に設定される。したがって、
オフセット誤差の原因となるＭＯＳＦＥＴＭ１やオフセ
ット補償回路ＯＳＣを構成するＭＯＳ容量等の特性が製
造プロセスや加工精度等にともなうバラツキを呈する場
合でも、オフセット補償回路ＯＳＣによるオフセット補
償量は常に電圧比較回路ＶＣのオフセット誤差と同一値
に設定され、これによってチョッパ型コンパレータＣＣ
ＭＰのオフセット誤差が充分に低減される。

【００１８】図３には、この発明が適用されたチョッパ
型コンパレータＣＣＭＰの第１の実施例の回路図が示さ
れ、図４には、その一実施例の補償特性図が示されてい
る。これらの図をもとに、この実施例のチョッパ型コン
パレータの具体的構成及び動作ならびにその特徴につい
て説明する。なお、この実施例のチョッパ型コンパレー
タＣＣＭＰは、前記図１の基本構成に沿ったものとされ
るため、前記されないオフセット誤差判定回路ＯＳＤ及
びオフセット補償回路ＯＳＣの具体的部分についてのみ
説明を追加する。

【００１９】図３において、チョッパ型コンパレータＣ
ＣＭＰのオフセット誤差判定回路ＯＳＤは、差動増幅回
路ＤＡＭＰをその基本構成要素とする。差動増幅回路Ｄ
ＡＭＰの非反転入力端子＋は、タイミング信号Ｔ５がハ
イレベルとされることで選択的にオン状態とされるスイ
ッチＳ４（第２のスイッチ手段）を介して電圧比較回路
ＶＣを構成するインバータＶ１の出力端子に結合される
とともに、容量Ｃ３（第２の容量手段）を介して回路の
接地電位に結合される。また、差動増幅回路ＤＡＭＰの
反転入力端子−は、タイミング信号Ｔ６がハイレベルと
されることで選択的にオン状態とされるスイッチＳ５
（第３のスイッチ手段）を介してインバータＶ１の出力
端子に結合されるとともに、容量Ｃ４（第３の容量手
段）を介して回路の接地電位に結合される。差動増幅回
路ＤＡＭＰの出力電圧Ｖｄは、オフセット補償制御電圧
Ｖｓとしてオフセット補償回路ＯＳＣに供給される。

【００２０】この実施例において、タイミング信号Ｔ５
及びＴ６は、チョッパ型コンパレータＣＣＭＰが所定の
オフセット誤差判定モードとされるとき、順次一時的に
ハイレベルとされる。電圧比較回路ＶＣでは、タイミン
グ信号Ｔ５がハイレベルとされるとき、タイミング信号
Ｔ３がハイレベルとされ、ＭＯＳＦＥＴＭ１がオン状態
とされる。また、タイミング信号Ｔ６がハイレベルとさ
れるとき、タイミング信号Ｔ３はロウレベルとされ、Ｍ
ＯＳＦＥＴＭ１はオフ状態とされる。容量Ｃ１の左方の
電極には、チョッパ型コンパレータＣＣＭＰがオフセッ
ト誤差判定モードとされる間、例えば入力電圧Ｖｉ１と
して一定の電位が供給される。

【００２１】これらのことから、オフセット誤差判定回
路ＯＳＤを構成する容量Ｃ３には、ＭＯＳＦＥＴＭ１の
オン状態時すなわち電圧比較回路ＶＣのサンプリング時
におけるインバータＶ１の出力レベルつまりその論理ス
レッショルドレベルＶｌｔが入力され、容量Ｃ４には、
ＭＯＳＦＥＴＭ１のオフ状態時すなわち電圧比較回路Ｖ
Ｃのデータ比較時におけるインバータＶ１の出力レベル
が入力される。前述のように、電圧比較回路ＶＣが所定
のオフセット誤差判定モードでサンプリングモード又は
データ比較モードとされるとき、容量Ｃ１の左方の電極
には一定の電位が供給される。このため、データ比較モ
ードにおけるインバータＶ１の出力レベルは、電圧比較
回路ＶＣにオフセット誤差がない場合、インバータＶ１
の論理スレッショルドレベルＶｌｔそのものとなるが、
オフセット誤差がある場合、論理スレッショルドレベル
Ｖｌｔから電圧比較回路ＶＣのオフセット誤差分だけ変
化したレベルとなる。この結果、差動増幅回路ＤＡＭＰ
の出力電圧Ｖｄは、その増幅率をＧｄとし、電圧比較回
路ＶＣのオフセット誤差をＶｏとするとき、 Ｖｄ＝Ｇｄ×Ｖｏ となり、電圧比較回路ＶＣのオフセット誤差に比例する
ものとなる。

【００２２】次に、オフセット補償回路ＯＳＣは、Ｎチ
ャンネルＭＯＳＦＥＴからなる容量Ｃ２（第４の容量手
段）を含む。容量Ｃ２の一方つまり下方の電極は、電圧
比較回路ＶＣを構成するインバータＶ１の入力端子に結
合され、その他方つまり上方の電極は、タイミング信号
Ｔ４がハイレベルとされることで選択的にオン状態とさ
れるスイッチＳ３を介して上記オフセット誤差判定回路
ＯＳＤの出力端子Ｖｄに結合される。なお、タイミング
信号Ｔ４は、前記タイミング信号Ｔ２がハイレベルとさ
れる期間つまり電圧比較回路ＶＣがデータ比較モードと
される期間を包含すべく選択的にハイレベルとされる。
また、容量Ｃ２は、その静電容量値をＣ２としオフセッ
ト補償制御電圧Ｖｓの電位をＶｓとするとき、タイミン
グ信号Ｔ４がハイレベルとされスイッチＳ３がオン状態
とされることを条件に、 Ｑ２＝Ｃ２×Ｖｓ なる電荷Ｑ２を蓄えるが、この蓄積電荷Ｑ２は、電圧比
較回路ＶＣの容量Ｃ１等との間でチャージシェアされ、
これによってインバータＶ１の入力端子における電位が
オフセット補償電圧Ｖｃ分だけ押し上げられる。

【００２３】この実施例において、オフセット誤差判定
回路ＯＳＤを構成する差動増幅回路ＤＡＭＰの非反転入
力端子＋における電位Ｖ+ と反転入力端子−における電
位Ｖ- との間の差分Ｖ+ −Ｖ- は、図４の右上部に示さ
れるように、電圧比較回路ＶＣのオフセット誤差Ｖｏに
比例し、オフセット補償制御電圧Ｖｓつまり差動増幅回
路ＤＡＭＰの出力信号Ｖｄは、図４の左上部に示される
ように、差動増幅回路ＤＡＭＰの動作特性に沿って変化
する。したがって、図４の左下部に示されるように、オ
フセット補償回路ＯＳＣを構成する容量Ｃ２に差動増幅
回路ＤＡＭＰとは対称的な動作特性を持たせることで、
オフセット補償電圧Ｖｃと電圧比較回路ＶＣのオフセッ
ト誤差Ｖｏとを一致させ、相殺することができる。この
結果、チョッパ型コンパレータＣＣＭＰのプロセス変動
等にともなうバラツキを補正し、そのオフセット誤差を
充分に低減できるため、チョッパ型コンパレータＣＣＭ
Ｐを含む逐次比較型Ａ／Ｄ変換器の変換精度を高め、逐
次比較型Ａ／Ｄ変換器を含む自動制御システム等の高性
能化を図ることができるものである。

【００２４】図５には、この発明が適用されたチョッパ
型コンパレータＣＣＭＰの第２の実施例の回路図が示さ
れている。なお、この実施例のチョッパ型コンパレータ
ＣＣＭＰは、前記図３の実施例を基本的に踏襲するもの
であるため、これと異なる部分についてのみ説明を追加
する。

【００２５】図５において、この実施例のチョッパ型コ
ンパレータＣＣＭＰは、アナログ／ディジタル変換回路
Ａ／Ｄ，演算回路ＯＰ及びディジタル／アナログ変換回
路Ｄ／Ａを含む。このうち、アナログ／ディジタル変換
回路Ａ／Ｄは、オフセット誤差判定回路ＯＳＤつまりは
差動増幅回路ＤＡＭＰの出力電圧Ｖｄを受けて所定ビッ
トのディジタル信号に変換し、量子化する。また、演算
回路ＯＰは、アナログ／ディジタル変換回路Ａ／Ｄから
出力されるディジタル信号に所定の演算処理を施し、デ
ィジタル／アナログ変換回路Ｄ／Ａは、演算回路ＯＰの
演算結果を受けてアナログ信号つまりオフセット補償制
御電圧Ｖｓに変換する。

【００２６】この実施例において、演算回路ＯＰは、例
えばプログラム制御され、オフセット補償回路ＯＳＣに
よって得られるオフセット補償電圧Ｖｃと電圧比較回路
ＶＣのオフセット誤差Ｖｏとを一致させるべく所定の演
算処理を施す。したがって、前記図３の実施例において
差動増幅回路ＤＡＭＰや容量Ｃ２の特性をハードウエア
的に制御することが困難な場合には、演算回路ＯＰによ
るソフトウェア的な演算処理が有効となり、これによっ
てチョッパ型コンパレータＣＣＭＰのオフセット誤差を
さらに低減することができるものとなる。

【００２７】図６には、この発明が適用されたチョッパ
型コンパレータＣＣＭＰの第２の実施例の基本構成図が
示され、図７には、その一実施例の補償特性図が示され
ている。これらの図をもとに、補償量離散方式を採るチ
ョッパ型コンパレータの基本的構成及び動作ならびにそ
の特徴について説明する。なお、この実施例のチョッパ
型コンパレータＣＣＭＰは、前記図１及び図２の実施例
を基本的に踏襲するものであるため、これと異なる部分
についてのみ説明を追加する。

【００２８】図６において、この実施例のチョッパ型コ
ンパレータＣＣＭＰは、４個の単位オフセット補償回路
ＵＯＣ１〜ＵＯＣ４からなるオフセット補償回路ＯＳＣ
を備える。単位オフセット補償回路ＵＯＣ１〜ＵＯＣ４
には、対応するオフセット補償制御電圧Ｖｓ１〜Ｖｓ４
がそれぞれ供給される。また、これらの単位オフセット
補償回路には、タイミング信号Ｔ４が共通に供給され、
その出力端子は、電圧比較回路ＶＣを構成するインバー
タＶ１の入力端子に共通結合される。

【００２９】この実施例において、オフセット補償回路
ＯＳＣを構成する単位オフセット補償回路ＵＯＣ１〜Ｕ
ＯＣ４のそれぞれは、対応するオフセット補償制御電圧
Ｖｓ１〜Ｖｓ４が有効レベルとされることで、それぞれ
固定したレベルのオフセット補償電圧Ｖｃ１〜Ｖｃ４を
生成し、インバータＶ１の入力端子に供給する。したが
って、単位オフセット補償回路ＵＯＣ１〜ＵＯＣ４から
出力されるオフセット補償電圧の総量は、図７に示され
るように、オフセット補償制御電圧Ｖｓ１〜Ｖｓ４の総
量ＶＳ１〜ＶＳ４に対して離散的な値ＶＣ１〜ＶＣ４を
とる。ここで、単位オフセット補償回路ＵＯＣ１により
生成されるオフセット補償電圧Ｖｃ１の値をＶｃｏと
し、単位オフセット補償回路ＵＯＣ２〜ＵＯＣ４により
生成されるオフセット補償電圧Ｖｃ２〜Ｖｃ４の値をそ
れぞれ、 Ｖｃ２＝２¹ ×Ｖｃｏ Ｖｃ３＝２² ×Ｖｃｏ Ｖｃ４＝２³ ×Ｖｃｏ とするとき、これらのオフセット補償電圧の総量は、オ
フセット補償制御電圧Ｖｓ１〜Ｖｓ４を２進値として組
み合わせることで、０×Ｖｃｏ〜１５×Ｖｃｏなる等差
値をとる。したがって、離散的ではあるが、オフセット
補償回路ＯＳＣから電圧比較回路ＶＣに供給されるオフ
セット補償電圧Ｖｃの値をディジタル的に制御し、その
オフセット誤差を低減することができるものとなる。

【００３０】図８には、この発明が適用されたチョッパ
型コンパレータＣＣＭＰの第３の実施例の回路図が示さ
れ、図９には、その第４の実施例の回路図が示されてい
る。なお、これらの実施例は、前記図６の基本構成に沿
ったものであるため、前記されないオフセット補償回路
ＯＳＣの具体的部分とオフセット補償レジスタＣＲＥＧ
の概要についてのみ説明を追加する。オフセット誤差判
定回路ＯＳＤ，アナログ／ディジタル変換回路Ａ／Ｄ及
び演算回路ＯＰについては、図３の実施例に含まれるオ
フセット誤差判定回路ＯＳＤ，アナログ／ディジタル変
換回路Ａ／Ｄ及び演算回路ＯＰとそれぞれ同一構成とさ
れるため、説明を割愛する。

【００３１】図８において、この実施例のチョッパ型コ
ンパレータＣＣＭＰのオフセット補償回路ＯＳＣは、４
個の単位オフセット補償回路ＵＯＣ１〜ＵＯＣ４を含
み、これらの単位オフセット補償回路のそれぞれは、Ｍ
ＯＳＦＥＴからなる容量Ｃ２１〜Ｃ２４（第４の容量手
段）を含む。これらの容量の一方つまり左方の電極は、
電圧比較回路ＶＣを構成するインバータＶ１の入力端子
に共通結合され、その他方つまり右方の電極には、演算
回路ＯＰから対応するスイッチＳ３１〜Ｓ３４を介して
オフセット補償制御電圧Ｖｓ１〜Ｖｓ４がそれぞれ供給
される。

【００３２】この実施例において、演算回路ＯＰから出
力されるオフセット補償制御電圧Ｖｓ１〜Ｖｓ４はとも
にディジタル信号とされ、アナログ／ディジタル変換回
路Ａ／Ｄによりディジタル化されたオフセット誤差判定
回路ＯＳＤの出力電圧Ｖｄに従ってハイレベル又はロウ
レベルの２値信号とされる。また、オフセット補償回路
ＯＳＣの単位オフセット補償回路ＵＯＣ１〜ＵＯＣ４を
構成する容量Ｃ２１〜Ｃ２４は、例えば所定の基本容量
値Ｃｏに対して２の０乗ないし３乗倍の静電容量値をそ
れぞれ有し、タイミング信号Ｔ４がハイレベルとされ対
応するスイッチＳ１〜Ｓ４がオン状態とされることを条
件にそれぞれ所定のオフセット補償電圧Ｖｃ１〜Ｖｃ４
を生成して、電圧比較回路ＶＣのインバータＶ１の入力
端子に供給する。この結果、離散的ではあるが、オフセ
ット補償回路ＯＳＣから電圧比較回路ＶＣに供給される
オフセット補償電圧Ｖｃの値をディジタル的かつ自動的
に制御し、そのオフセット誤差を低減することができる
ものである。

【００３３】なお、オフセット補償回路ＯＳＣの単位オ
フセット補償回路ＵＯＣ１〜ＵＯＣ４に供給されるオフ
セット補償制御電圧Ｖｓ１〜Ｖｓ４は、図９に例示され
るように、オフセット補償レジスタＣＲＥＧの各ビット
の出力として得ることができる。この場合、オフセット
補償レジスタＣＲＥＧには、マイクロコンピュータの図
示されない中央処理装置からシステムバスを介して量子
化されたオフセット補償制御電圧の書き込みが行われ
る。この結果、オフセット補償制御電圧をダイナミック
に書き換え、その値を最適化することができる。

【００３４】以上の本実施例により得られる作用効果は
次の通りである。すなわち、 （１）その一方の電極に第１又は第２の入力電圧を選択
的に受ける第１の容量手段と、その入力端子が上記第１
の容量手段の他方の電極に結合されるインバータと、上
記インバータの入力端子及び出力端子間に設けられる第
１のスイッチ手段とを含む電圧比較回路をその基本構成
要素とするチョッパ型コンパレータに、その一方の電極
が第２及び第３のスイッチ手段を介して上記インバータ
の出力端子にそれぞれ結合される第２及び第３の容量手
段と、その非反転及び反転入力端子が上記第２及び第３
の容量手段の一方の電極にそれぞれ結合される差動増幅
回路とを含みオフセット誤差を判定するオフセット誤差
判定回路と、その一方の電極が上記インバータの入力端
子に結合されその他方の電極に上記オフセット誤差判定
回路の実質的な出力信号であるオフセット補償制御電圧
を受ける第４の容量手段をそれぞれ含む１個又は複数個
のオフセット補償回路を設けることで、チョッパ型コン
パレータの電圧比較回路に残存するオフセット誤差をオ
フセット誤差判定回路により自動的に判定することがで
きるという効果が得られる。

【００３５】（２）上記（１）項により、電圧比較回路
のオフセット誤差に相当するオフセット補償電圧を連続
的又は離散的に生成し、第４の容量手段を介して電圧比
較回路に供給して、そのオフセット誤差を相殺できると
いう効果が得られる。 （３）上記（１）項及び（２）項により、チョッパ型コ
ンパレータのプロセス変動等にともなうバラツキを補正
し、そのオフセット誤差を充分に低減することができる
という効果が得られる。 （４）上記（１）項ないし（３）項により、チョッパ型
コンパレータを含む逐次比較型Ａ／Ｄ変換器等の変換精
度を高め、逐次比較型Ａ／Ｄ変換器を含む自動制御シス
テム等の高性能化を図ることができるという効果が得ら
れる。

【００３６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、電圧比較回路ＶＣの出力信号ＳＯ
は、所定の容量を介してチョッパ型コンパレータの後段
回路に伝達してもよい。図２において、チョッパ型コン
パレータＣＣＭＰの補償特性は、必ずしも直線的である
必要はない。図３において、チョッパ型コンパレータ
は、オフセット誤差判定回路ＯＳＤを含むことを必須条
件とはしないし、図４に示される補償特性も任意に設定
することができる。図６，図８及び図９において、オフ
セット補償回路ＯＳＣの単位オフセット補償回路ＵＯＣ
１〜ＵＯＣ４を構成する容量Ｃ２１〜Ｃ２４は、同一の
静電容量としてもよいし、オフセット補償回路ＯＳＣを
構成する単位オフセット補償回路の数も任意である。さ
らに、各実施例におけるチョッパ型コンパレータＣＣＭ
Ｐならびに電圧比較回路ＶＣ，オフセット誤差判定回路
ＯＳＤ及びオフセット補償回路ＯＳＣの具体的構成なら
びに各タイミング信号の時間関係等は、種々の実施形態
を採りうる。

【００３７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である逐次
比較型Ａ／Ｄ変換器に含まれるチョッパ型コンパレータ
に適用した場合について説明したが、それに限定される
ものではなく、例えば、チョッパ型コンパレータとして
単体で形成されるものやチョッパ型コンパレータを含む
各種のアナログ半導体装置及び計測システム等にも適用
できる。この発明は、少なくとも電圧比較回路を含むチ
ョッパ型コンパレータならびにこのようなチョッパ型コ
ンパレータを含む装置又はシステムに広く適用できる。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、その一方の電極に第１又は
第２の入力電圧を選択的に受ける第１の容量手段と、そ
の入力端子が上記第１の容量手段の他方の電極に結合さ
れるインバータと、上記インバータの入力端子及び出力
端子間に設けられる第１のスイッチ手段とを含む電圧比
較回路をその基本構成要素とするチョッパ型コンパレー
タに、その一方の電極が第２及び第３のスイッチ手段を
介して上記インバータの出力端子にそれぞれ結合される
第２及び第３の容量手段と、その非反転及び反転入力端
子が上記第２及び第３の容量手段の一方の電極にそれぞ
れ結合される差動増幅回路とを含みオフセット誤差を判
定するオフセット誤差判定回路と、その一方の電極が上
記インバータの入力端子に結合されその他方の電極に上
記オフセット誤差判定回路の実質的な出力信号を受ける
第４の容量手段をそれぞれ含む１個又は複数個のオフセ
ット補償回路を設けることにより、チョッパ型コンパレ
ータの電圧比較回路に残存するオフセット誤差をオフセ
ット誤差判定回路により自動的に判定することができる
とともに、このオフセット誤差に相当するオフセット補
償電圧を連続的又は離散的に生成し、第４の容量手段を
介して電圧比較回路に供給して、オフセット誤差を相殺
することができる。この結果、チョッパ型コンパレータ
のプロセス変動等にともなうバラツキを補正し、そのオ
フセット誤差を充分に低減できるため、チョッパ型コン
パレータを含む逐次比較型Ａ／Ｄ変換器等の変換精度を
高め、逐次比較型Ａ／Ｄ変換器を含む自動制御システム
等の高性能化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたチョッパ型コンパレータ
の第１の実施例を示す基本構成図である。

【図２】図１のチョッパ型コンパレータの一実施例を示
す補償特性図である。

【図３】この発明が適用されたチョッパ型コンパレータ
の第１の実施例を示す回路図である。

【図４】図３のチョッパ型コンパレータの一実施例を示
す補償特性図である。

【図５】この発明が適用されたチョッパ型コンパレータ
の第２の実施例を示す回路図である。

【図６】この発明が適用されたチョッパ型コンパレータ
の第２の実施例を示す基本構成図である。

【図７】図６のチョッパ型コンパレータの一実施例を示
す補償特性図である。

【図８】この発明が適用されたチョッパ型コンパレータ
の第３の実施例を示す回路図である。

【図９】この発明が適用されたチョッパ型コンパレータ
の第４の実施例を示す回路図である。

【図１０】従来のチョッパ型コンパレータの一例を示す
回路図である。

【符号の説明】

ＣＣＭＰ・・・チョッパ型コンパレータ、ＶＣ・・・電
圧比較回路、ＯＳＣ・・・オフセット補償回路、ＵＯＣ
１〜ＵＯＣ４・・・単位オフセット補償回路、ＯＳＤ・
・・オフセット誤差判定回路、ＤＡＭＰ・・・差動増幅
回路、Ａ／Ｄ・・・アナログ／ディジタル変換回路、Ｏ
Ｐ・・・演算回路、Ｄ／Ａ・・・ディジタル／アナログ
変換回路、ＣＲＥＧ・・・オフセット補償レジスタ。Ｖ
１・・・インバータ、Ｃ１〜Ｃ４，Ｃ２１〜Ｃ２４・・
・容量、Ｍ１・・・ＮチャンネルＭＯＳＦＥＴ、Ｓ１〜
Ｓ５，Ｓ３１〜Ｓ３４・・・スイッチ、Ｔ１〜Ｔ６・・
・タイミング信号。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 電圧比較回路と、上記電圧比較回路にそ
   のオフセット誤差を相殺するためのオフセット補償電圧
   を供給するオフセット補償回路とを具備し、上記オフセ
   ット補償電圧による補償量を上記電圧比較回路のオフセ
   ット誤差に応じて変化させうることを特徴とするチョッ
   パ型コンパレータ。
2. 【請求項２】 上記チョッパ型コンパレータは、上記電
   圧比較回路の出力信号を受けてそのオフセット誤差を判
   定し上記オフセット補償電圧の実質的な電位を決定する
   オフセット誤差判定回路を具備するものであることを特
   徴とする請求項１のチョッパ型コンパレータ。
3. 【請求項３】 上記電圧比較回路は、その一方の電極に
   第１又は第２の入力電圧を選択的に受ける第１の容量手
   段と、その入力端子が上記第１の容量手段の他方の電極
   に結合されるインバータと、上記インバータの入力端子
   及び出力端子間に設けられる第１のスイッチ手段とを含
   むものであり、上記オフセット誤差判定回路は、その一
   方の電極が第２のスイッチ手段を介して上記インバータ
   の出力端子に結合される第２の容量手段と、その一方の
   電極が第３のスイッチ手段を介して上記インバータの出
   力端子に結合される第３の容量手段と、その非反転入力
   端子が上記第３の容量手段の一方の電極に結合されその
   反転入力端子が上記第４の容量手段の一方の電極に結合
   される差動増幅回路とを含むものであることを特徴とす
   る請求項１又は請求項２のチョッパ型コンパレータ。
4. 【請求項４】 上記オフセット補償電圧の電位は、実質
   連続的に変化されるものであって、上記オフセット補償
   回路は、その一方の電極が上記インバータの入力端子に
   結合されその他方の電極に上記オフセット誤差判定回路
   の実質的な出力信号を選択的に受ける第４の容量手段を
   含むものであることを特徴とする請求項１，請求項２又
   は請求項３のチョッパ型コンパレータ。
5. 【請求項５】 上記オフセット補償電圧の電位は、実質
   離散的に変化されるものであり、上記オフセット補償回
   路は、複数の単位オフセット補償回路を含むものであっ
   て、上記単位オフセット補償回路のそれぞれは、その一
   方の電極が上記インバータの入力端子に共通結合されそ
   の他方の電極に上記オフセット誤差判定回路の出力信号
   をもとに形成されるオフセット補償制御信号の対応する
   ビットを選択的に受ける第４の容量手段を含むものであ
   ることを特徴とする請求項１，請求項２又は請求項３の
   チョッパ型コンパレータ。