JPH0870116A - 絶縁ゲート型サイリスタ - Google Patents
絶縁ゲート型サイリスタInfo
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- JPH0870116A JPH0870116A JP7005348A JP534895A JPH0870116A JP H0870116 A JPH0870116 A JP H0870116A JP 7005348 A JP7005348 A JP 7005348A JP 534895 A JP534895 A JP 534895A JP H0870116 A JPH0870116 A JP H0870116A
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- 239000010410 layer Substances 0.000 claims abstract description 99
- 239000002344 surface layer Substances 0.000 claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 12
- 230000003071 parasitic effect Effects 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 230000000052 comparative effect Effects 0.000 description 8
- 102100029862 Sulfotransferase 1E1 Human genes 0.000 description 7
- 101710083456 Sulfotransferase 1E1 Proteins 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 6
- 238000011084 recovery Methods 0.000 description 4
- 101000585350 Rattus norvegicus Estrogen sulfotransferase, isoform 2 Proteins 0.000 description 3
- 101000585348 Rattus norvegicus Estrogen sulfotransferase, isoform 3 Proteins 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 101150106235 ISPS gene Proteins 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/7408—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a capacitor or a resistor
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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Abstract
(57)【要約】
【目的】エミッタスイッチドサイリスタ (ＥＳＴ) のタ
ーンオフ耐量をオン電圧を上げることなく向上させる。 【構成】従来のＥＳＴの場合、ＩＧＢＴモードからサイ
リスタのラッチアップ状態にするためにＺ方向に流れる
正孔電流によって得ていた電位降下を、ベース領域と主
電極の間に抵抗体を介在させることによって得る。これ
によりターンオフ時のＰＮ接合回復が均一になり、破壊
耐量が向上する。この素子は、横型構造にすることも、
トレンチ構造にすることも可能である。
ーンオフ耐量をオン電圧を上げることなく向上させる。 【構成】従来のＥＳＴの場合、ＩＧＢＴモードからサイ
リスタのラッチアップ状態にするためにＺ方向に流れる
正孔電流によって得ていた電位降下を、ベース領域と主
電極の間に抵抗体を介在させることによって得る。これ
によりターンオフ時のＰＮ接合回復が均一になり、破壊
耐量が向上する。この素子は、横型構造にすることも、
トレンチ構造にすることも可能である。
Description
【０００１】
【産業上の利用分野】本発明は、電力用スイッチング素
子として用いられる絶縁ゲート型サイリスタに関する。
子として用いられる絶縁ゲート型サイリスタに関する。
【０００２】
【従来の技術】サイリスタはその低オン電圧特性から、
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ (ＧＴＯ) サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら、ＧＴＯサイリスタは、 (1)ターンオフに多
大なゲート電流を必要とする、すなわちターンオフゲイ
ンが小さい、 (2)安全なターンオフのために大きなスナ
バ回路が必要である、等その欠点が顕在化してきてい
る。また、ＧＴＯサイリスタはその電流・電圧特性にお
いて、電流飽和特性を示さないことから、負荷短絡保護
のためにフューズ等の受動部品をつながなくてはなら
ず、システムの小型化・コストの削減の大きな障害とな
っている。Ｖ. Ａ. Ｋ.Temple がＩＥＥＥ ＩＥＤＭ T
ech.Dig.1984.p282 に発表した電圧駆動型サイリスタで
あるＭＯＳControlled Thyristor (ＭＣＴ) は、以来世
界の様々な研究機関において、その特性解析、改善が行
われている。これはＭＣＴが電圧駆動型であるため、Ｇ
ＴＯサイリスタに比べ、格段に容易なゲート回路で済み
かつ低オン電圧特性を示すことによる。しかしＭＣＴ
は、ＧＴＯサイリスタに同様、電流飽和特性を示さない
ため、実際に使用する際にはフューズ等の受動部品が必
要となる。Ｍ. Ｓ.Shekar et al,ＩＥＥＥ ElectronDev
ice Letters. vol.12 (1991) p387には、Dual Channel
型Emitter SwitchedThyristor (ＥＳＴ) が高電圧領域
まで電流飽和特性を示すことを実測により示した。さら
に、本発明者らは、Proceedings ofＩＥＥＥ ＩＳＰＳ
Ｄ '93.p71およびProceedings of ＩＥＥＥ ＩＳＰＳ
'94.p195 にこのＥＳＴのＦＢＳＯＡ(順バイアス安全
動作領域) の解析結果を発表し、電圧駆動型サイリスタ
において、初めて負荷短絡時の安全動作領域を有する素
子開発に道を開いた。図２にこのＥＳＴの素子構造を示
す。
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ (ＧＴＯ) サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら、ＧＴＯサイリスタは、 (1)ターンオフに多
大なゲート電流を必要とする、すなわちターンオフゲイ
ンが小さい、 (2)安全なターンオフのために大きなスナ
バ回路が必要である、等その欠点が顕在化してきてい
る。また、ＧＴＯサイリスタはその電流・電圧特性にお
いて、電流飽和特性を示さないことから、負荷短絡保護
のためにフューズ等の受動部品をつながなくてはなら
ず、システムの小型化・コストの削減の大きな障害とな
っている。Ｖ. Ａ. Ｋ.Temple がＩＥＥＥ ＩＥＤＭ T
ech.Dig.1984.p282 に発表した電圧駆動型サイリスタで
あるＭＯＳControlled Thyristor (ＭＣＴ) は、以来世
界の様々な研究機関において、その特性解析、改善が行
われている。これはＭＣＴが電圧駆動型であるため、Ｇ
ＴＯサイリスタに比べ、格段に容易なゲート回路で済み
かつ低オン電圧特性を示すことによる。しかしＭＣＴ
は、ＧＴＯサイリスタに同様、電流飽和特性を示さない
ため、実際に使用する際にはフューズ等の受動部品が必
要となる。Ｍ. Ｓ.Shekar et al,ＩＥＥＥ ElectronDev
ice Letters. vol.12 (1991) p387には、Dual Channel
型Emitter SwitchedThyristor (ＥＳＴ) が高電圧領域
まで電流飽和特性を示すことを実測により示した。さら
に、本発明者らは、Proceedings ofＩＥＥＥ ＩＳＰＳ
Ｄ '93.p71およびProceedings of ＩＥＥＥ ＩＳＰＳ
'94.p195 にこのＥＳＴのＦＢＳＯＡ(順バイアス安全
動作領域) の解析結果を発表し、電圧駆動型サイリスタ
において、初めて負荷短絡時の安全動作領域を有する素
子開発に道を開いた。図２にこのＥＳＴの素子構造を示
す。
【０００３】図２に示すように、この素子は、ｐ+ エミ
ッタ層１の上にｎ+ バッファ層２を介して設けられたｎ
- ベース層３の表面層に第一ｐベース領域４およびその
一部を占めるｐ+ ベース領域５ならびに第二ベース領域
６が形成され、第一ｐベース領域４の表面層にｎ+ ソー
ス領域７、第二ｐベース領域６の表面層にｎ+ エミッタ
領域８が形成されている。第一ｐベース領域４のｎ+ ソ
ース領域７とｎ- 層３の露出部とにはさまれた部分から
第二ｐベース領域６のｎ+ エミッタ領域８とｎ - 層３の
露出部とにはさまれた部分にわたってゲート酸化膜９を
介してゲート電極１０が設けられているが、ソース領域
７、エミッタ領域８、ゲート電極１０のいずれもＺ方向
の長さが有限で、その外側で第一ｐベース領域５と第二
ｐベース領域６は連結され、さらにその外側にＬ字形に
形成されたｐ+ ベース領域５の表面に接触するカソード
電極１１はｎ+ ソース領域７にも共通に接触している。
一方アノード電極１２がｐ+ エミッタ層１に全面で接触
している。この素子のカソード電極１１を接地し、アノ
ード電極１２に正の電圧を印加した状態でゲート電極１
０に正の電圧を加えると、ゲート酸化膜９の下に反転層
(一部蓄積層) が形成され、横型ＭＯＳＦＥＴがオンす
る。これにより、まず電子がカソード電極１１からｎ+
ソース領域７を経て第一ｐベース領域４の表面層のチャ
ネルを通り、ｎ- ベース層３に供給される。この電子
は、ｐ+ エミッタ層１、ｎ+ バッファ層２およびｎ- ベ
ース層３、第一、第二ｐベース領域４、６およびｐ+ ベ
ース領域５よりなるＰＮＰトランジスタのベース電流と
して働き、それによってこのＰＮＰトランジスタが動作
する。正孔は、ｐ+ エミッタ層１から注入され、ｎ+ バ
ッファ層２、ｎ- ベース層３を通って一部第二ｐベース
領域６へと流れる。そして、ｎ+ エミッタ領域８の下を
Ｚ方向に流れてカソード電極１１への抜けていくＩＧＢ
Ｔモードとなる。電流がさらに増加すると、ｎ+ エミッ
タ領域８／第二ｐベース領域６間のＰＮ接合が順バイア
スされ、ｐ+ エミッタ層１、ｎ+ バッファ層２およびｎ
- ベース層３、第二ｐベース領域６、ｎ+ エミッタ領域
８からなるサイリスタがラッチアップの状態になる。こ
のＥＳＴをオフするには、ゲート電極１０の電位を横型
ＭＯＳＦＥＴのしきい値以下に下げ、このＭＯＳＦＥＴ
をオフする。それにより、ｎ+ エミッタ領域８はカソー
ド電極１１から電位的に切離され、サイリスタ動作が止
まる。
ッタ層１の上にｎ+ バッファ層２を介して設けられたｎ
- ベース層３の表面層に第一ｐベース領域４およびその
一部を占めるｐ+ ベース領域５ならびに第二ベース領域
６が形成され、第一ｐベース領域４の表面層にｎ+ ソー
ス領域７、第二ｐベース領域６の表面層にｎ+ エミッタ
領域８が形成されている。第一ｐベース領域４のｎ+ ソ
ース領域７とｎ- 層３の露出部とにはさまれた部分から
第二ｐベース領域６のｎ+ エミッタ領域８とｎ - 層３の
露出部とにはさまれた部分にわたってゲート酸化膜９を
介してゲート電極１０が設けられているが、ソース領域
７、エミッタ領域８、ゲート電極１０のいずれもＺ方向
の長さが有限で、その外側で第一ｐベース領域５と第二
ｐベース領域６は連結され、さらにその外側にＬ字形に
形成されたｐ+ ベース領域５の表面に接触するカソード
電極１１はｎ+ ソース領域７にも共通に接触している。
一方アノード電極１２がｐ+ エミッタ層１に全面で接触
している。この素子のカソード電極１１を接地し、アノ
ード電極１２に正の電圧を印加した状態でゲート電極１
０に正の電圧を加えると、ゲート酸化膜９の下に反転層
(一部蓄積層) が形成され、横型ＭＯＳＦＥＴがオンす
る。これにより、まず電子がカソード電極１１からｎ+
ソース領域７を経て第一ｐベース領域４の表面層のチャ
ネルを通り、ｎ- ベース層３に供給される。この電子
は、ｐ+ エミッタ層１、ｎ+ バッファ層２およびｎ- ベ
ース層３、第一、第二ｐベース領域４、６およびｐ+ ベ
ース領域５よりなるＰＮＰトランジスタのベース電流と
して働き、それによってこのＰＮＰトランジスタが動作
する。正孔は、ｐ+ エミッタ層１から注入され、ｎ+ バ
ッファ層２、ｎ- ベース層３を通って一部第二ｐベース
領域６へと流れる。そして、ｎ+ エミッタ領域８の下を
Ｚ方向に流れてカソード電極１１への抜けていくＩＧＢ
Ｔモードとなる。電流がさらに増加すると、ｎ+ エミッ
タ領域８／第二ｐベース領域６間のＰＮ接合が順バイア
スされ、ｐ+ エミッタ層１、ｎ+ バッファ層２およびｎ
- ベース層３、第二ｐベース領域６、ｎ+ エミッタ領域
８からなるサイリスタがラッチアップの状態になる。こ
のＥＳＴをオフするには、ゲート電極１０の電位を横型
ＭＯＳＦＥＴのしきい値以下に下げ、このＭＯＳＦＥＴ
をオフする。それにより、ｎ+ エミッタ領域８はカソー
ド電極１１から電位的に切離され、サイリスタ動作が止
まる。
【０００４】このＥＳＴは電流飽和特性を示すことか
ら、パワーＩＣの出力段として利用可能であり、そのた
めに集積容易な横型構造がＲ.Sunkavalli et al,ＩＥＥ
Ｅ ＩＥＤＭ Tech.Dig.1933に開示されている。図３は
そのような横型ＥＳＴの素子構造を示し、図２と共通の
部分には同一の符号が付されており、ｎ+ サブストレー
ト３１の上に絶縁酸化層３２を介して形成されたｎ- 層
３の第一ｐベース領域４、ｐ+ ベース領域５、第二ｐベ
ース領域６、ｎ+ ソース領域７およびｎ+ エミッタ領域
８と同じ側の表面層にｎ+ バッファ層２およびｐ+ エミ
ッタ層１が選択的に形成され、アノード電極１２がｐ+
エミッタ層に接触している構造を有する。
ら、パワーＩＣの出力段として利用可能であり、そのた
めに集積容易な横型構造がＲ.Sunkavalli et al,ＩＥＥ
Ｅ ＩＥＤＭ Tech.Dig.1933に開示されている。図３は
そのような横型ＥＳＴの素子構造を示し、図２と共通の
部分には同一の符号が付されており、ｎ+ サブストレー
ト３１の上に絶縁酸化層３２を介して形成されたｎ- 層
３の第一ｐベース領域４、ｐ+ ベース領域５、第二ｐベ
ース領域６、ｎ+ ソース領域７およびｎ+ エミッタ領域
８と同じ側の表面層にｎ+ バッファ層２およびｐ+ エミ
ッタ層１が選択的に形成され、アノード電極１２がｐ+
エミッタ層に接触している構造を有する。
【０００５】
【発明が解決しようとする課題】上記の説明からわかる
ように、第二ｐベース領域６をＺ方向に流れる正孔を利
用して第二ｐベース領域６／ｎ+ エミッタ領域８を順方
向バイアスしているため、カソード電極１１と第二ｐベ
ース領域６との接触部に近づくにつれ、前記順バイアス
の度合が小さくなる。つまり、前記Ｐ／Ｎ接合におい
て、ｎ+ エミッタ領域８からの電子の注入量がＺ方向に
沿って均一でないということである。このようなオン状
態からこのＥＳＴをオフすると、当然順方向バイアスの
低いカソード電極１１の接触部近くから接合が回復して
いき、カソード電極接触部から最も遠い部分がなかなか
回復しない。このことはオフ時における電流集中を招き
やすく、ターンオフ時の破壊耐量が小さくなってしま
う。
ように、第二ｐベース領域６をＺ方向に流れる正孔を利
用して第二ｐベース領域６／ｎ+ エミッタ領域８を順方
向バイアスしているため、カソード電極１１と第二ｐベ
ース領域６との接触部に近づくにつれ、前記順バイアス
の度合が小さくなる。つまり、前記Ｐ／Ｎ接合におい
て、ｎ+ エミッタ領域８からの電子の注入量がＺ方向に
沿って均一でないということである。このようなオン状
態からこのＥＳＴをオフすると、当然順方向バイアスの
低いカソード電極１１の接触部近くから接合が回復して
いき、カソード電極接触部から最も遠い部分がなかなか
回復しない。このことはオフ時における電流集中を招き
やすく、ターンオフ時の破壊耐量が小さくなってしま
う。
【０００６】図４、図５は、Ｍ. Ｓ.Shekaらの発明にか
かるＵＳ.Patent No.5,317,171 (May 31、1994) および
ＵＳ.Patent No.5,319,222 (June 7、1994 )に記載され
た改良型ＥＳＴである。図４の素子の動作原理は図２、
図３のＥＳＴと変わらないが、カソード電極１１がＹ方
向に延びて第二ｐベース領域６の表面に直接接触してい
るので、ターンオフ速度が早くでき、かつＺ方向の正孔
電流を利用していないので、均一なオンが可能である。
しかし、サイリスタ動作時にｎ+ エミッタ領域８と第二
ｐベース領域６の間のＰ／Ｎ接合がオンしても、今度は
Ｙ方向に少数キャリアの注入の不均一が起こり予期した
ほどオン電圧が下がらない。これを解決するために、例
えばｐベース領域の不純物濃度を下げて、その抵抗を上
げたとすると、順方向耐圧時にｎ+ エミッタ領域８に空
乏層がパンチスルーしてしまい、十分な耐圧がでない。
かるＵＳ.Patent No.5,317,171 (May 31、1994) および
ＵＳ.Patent No.5,319,222 (June 7、1994 )に記載され
た改良型ＥＳＴである。図４の素子の動作原理は図２、
図３のＥＳＴと変わらないが、カソード電極１１がＹ方
向に延びて第二ｐベース領域６の表面に直接接触してい
るので、ターンオフ速度が早くでき、かつＺ方向の正孔
電流を利用していないので、均一なオンが可能である。
しかし、サイリスタ動作時にｎ+ エミッタ領域８と第二
ｐベース領域６の間のＰ／Ｎ接合がオンしても、今度は
Ｙ方向に少数キャリアの注入の不均一が起こり予期した
ほどオン電圧が下がらない。これを解決するために、例
えばｐベース領域の不純物濃度を下げて、その抵抗を上
げたとすると、順方向耐圧時にｎ+ エミッタ領域８に空
乏層がパンチスルーしてしまい、十分な耐圧がでない。
【０００７】図５に示した素子は、さらにオン電圧を下
げるために、ｎ+ エミッタ領域８が第二ｐベース領域６
よりはみ出す構造となっているが、この構造では順方向
耐圧が十分出ないという欠点がある。一方、ＥＳＴはＩ
ＧＢＴとサイリスタが並列につながっていると考えられ
るが、このサイリスタ部分の面積比率が大きいほどオン
電圧は小さくなる。さらに、サイリスタ部のｎｐｎトラ
ンジスタの電流増幅率が大きいほどオン電圧は小さくな
る。
げるために、ｎ+ エミッタ領域８が第二ｐベース領域６
よりはみ出す構造となっているが、この構造では順方向
耐圧が十分出ないという欠点がある。一方、ＥＳＴはＩ
ＧＢＴとサイリスタが並列につながっていると考えられ
るが、このサイリスタ部分の面積比率が大きいほどオン
電圧は小さくなる。さらに、サイリスタ部のｎｐｎトラ
ンジスタの電流増幅率が大きいほどオン電圧は小さくな
る。
【０００８】本発明の目的は、前記ＰＮ接合をターンオ
フ時均一に回復できる構造を有してターンオフ耐量の大
きく、かつオン電圧の小さな絶縁ゲート型サイリスタを
提供することを目的とする。
フ時均一に回復できる構造を有してターンオフ耐量の大
きく、かつオン電圧の小さな絶縁ゲート型サイリスタを
提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、第一の本発明の絶縁ゲート型サイリスタは、高抵
抗率の第一導電形ベース層と、その第一導電形ベース層
の一面側の表面層に選択的に離れて形成された第一、第
二の第二導電形ベース領域と、第一の第二導電形ベース
領域の表面層に選択的に形成された第一導電形ソース領
域と、第二の第二導電形ベース領域の表面層に選択的に
形成された第一導電形エミッタ領域と、第一導電形のソ
ース領域およびエミッタ領域間にはさまれた第一の第二
導電形ベース領域の露出部、第一導電形ベース層の露出
部、第二の第二導電形ベース領域の表面上に絶縁膜を介
して形成されたゲート電極と、第一の第二導電形ベース
領域の露出部と第一導電形ソース領域と共通に接触する
第一主電極と、その第一主電極と第二の第二導電形ベー
ス領域の露出部との間に介在して双方に接触する抵抗体
と、第一導電形ベース層の他面側に形成された第二導電
形エミッタ層と、その第二導電形エミッタ層に接触する
第二主電極とを備えたものとする。
めに、第一の本発明の絶縁ゲート型サイリスタは、高抵
抗率の第一導電形ベース層と、その第一導電形ベース層
の一面側の表面層に選択的に離れて形成された第一、第
二の第二導電形ベース領域と、第一の第二導電形ベース
領域の表面層に選択的に形成された第一導電形ソース領
域と、第二の第二導電形ベース領域の表面層に選択的に
形成された第一導電形エミッタ領域と、第一導電形のソ
ース領域およびエミッタ領域間にはさまれた第一の第二
導電形ベース領域の露出部、第一導電形ベース層の露出
部、第二の第二導電形ベース領域の表面上に絶縁膜を介
して形成されたゲート電極と、第一の第二導電形ベース
領域の露出部と第一導電形ソース領域と共通に接触する
第一主電極と、その第一主電極と第二の第二導電形ベー
ス領域の露出部との間に介在して双方に接触する抵抗体
と、第一導電形ベース層の他面側に形成された第二導電
形エミッタ層と、その第二導電形エミッタ層に接触する
第二主電極とを備えたものとする。
【００１０】また、第二の本発明の絶縁ゲート型サイリ
スタは、高抵抗率の第一導電形ベース層と、その第一導
電形ベース層の一面側の表面層に選択的に離れて形成さ
れた第一、第二の第二導電形ベース領域と、第一の第二
導電形ベース領域の表面層に選択的に形成された第一導
電形ソース領域と、第二の第二導電形ベース領域の表面
層に選択的に形成された第一導電形エミッタ領域と、第
一導電形のソース領域およびエミッタ領域間にはさまれ
た第一の第二導電形ベース領域の露出部、第一導電形ベ
ース層の露出部、第二の第二導電形ベース領域の表面上
に絶縁膜を介して形成されたゲート電極と、第一の第二
導電形ベース領域の露出部と第一導電形ソース領域と共
通に接触する第一主電極と、その第一主電極と第二の第
二導電形ベース領域の露出部との間に介在して双方に接
触する抵抗体と、第一導電形ベース層の前記一面側の表
面層に第一、第二の第二導電形ベース領域と距離を置い
て形成された第二導電形エミッタ領域と、その第二導電
形エミッタ領域に接触する第二主電極とを備えたものと
する。
スタは、高抵抗率の第一導電形ベース層と、その第一導
電形ベース層の一面側の表面層に選択的に離れて形成さ
れた第一、第二の第二導電形ベース領域と、第一の第二
導電形ベース領域の表面層に選択的に形成された第一導
電形ソース領域と、第二の第二導電形ベース領域の表面
層に選択的に形成された第一導電形エミッタ領域と、第
一導電形のソース領域およびエミッタ領域間にはさまれ
た第一の第二導電形ベース領域の露出部、第一導電形ベ
ース層の露出部、第二の第二導電形ベース領域の表面上
に絶縁膜を介して形成されたゲート電極と、第一の第二
導電形ベース領域の露出部と第一導電形ソース領域と共
通に接触する第一主電極と、その第一主電極と第二の第
二導電形ベース領域の露出部との間に介在して双方に接
触する抵抗体と、第一導電形ベース層の前記一面側の表
面層に第一、第二の第二導電形ベース領域と距離を置い
て形成された第二導電形エミッタ領域と、その第二導電
形エミッタ領域に接触する第二主電極とを備えたものと
する。
【００１１】いずれの場合も、エミッタ領域のソース領
域に向かう方向での長さが、ソース領域のエミッタ領域
へ向かう方向での長さより長く、その２５倍を超えない
ことが良い。抵抗体と第一主電極とが、それらの間に介
在する絶縁膜にソース領域およびエミッタ領域間にはさ
まれた第一導電形ベース層の直上に開けられた開口部で
接触することが有効である。第一主電極の第一の第二導
電形ベース領域および第一導電形ソース領域との接触面
の形状が多角形、円形およびだ円形のいずれかであるこ
とが良い。第一および第二の第二導電形ベース領域の間
に表面に垂直に溝が掘られ、その溝の底面に第一導電形
ベース層が接し、第一導電形のソース領域およびエミッ
タ領域はその溝の内面に沿って形成され、ゲート電極は
その溝の内面との間に絶縁膜を介して溝内に埋め込まれ
たことも良い。いずれの場合も、抵抗体が多結晶シリコ
ンからなることが良い。
域に向かう方向での長さが、ソース領域のエミッタ領域
へ向かう方向での長さより長く、その２５倍を超えない
ことが良い。抵抗体と第一主電極とが、それらの間に介
在する絶縁膜にソース領域およびエミッタ領域間にはさ
まれた第一導電形ベース層の直上に開けられた開口部で
接触することが有効である。第一主電極の第一の第二導
電形ベース領域および第一導電形ソース領域との接触面
の形状が多角形、円形およびだ円形のいずれかであるこ
とが良い。第一および第二の第二導電形ベース領域の間
に表面に垂直に溝が掘られ、その溝の底面に第一導電形
ベース層が接し、第一導電形のソース領域およびエミッ
タ領域はその溝の内面に沿って形成され、ゲート電極は
その溝の内面との間に絶縁膜を介して溝内に埋め込まれ
たことも良い。いずれの場合も、抵抗体が多結晶シリコ
ンからなることが良い。
【００１２】
【作用】第二の第二導電形ベース領域に第一主電極を抵
抗体を介して接触させることにより、ＩＧＢＴモードか
らサイリスタをラッチアップさせる際に第二ベース領域
をＺ方向に流れる電流を全く使わないで済むことから、
エミッタ領域と第二の第二導電形ベース領域の間のＰＮ
接合の回復が均一にでき、ターンオフ時の電流集中が回
避されて破壊耐量が格段に大きくなる。エミッタ領域の
長さをソース領域の長さを長くすることにより、サイリ
スタ部分の面積比率が大きくなり、オフ時のキャリアの
引き抜きに第二の導電形ベース領域の占める割合が大き
くなるため、オン電圧、破壊耐量ともさらに向上する。
しかし、ソース領域の長さの２５倍を超えると、逆にオ
ン電圧が増大する。第一主電極の半導体基体への接触面
の形状を多角形、円形、だ円形のいずれかにすることに
より、帯状の場合に比してサイリスタ部分の面積比率が
増大する。抵抗体と第一主電極の接触部をソース領域と
エミッタ領域にはさまれた第一導電形ベース層の直上に
設けることにより、抵抗体の第二の第二導電形ベース領
域より離れた位置で第一主電極と接触することになり、
抵抗体での電位降下が大きくなり、サイリスタをラッチ
アップさせる作用が効率的になる。この絶縁ゲート型サ
イリスタは、縦型構造に限らず、横型構造にもでき、ま
たトレンチ構造の採用も可能である。抵抗の材料として
は、半導体技術においてしばしば用いられる多結晶シリ
コンの使用が可能である。
抗体を介して接触させることにより、ＩＧＢＴモードか
らサイリスタをラッチアップさせる際に第二ベース領域
をＺ方向に流れる電流を全く使わないで済むことから、
エミッタ領域と第二の第二導電形ベース領域の間のＰＮ
接合の回復が均一にでき、ターンオフ時の電流集中が回
避されて破壊耐量が格段に大きくなる。エミッタ領域の
長さをソース領域の長さを長くすることにより、サイリ
スタ部分の面積比率が大きくなり、オフ時のキャリアの
引き抜きに第二の導電形ベース領域の占める割合が大き
くなるため、オン電圧、破壊耐量ともさらに向上する。
しかし、ソース領域の長さの２５倍を超えると、逆にオ
ン電圧が増大する。第一主電極の半導体基体への接触面
の形状を多角形、円形、だ円形のいずれかにすることに
より、帯状の場合に比してサイリスタ部分の面積比率が
増大する。抵抗体と第一主電極の接触部をソース領域と
エミッタ領域にはさまれた第一導電形ベース層の直上に
設けることにより、抵抗体の第二の第二導電形ベース領
域より離れた位置で第一主電極と接触することになり、
抵抗体での電位降下が大きくなり、サイリスタをラッチ
アップさせる作用が効率的になる。この絶縁ゲート型サ
イリスタは、縦型構造に限らず、横型構造にもでき、ま
たトレンチ構造の採用も可能である。抵抗の材料として
は、半導体技術においてしばしば用いられる多結晶シリ
コンの使用が可能である。
【００１３】
【実施例】以下、第一導電形をｎ形、第二導電形をｐ形
とした本発明の実施例の絶縁ゲート型サイリスタを図
２、図４と共通の部分に同一の符号を付した図を引用し
て説明する。図１に示した絶縁ゲート型サイリスタの半
導体素体の構造は図２、図４のＥＳＴと同一である。す
なわち、高抵抗率のｎ形ベース層３の一方の面側の表面
層に第一ｐベース領域４、第二ｐベース領域６が形成さ
れ、さらに、寄生サイリスタのラッチアップを防ぐ目的
でｐ+ ベース領域５が第一ベース領域４の一部に形成さ
れている。他方の面側には、ｎ+ バッファ層２を介して
ｐエミッタ層１が形成されている。第一ｐベース領域４
の表面層にはｎ+ ソース領域７、第二ｐベース領域６の
表面層にはｎ+ エミッタ領域８がそれぞれ形成されてい
る。そして、表面上には、図２、図４と同様に、ｎ+ ソ
ース領域７とｎ+ エミッタ領域８とに挟まれた第一ｐベ
ース領域４、ｎ- ベース層３、第二ｐベース領域６の上
にゲート酸化膜９を介してゲート電極１０が設けられて
Ｎチャネル横型ＭＯＳＦＥＴが構成されている。この側
の表面は、りんガラス (ＰＳＧ) よりなる絶縁層１４で
覆われ、これに接触孔が開けられる。そして抵抗体とし
て多結晶シリコン層１３が第二ｐベース領域６にその接
触孔で接するように堆積、熱処理され、その上にカソー
ド電極１１が被覆している。このように形成された絶縁
ゲート型サイリスタの動作を次に説明する。
とした本発明の実施例の絶縁ゲート型サイリスタを図
２、図４と共通の部分に同一の符号を付した図を引用し
て説明する。図１に示した絶縁ゲート型サイリスタの半
導体素体の構造は図２、図４のＥＳＴと同一である。す
なわち、高抵抗率のｎ形ベース層３の一方の面側の表面
層に第一ｐベース領域４、第二ｐベース領域６が形成さ
れ、さらに、寄生サイリスタのラッチアップを防ぐ目的
でｐ+ ベース領域５が第一ベース領域４の一部に形成さ
れている。他方の面側には、ｎ+ バッファ層２を介して
ｐエミッタ層１が形成されている。第一ｐベース領域４
の表面層にはｎ+ ソース領域７、第二ｐベース領域６の
表面層にはｎ+ エミッタ領域８がそれぞれ形成されてい
る。そして、表面上には、図２、図４と同様に、ｎ+ ソ
ース領域７とｎ+ エミッタ領域８とに挟まれた第一ｐベ
ース領域４、ｎ- ベース層３、第二ｐベース領域６の上
にゲート酸化膜９を介してゲート電極１０が設けられて
Ｎチャネル横型ＭＯＳＦＥＴが構成されている。この側
の表面は、りんガラス (ＰＳＧ) よりなる絶縁層１４で
覆われ、これに接触孔が開けられる。そして抵抗体とし
て多結晶シリコン層１３が第二ｐベース領域６にその接
触孔で接するように堆積、熱処理され、その上にカソー
ド電極１１が被覆している。このように形成された絶縁
ゲート型サイリスタの動作を次に説明する。
【００１４】カソード電極１１を接地し、アノード電極
１２に正の電圧を印加した状態でゲート電極１０に正の
電圧を加えると、ゲート酸化膜９の下に反転層 (一部蓄
積層) が形成され、前記横型ＭＯＳＦＥＴがオンする。
これにより、まず電子がカソード電極１１→ｎ+ ソース
領域７→ＭＯＳＦＥＴのチャネルの径路を通ってｎ-ベ
ース層３に供給される。この電子はＰＮＰトランジスタ
(ｐ+ エミッタ層１／ｎ+ バッファ層２およびｎ- ベー
ス層３／ｐベース領域４、６ (ｐ+ ベース領域５))のベ
ース電流として働き、よってこのＰＮＰトランジスタが
動作する。正孔は、ｐ+ エミッタ層１から注入され、ｎ
+ バッファ層２、ｎ- ベース層３を通って一部第二ｐベ
ース領域６へと流れる。そして多結晶Ｓｉ層１３を通っ
てカソード電極１１へと抜けていく。その際、多結晶Ｓ
ｉ層１３を正孔電流がとおることによって第二ｐベース
領域６の電位が上昇し、ついにはｎ+ エミッタ領域８か
ら電子の注入が生じ、ｐ+ エミッタ層１、ｎ+ バッファ
層２およびｎ- ベース層３、第二ｐベース領域６、ｎ+
エミッタ領域８からなる主サイリスタが動作する。ター
ンオフ時には、ゲート電極１０の電位を前記横型ＭＯＳ
ＦＥＴのしきい値以下に下げ、このＭＯＳＦＥＴをオフ
する。そうすることで、ｎ+ エミッタ領域８をカソード
電極１２から電位的に切離し、よって主サイリスタの動
作が止まる。
１２に正の電圧を印加した状態でゲート電極１０に正の
電圧を加えると、ゲート酸化膜９の下に反転層 (一部蓄
積層) が形成され、前記横型ＭＯＳＦＥＴがオンする。
これにより、まず電子がカソード電極１１→ｎ+ ソース
領域７→ＭＯＳＦＥＴのチャネルの径路を通ってｎ-ベ
ース層３に供給される。この電子はＰＮＰトランジスタ
(ｐ+ エミッタ層１／ｎ+ バッファ層２およびｎ- ベー
ス層３／ｐベース領域４、６ (ｐ+ ベース領域５))のベ
ース電流として働き、よってこのＰＮＰトランジスタが
動作する。正孔は、ｐ+ エミッタ層１から注入され、ｎ
+ バッファ層２、ｎ- ベース層３を通って一部第二ｐベ
ース領域６へと流れる。そして多結晶Ｓｉ層１３を通っ
てカソード電極１１へと抜けていく。その際、多結晶Ｓ
ｉ層１３を正孔電流がとおることによって第二ｐベース
領域６の電位が上昇し、ついにはｎ+ エミッタ領域８か
ら電子の注入が生じ、ｐ+ エミッタ層１、ｎ+ バッファ
層２およびｎ- ベース層３、第二ｐベース領域６、ｎ+
エミッタ領域８からなる主サイリスタが動作する。ター
ンオフ時には、ゲート電極１０の電位を前記横型ＭＯＳ
ＦＥＴのしきい値以下に下げ、このＭＯＳＦＥＴをオフ
する。そうすることで、ｎ+ エミッタ領域８をカソード
電極１２から電位的に切離し、よって主サイリスタの動
作が止まる。
【００１５】図６は本発明の別の実施例の絶縁ゲート型
サイリスタを一部削除して示した斜視図であり、図７は
そのようなセルの複数個を含む半導体素体上の構造のゲ
ート電極１０の厚さの中央を通る横断面図で、いずれも
図１と共通の部分には同一の符号が付されている。図に
おいて、カソード電極１１は、ｐ+ ベース領域５および
ｎ+ ソース領域７に図６で点線で示した方形の接触領域
１５で接触し、ゲート電極１０はこの接触領域１５を囲
んだ角環状に形成され、隣接セルのゲート電極１０とゲ
ートランナ１６により接続されている。第二ｐベース領
域６、ｎ+ エミッタ領域８も、このゲート電極１０の外
周部直下から角環状に囲んでいる。抵抗体の多結晶シリ
コン層１３はこのゲート電極１０をＰＳＧ層間絶縁層１
４を介して取り囲み、第二ｐベース領域６に接触してい
る。これにより多結晶シリコン抵抗体１３と第二ｐベー
ス領域６の接触面積を増大させることができ、素子全体
に占める主サイリスタの面積比が増加するため、より低
オン電圧化が図れる。
サイリスタを一部削除して示した斜視図であり、図７は
そのようなセルの複数個を含む半導体素体上の構造のゲ
ート電極１０の厚さの中央を通る横断面図で、いずれも
図１と共通の部分には同一の符号が付されている。図に
おいて、カソード電極１１は、ｐ+ ベース領域５および
ｎ+ ソース領域７に図６で点線で示した方形の接触領域
１５で接触し、ゲート電極１０はこの接触領域１５を囲
んだ角環状に形成され、隣接セルのゲート電極１０とゲ
ートランナ１６により接続されている。第二ｐベース領
域６、ｎ+ エミッタ領域８も、このゲート電極１０の外
周部直下から角環状に囲んでいる。抵抗体の多結晶シリ
コン層１３はこのゲート電極１０をＰＳＧ層間絶縁層１
４を介して取り囲み、第二ｐベース領域６に接触してい
る。これにより多結晶シリコン抵抗体１３と第二ｐベー
ス領域６の接触面積を増大させることができ、素子全体
に占める主サイリスタの面積比が増加するため、より低
オン電圧化が図れる。
【００１６】図８に示す本発明のさらに別の実施例の絶
縁ゲート型サイリスタでは、多結晶Ｓｉ抵抗体１３での
電位降下を効率よく行うため、多結晶Ｓｉ層１３とカソ
ード電極１１との間に、厚さ0.７μｍのシリコン酸化膜
よりなる絶縁層２４を配置し、抵抗体１３とカソード電
極１１との間の距離を大きくとっている。図９は帯状セ
ルを有する素子を上面から見た透視図で、それぞれ斜線
を引いた領域がゲート電極１０、抵抗体１３であり、抵
抗体１３は基板に領域４１で接触している。図１０、１
１、１２は、それぞれ正方形セル、円形セルおよびだ円
形セルを有する素子パターンを示す平面図である。
縁ゲート型サイリスタでは、多結晶Ｓｉ抵抗体１３での
電位降下を効率よく行うため、多結晶Ｓｉ層１３とカソ
ード電極１１との間に、厚さ0.７μｍのシリコン酸化膜
よりなる絶縁層２４を配置し、抵抗体１３とカソード電
極１１との間の距離を大きくとっている。図９は帯状セ
ルを有する素子を上面から見た透視図で、それぞれ斜線
を引いた領域がゲート電極１０、抵抗体１３であり、抵
抗体１３は基板に領域４１で接触している。図１０、１
１、１２は、それぞれ正方形セル、円形セルおよびだ円
形セルを有する素子パターンを示す平面図である。
【００１７】図１３は、本発明の一実施例の図６、図９
に示す絶縁ゲート型サイリスタと比較例としての図２に
示したＥＳＴ (以下ＥＳＴ−１とする) 、図４に示した
ＥＳＴ (以下ＥＳＴ−２とする) 、図５に示したＥＳＴ
(以下ＥＳＴ−３とする) およびＩＧＢＴの逆バイアス
安全動作領域 (ＲＢＳＯＡ) を図１４の回路を用いて１
２５℃で測定した結果である。図１４において、被測定
素子２１は、並列接続された１ｍＨのインダクタンス２
２およびフリーホイーリングダイオード２３を介して直
流電源２４に接続され、被測定素子２１のゲートは、２
５Ωの抵抗２５を介してゲート電源２６に接続されてい
る。被測定素子は、６００Ｖ用素子として作製されたも
ので、抵抗率0.０２Ω・ｃｍ、厚さ４５０μｍのｐ+ シ
リコン基板上にバッファ層として抵抗率0.１Ω・ｃｍ、
厚さ１０μｍのｎ+ 層、ｎベース層として抵抗率４０Ω
・ｃｍ、厚さ５５μｍのｎ- 層をエピタキシャル層を成
長させたウエーハを用いた。ｎ+ エミッタ領域８の長さ
は６μｍ、ｎ+ ソース領域７の長さは４μｍである。Ｅ
ＳＴ素子のエミッタ幅はいずれも２０μｍとした。ま
た、チップサイズは５素子とも１ｃｍ2 である。１００
Ａ導通時の電位降下で定義したオン電圧は、本発明の実
施例の絶縁ゲート型サイリスタが0.９Ｖ、ＥＳＴ−１が
1.６Ｖ、ＥＳＴ−２が1.７Ｖ、ＥＳＴ−３が1.０Ｖそし
てＩＧＢＴが2.３Ｖである。図１３からもわかるよう
に、本発明の実施例の素子はオン電圧が比較例の４素子
に比べ低いにもかかわらず、ＩＧＢＴに比べ2.５倍、例
えばＥＳＴ−１に比べ２倍の破壊耐量を持っていること
がわかる。これは、ｎ+ エミッタ領域８と第二ｐベース
領域６の間のＰＮ接合が均一に逆回復過程に入ること、
および第二ｐベース領域６が正孔電流のバイパスになる
ことによる。
に示す絶縁ゲート型サイリスタと比較例としての図２に
示したＥＳＴ (以下ＥＳＴ−１とする) 、図４に示した
ＥＳＴ (以下ＥＳＴ−２とする) 、図５に示したＥＳＴ
(以下ＥＳＴ−３とする) およびＩＧＢＴの逆バイアス
安全動作領域 (ＲＢＳＯＡ) を図１４の回路を用いて１
２５℃で測定した結果である。図１４において、被測定
素子２１は、並列接続された１ｍＨのインダクタンス２
２およびフリーホイーリングダイオード２３を介して直
流電源２４に接続され、被測定素子２１のゲートは、２
５Ωの抵抗２５を介してゲート電源２６に接続されてい
る。被測定素子は、６００Ｖ用素子として作製されたも
ので、抵抗率0.０２Ω・ｃｍ、厚さ４５０μｍのｐ+ シ
リコン基板上にバッファ層として抵抗率0.１Ω・ｃｍ、
厚さ１０μｍのｎ+ 層、ｎベース層として抵抗率４０Ω
・ｃｍ、厚さ５５μｍのｎ- 層をエピタキシャル層を成
長させたウエーハを用いた。ｎ+ エミッタ領域８の長さ
は６μｍ、ｎ+ ソース領域７の長さは４μｍである。Ｅ
ＳＴ素子のエミッタ幅はいずれも２０μｍとした。ま
た、チップサイズは５素子とも１ｃｍ2 である。１００
Ａ導通時の電位降下で定義したオン電圧は、本発明の実
施例の絶縁ゲート型サイリスタが0.９Ｖ、ＥＳＴ−１が
1.６Ｖ、ＥＳＴ−２が1.７Ｖ、ＥＳＴ−３が1.０Ｖそし
てＩＧＢＴが2.３Ｖである。図１３からもわかるよう
に、本発明の実施例の素子はオン電圧が比較例の４素子
に比べ低いにもかかわらず、ＩＧＢＴに比べ2.５倍、例
えばＥＳＴ−１に比べ２倍の破壊耐量を持っていること
がわかる。これは、ｎ+ エミッタ領域８と第二ｐベース
領域６の間のＰＮ接合が均一に逆回復過程に入ること、
および第二ｐベース領域６が正孔電流のバイパスになる
ことによる。
【００１８】図１６、１７は、図１５に示した本発明の
実施例の絶縁ゲート型サイリスタ６００Ｖ素子における
ｎ+ エミッタ領域の長さすなわちエミッタ幅ｗ1 を変え
たときのオン電圧および破壊耐量を示す。ｎ+ ソース領
域の長さ、ソース幅ｗ2 は一定で４μｍである。この結
果からわかるように、エミッタ領域幅ｗ1 をソース幅ｗ
2 より長くすると、オン電圧、破壊耐量とも向上してい
ることがわかる。これは、単位セルあたりのｎ+ エミッ
タ領域８の占める割合が大きくなるため、電子がより多
く注入されること、さらにはオフ時のホールの引き抜き
が、エミッタ幅ｗ1 の長さを長くしたことに伴って、第
二ｐベース領域６の占める割合が大きくなったことによ
る。しかしながら、ｗ1 を１００μｍ以上にすると逆に
オン電圧が増えはじめる。これは、単位セルあたりに占
めるＩＧＢＴ部の割合が小さくなるため、サイリスタが
オンするまでに必要な電圧が大きくなるためである。ま
た図１８、１９は、同じく６００Ｖ素子におけるソース
幅ｗ2 が６μｍのとき、図２０、２１は、ソース幅ｗ2
が１０μｍのときのオン電圧、破壊耐量の測定結果であ
る。それぞれ、図１６、１７と同様の結果を示してい
る。またオン電圧は、それぞれｗ1 がｗ2 の２５倍を超
えるところから増えはじめることがわかる。
実施例の絶縁ゲート型サイリスタ６００Ｖ素子における
ｎ+ エミッタ領域の長さすなわちエミッタ幅ｗ1 を変え
たときのオン電圧および破壊耐量を示す。ｎ+ ソース領
域の長さ、ソース幅ｗ2 は一定で４μｍである。この結
果からわかるように、エミッタ領域幅ｗ1 をソース幅ｗ
2 より長くすると、オン電圧、破壊耐量とも向上してい
ることがわかる。これは、単位セルあたりのｎ+ エミッ
タ領域８の占める割合が大きくなるため、電子がより多
く注入されること、さらにはオフ時のホールの引き抜き
が、エミッタ幅ｗ1 の長さを長くしたことに伴って、第
二ｐベース領域６の占める割合が大きくなったことによ
る。しかしながら、ｗ1 を１００μｍ以上にすると逆に
オン電圧が増えはじめる。これは、単位セルあたりに占
めるＩＧＢＴ部の割合が小さくなるため、サイリスタが
オンするまでに必要な電圧が大きくなるためである。ま
た図１８、１９は、同じく６００Ｖ素子におけるソース
幅ｗ2 が６μｍのとき、図２０、２１は、ソース幅ｗ2
が１０μｍのときのオン電圧、破壊耐量の測定結果であ
る。それぞれ、図１６、１７と同様の結果を示してい
る。またオン電圧は、それぞれｗ1 がｗ2 の２５倍を超
えるところから増えはじめることがわかる。
【００１９】表１は、図７および図１０ないし図１２に
も一部示したような異なるセル形状におけるオン電圧お
よびＶAK５００Ｖにおける最大ターンオフ電流によって
示した破壊耐量の測定結果を示す。各素子とも、ｎ+ ソ
ース幅ｗ1 ＝１０μｍ、ｎ+ソース幅ｗ2 ＝４μｍであ
る。
も一部示したような異なるセル形状におけるオン電圧お
よびＶAK５００Ｖにおける最大ターンオフ電流によって
示した破壊耐量の測定結果を示す。各素子とも、ｎ+ ソ
ース幅ｗ1 ＝１０μｍ、ｎ+ソース幅ｗ2 ＝４μｍであ
る。
【００２０】
【表１】 カソード電極１１との接触領域１５を、図７、図１０に
示したように正方形にすることにより、サイリスタ部分
の面積比率が増加し、ｎ+ エミッタ領域８と第二ｐベー
ス領域６との間のＰＮ接合が均一に逆回復過程に入り、
ベース領域６が正孔電流のバイパスになることにより、
オン電圧、破壊電圧とも、表１に示すように図１３の場
合の本発明の実施例の素子と同様に向上した。さらに角
数を増した場合も同様な結果を得た。また、図１１に示
す円形セル、図１２に示すだ円形セルでも、表１に示す
ように同様の結果を得た。
示したように正方形にすることにより、サイリスタ部分
の面積比率が増加し、ｎ+ エミッタ領域８と第二ｐベー
ス領域６との間のＰＮ接合が均一に逆回復過程に入り、
ベース領域６が正孔電流のバイパスになることにより、
オン電圧、破壊電圧とも、表１に示すように図１３の場
合の本発明の実施例の素子と同様に向上した。さらに角
数を増した場合も同様な結果を得た。また、図１１に示
す円形セル、図１２に示すだ円形セルでも、表１に示す
ように同様の結果を得た。
【００２１】本発明は、素子の定格電圧、基板の半導体
結晶の製法によらず、オン電圧の低減、破壊耐量の向上
に有効である。図２２は、バルクシリコンウエーハを用
いて作製した図１５に示した構造をもつ本発明の実施例
の絶縁ゲート型サイリスタ、ＥＳＴ−１、ＥＳＴ−２、
ＥＳＴ−３およびＩＧＢＴのいずれも２５００Ｖ素子の
１２５℃におけるＲＢＳＯＡを比較したものである。こ
の場合ｎ- 層３の厚さは４４０μｍであった。５素子の
オン電圧はそれぞれ、1.１Ｖ、2.０Ｖ、2.２Ｖ、1.４Ｖ
そして3.３Ｖである。６００Ｖ素子同様、またエピタキ
シャルウエーハ同様、本発明の実施例の素子はＥＳＴ、
ＩＧＢＴに比べ格段にＲＢＳＯＡが広い。またオン電圧
が低い。これを言い換えると、ｎ- ベース層３の抵抗
率、ＰＮＰワイドベーストランジスタの電流増幅率によ
らず、本発明は、オン電圧の劣化を全く伴わずにＲＢＳ
ＯＡを大きくできる。図２３、２４は６００Ｖ、２５０
０Ｖ素子のオン電圧・ターンオフ時間のトレードオフ比
較である。オン電圧は、６００Ｖ素子では１００Ａ／ｃ
ｍ2 、２５００Ｖ素子では５０Ａ／ｃｍ2 の電流導通時
の２５℃における電位降下で示す。またターンオフ時間
は１２５℃で測定したものである。いずれの場合も、本
発明の実施例の素子は、ＥＳＴ、ＩＧＢＴに比べ良いト
レードオフ特性を示すことがわかる。
結晶の製法によらず、オン電圧の低減、破壊耐量の向上
に有効である。図２２は、バルクシリコンウエーハを用
いて作製した図１５に示した構造をもつ本発明の実施例
の絶縁ゲート型サイリスタ、ＥＳＴ−１、ＥＳＴ−２、
ＥＳＴ−３およびＩＧＢＴのいずれも２５００Ｖ素子の
１２５℃におけるＲＢＳＯＡを比較したものである。こ
の場合ｎ- 層３の厚さは４４０μｍであった。５素子の
オン電圧はそれぞれ、1.１Ｖ、2.０Ｖ、2.２Ｖ、1.４Ｖ
そして3.３Ｖである。６００Ｖ素子同様、またエピタキ
シャルウエーハ同様、本発明の実施例の素子はＥＳＴ、
ＩＧＢＴに比べ格段にＲＢＳＯＡが広い。またオン電圧
が低い。これを言い換えると、ｎ- ベース層３の抵抗
率、ＰＮＰワイドベーストランジスタの電流増幅率によ
らず、本発明は、オン電圧の劣化を全く伴わずにＲＢＳ
ＯＡを大きくできる。図２３、２４は６００Ｖ、２５０
０Ｖ素子のオン電圧・ターンオフ時間のトレードオフ比
較である。オン電圧は、６００Ｖ素子では１００Ａ／ｃ
ｍ2 、２５００Ｖ素子では５０Ａ／ｃｍ2 の電流導通時
の２５℃における電位降下で示す。またターンオフ時間
は１２５℃で測定したものである。いずれの場合も、本
発明の実施例の素子は、ＥＳＴ、ＩＧＢＴに比べ良いト
レードオフ特性を示すことがわかる。
【００２２】本発明に基づく絶縁ゲート型サイリスタの
横型ＭＯＳＦＥＴを、図２５に示すようにトレンチ構造
にすることもできる。すなわち、半導体素体表面からの
ｐベース層への選択的拡散によりｎ+ 層を形成してから
トレンチ１７を堀り、そのｎ + 層をソース領域７とエミ
ッタ領域８に分け、トレンチ１７内に充填された絶縁物
８にゲート電極１０を埋め込んだ構造である。これによ
り、単一セルの幅を図３、図４の場合の５０μｍから４
０μｍに短くできる。そのためオン電圧が小さくでき
る。６００Ｖ素子の場合、1.１Ｖが1.０Ｖに、２５００
Ｖ素子の場合1.３Ｖが1.１Ｖになった。またそのときの
ＲＢＳＯＡも約1.３倍広くなった。
横型ＭＯＳＦＥＴを、図２５に示すようにトレンチ構造
にすることもできる。すなわち、半導体素体表面からの
ｐベース層への選択的拡散によりｎ+ 層を形成してから
トレンチ１７を堀り、そのｎ + 層をソース領域７とエミ
ッタ領域８に分け、トレンチ１７内に充填された絶縁物
８にゲート電極１０を埋め込んだ構造である。これによ
り、単一セルの幅を図３、図４の場合の５０μｍから４
０μｍに短くできる。そのためオン電圧が小さくでき
る。６００Ｖ素子の場合、1.１Ｖが1.０Ｖに、２５００
Ｖ素子の場合1.３Ｖが1.１Ｖになった。またそのときの
ＲＢＳＯＡも約1.３倍広くなった。
【００２３】図２６は本発明に基づく絶縁ゲート型サイ
リスタを横型構造にしたもので、図１、図３と共通の部
分には同一の符号が付されている。図３と異なる点は、
カソード電極１１と第二ｐベース領域６の表面層にｎ+
エミッタ領域８と並んでｐ+コンタクト領域１９が形成
され、カソード電極１１とそのコンタクト領域１９の間
に多結晶シリコン抵抗体１３が介在している点で、これ
により図１の縦型素子と同様に動作する。この横型絶縁
ゲート型サイリスタを、2.０μｍ厚のＳｉＯ2層３２を
有するＳＯＩ基板上に６００Ｖ用素子として作製した。
ｎ- ベース層３の厚さを３０μｍ、その不純物濃度を1.
０×１０14ｃｍ-3 であり、ｎ+ バッファ層２の拡散深
さを６μｍ、ｐ+ エミッタ層１の拡散深さを1.２μｍに
した。図２７は、この素子を同様に６００Ｖ用素子とし
て作製したＥＳＴ−１、ＩＧＢＴと共に上記図１４の回
路を用いてＲＢＳＯＡを１２５℃で測定した結果を示
す。１０Ａ導通時の電位降下で定義したオン電圧は、本
発明の実施例の横型絶縁ゲート型サイリスタが2.０Ｖ、
ＥＳＴ−１が2.６Ｖ、そしてＩＧＢＴが3.３Ｖであっ
た。図２７からもわかるように、本発明の実施例の素子
は、オン電圧が比較例の２素子に比べて低いにもかかわ
らず、ＩＧＢＴに比べ３倍、ＥＳＴ−１に比べ２倍の破
壊耐量を持っていることがわかる。これは、ｎ+ エミッ
タ領域８／第二ｐベース領域６のＰＮ接合が均一に逆回
復過程に入ること、第二ｐベース領域６が正孔電流のバ
イパスになることによる。
リスタを横型構造にしたもので、図１、図３と共通の部
分には同一の符号が付されている。図３と異なる点は、
カソード電極１１と第二ｐベース領域６の表面層にｎ+
エミッタ領域８と並んでｐ+コンタクト領域１９が形成
され、カソード電極１１とそのコンタクト領域１９の間
に多結晶シリコン抵抗体１３が介在している点で、これ
により図１の縦型素子と同様に動作する。この横型絶縁
ゲート型サイリスタを、2.０μｍ厚のＳｉＯ2層３２を
有するＳＯＩ基板上に６００Ｖ用素子として作製した。
ｎ- ベース層３の厚さを３０μｍ、その不純物濃度を1.
０×１０14ｃｍ-3 であり、ｎ+ バッファ層２の拡散深
さを６μｍ、ｐ+ エミッタ層１の拡散深さを1.２μｍに
した。図２７は、この素子を同様に６００Ｖ用素子とし
て作製したＥＳＴ−１、ＩＧＢＴと共に上記図１４の回
路を用いてＲＢＳＯＡを１２５℃で測定した結果を示
す。１０Ａ導通時の電位降下で定義したオン電圧は、本
発明の実施例の横型絶縁ゲート型サイリスタが2.０Ｖ、
ＥＳＴ−１が2.６Ｖ、そしてＩＧＢＴが3.３Ｖであっ
た。図２７からもわかるように、本発明の実施例の素子
は、オン電圧が比較例の２素子に比べて低いにもかかわ
らず、ＩＧＢＴに比べ３倍、ＥＳＴ−１に比べ２倍の破
壊耐量を持っていることがわかる。これは、ｎ+ エミッ
タ領域８／第二ｐベース領域６のＰＮ接合が均一に逆回
復過程に入ること、第二ｐベース領域６が正孔電流のバ
イパスになることによる。
【００２４】なお、以上の実施例と逆に第一導電形をｐ
形、第二導電形をｎ形にすることもできる。
形、第二導電形をｎ形にすることもできる。
【００２５】
【発明の効果】本発明によれば、ＥＳＴにおいてＩＧＢ
Ｔモードからサイリスタをラッチアップ状態にするため
の電位降下をＺ方向に流れる電流によって得ていたのに
対し、主電極とベース領域の間に抵抗体を介在させて電
位降下を得るようにすることにより、ターンオフ時のＰ
Ｎ接合の回復が均一となった。この結果、６００Ｖから
２５００Ｖクラス以上の広い耐圧領域において、ＥＳＴ
あるいはＩＧＢＴより、逆バイアス安全動作領域が広
く、かつトレードオフ特性の良好な電圧駆動型サイリス
タが得られた。
Ｔモードからサイリスタをラッチアップ状態にするため
の電位降下をＺ方向に流れる電流によって得ていたのに
対し、主電極とベース領域の間に抵抗体を介在させて電
位降下を得るようにすることにより、ターンオフ時のＰ
Ｎ接合の回復が均一となった。この結果、６００Ｖから
２５００Ｖクラス以上の広い耐圧領域において、ＥＳＴ
あるいはＩＧＢＴより、逆バイアス安全動作領域が広
く、かつトレードオフ特性の良好な電圧駆動型サイリス
タが得られた。
【図１】本発明の一実施例の絶縁ゲート型サイリスタの
切断斜視図
切断斜視図
【図２】ＥＳＴの切断斜視図
【図３】横型ＥＳＴの切断斜視図
【図４】改良ＥＳＴの断面図
【図５】別の改良ＥＳＴの断面図
【図６】本発明の別の実施例の絶縁ゲート型サイリスタ
の切断、一部削除斜視図
の切断、一部削除斜視図
【図７】図３の絶縁ゲート型サイリスタの半導体素体上
構造の横断面図
構造の横断面図
【図８】本発明の他の実施例の絶縁ゲート型サイリスタ
の断面図
の断面図
【図９】本発明の一実施例の絶縁ゲート型サイリスタの
透視平面図
透視平面図
【図１０】本発明の他の実施例の絶縁ゲート型サイリス
タの透視平面図
タの透視平面図
【図１１】本発明の他の実施例の絶縁ゲート型サイリス
タの透視平面図
タの透視平面図
【図１２】本発明の他の実施例の絶縁ゲート型サイリス
タの透視平面図
タの透視平面図
【図１３】本発明の実施例および比較例の６００Ｖ素子
のＲＢＳＯＡ図
のＲＢＳＯＡ図
【図１４】ＲＢＳＯＡ測定回路図
【図１５】本発明のさらに別の実施例の絶縁ゲート型サ
イリスタの断面図
イリスタの断面図
【図１６】本発明の実施例の６００Ｖ素子のｎ+ ソース
幅４μｍの場合のｎ+ エミッタ幅とオン電圧との関係線
図
幅４μｍの場合のｎ+ エミッタ幅とオン電圧との関係線
図
【図１７】ｎ+ ソース幅４μｍの場合のｎ+ エミッタ幅
をパラメータとした本発明の実施例の６００Ｖ素子のＲ
ＢＳＯＡ図
をパラメータとした本発明の実施例の６００Ｖ素子のＲ
ＢＳＯＡ図
【図１８】本発明の実施例の６００Ｖ素子のｎ+ ソース
幅６μｍの場合のｎ+ エミッタ幅とオン電圧との関係線
図
幅６μｍの場合のｎ+ エミッタ幅とオン電圧との関係線
図
【図１９】ｎ+ ソース幅６μｍの場合のｎ+ エミッタ幅
をパラメータとした本発明の実施例の６００Ｖ素子のＲ
ＢＳＯＡ図
をパラメータとした本発明の実施例の６００Ｖ素子のＲ
ＢＳＯＡ図
【図２０】本発明の実施例の６００Ｖ素子のｎ+ ソース
幅１０μｍの場合のｎ+ エミッタ幅とオン電圧との関係
線図
幅１０μｍの場合のｎ+ エミッタ幅とオン電圧との関係
線図
【図２１】ｎ+ ソース幅１０μｍの場合のｎ+ エミッタ
幅をパラメータとした本発明の実例の６００Ｖ素子のＲ
ＢＳＯＡ図
幅をパラメータとした本発明の実例の６００Ｖ素子のＲ
ＢＳＯＡ図
【図２２】本発明の実施例および比較例の２５００Ｖ素
子のＲＢＳＯＡ図
子のＲＢＳＯＡ図
【図２３】本発明の実施例および比較例の６００Ｖ素子
のオン電圧・ターンオフ時間トレードオフ特性図
のオン電圧・ターンオフ時間トレードオフ特性図
【図２４】本発明の実施例および比較例の２５００Ｖ素
子のオン電圧・ターンオフ時間トレードオフ特性図
子のオン電圧・ターンオフ時間トレードオフ特性図
【図２５】本発明のさらに別の実施例のトレンチ構造絶
縁ゲート型サイリスタの断面図
縁ゲート型サイリスタの断面図
【図２６】本発明のさらに別の実施例の横型絶縁ゲート
型サイリスタの断面図
型サイリスタの断面図
【図２７】図２６の本発明の横型素子の実施例および比
較例の６００Ｖ素子のＲＢＳＯＡ図
較例の６００Ｖ素子のＲＢＳＯＡ図
１ ｐ+ エミッタ層 ２ ｎ+ バッファ層 ３ ｎ- ベース層 ４ 第一ｐベース領域 ５ ｐ+ ベース領域 ６ 第二ｐベース領域 ７ ｎ+ ソース領域 ８ ｎ+ エミッタ領域 ９ ゲート酸化膜 １０ ゲート電極 １１ カソード電極 １２ アノード電極 １３ 多結晶Ｓｉ抵抗体 １４、２４ 絶縁層 １５ カソード電極接触部 １７ トレンチ １８ 絶縁物 １９ ｐ+ コンタクト領域
Claims (7)
- 【請求項１】高抵抗率の第一導電形ベース層と、その第
一導電形ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電形ベース領域と、第一の
第二導電形ベース領域の表面層に選択的に形成された第
一導電形ソース領域と、第二の第二導電形ベース領域の
表面層に選択的に形成された第一導電形エミッタ領域
と、第一導電形のソース領域およびエミッタ領域間には
さまれた第一の第二導電形ベース領域の露出部、第一導
電形ベース層の露出部、第二の第二導電形ベース領域の
表面上に絶縁膜を介して形成されたゲート電極と、第一
の第二導電形ベース領域の露出部と第一導電形ソース領
域と共通に接触する第一主電極と、その第一主電極と第
二の第二導電形ベース領域の露出部との間に介在して双
方に接触する抵抗体と、第一導電形ベース層の他面側に
形成された第二導電形エミッタ層と、その第二導電形エ
ミッタ層に接触する第二主電極とを備えたことを特徴と
する絶縁ゲート型サイリスタ。 - 【請求項２】高抵抗率の第一導電形ベース層と、その第
一導電形ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電形ベース領域と、第一の
第二導電形ベース領域の表面層に選択的に形成された第
一導電形ソース領域と、第二の第二導電形ベース領域の
表面層に選択的に形成された第一導電形エミッタ領域
と、第一導電形のソース領域およびエミッタ領域間には
さまれた第一の第二導電形ベース領域の露出部、第一導
電形ベース層の露出部、第二の第二導電形ベース領域の
表面上に絶縁膜を介して形成されたゲート電極と、第一
の第二導電形ベース領域の露出部と第一導電形ソース領
域と共通に接触する第一主電極と、その第一主電極と第
二の第二導電形ベース領域の露出部との間に介在して双
方に接触する抵抗体と、第一導電形ベース層の前記一面
側の表面層に第一、第二の第二導電形ベース領域と距離
を置いて形成された第二導電形エミッタ層と、その第二
導電形エミッタ層に接触する第二主電極とを備えたこと
を特徴とする絶縁ゲート型サイリスタ。 - 【請求項３】エミッタ領域のソース領域に向かう方向で
の長さが、ソース領域のエミッタ領域へ向かう方向での
長さより長く、その２５倍を超えない請求項１あるいは
２記載の絶縁ゲート型サイリスタ。 - 【請求項４】抵抗体と第一主電極とが、それらの間に介
在する絶縁膜にソース領域およびエミッタ領域間にはさ
まれた第一導電形ベース層の直上に開けられた開口部で
接触する請求項１ないし３のいずれかに記載の絶縁ゲー
ト型サイリスタ。 - 【請求項５】第一主電極の第一の第二導電形ベース領域
および第一導電形ソース領域との接触面の形状が多角
形、円形およびだ円形のいずれかである請求項１ないし
４のいずれかに記載の絶縁ゲート型サイリスタ。 - 【請求項６】第一および第二の第二導電形ベース領域の
間に表面に垂直に溝が掘られ、その溝の底面に第一導電
形ベース層が接し、第一導電形のソース領域およびエミ
ッタ領域はその溝の内面に沿って形成され、ゲート電極
はその溝の内面との間に絶縁膜を介して溝内に埋め込ま
れた請求項１ないし５のいずれかに記載の絶縁ゲート型
サイリスタ。 - 【請求項７】抵抗体が多結晶シリコンからなる請求項１
ないし６のいずれかに記載の絶縁ゲート型サイリスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00534895A JP3180875B2 (ja) | 1994-04-01 | 1995-01-18 | 絶縁ゲート型サイリスタ |
| DE69500782T DE69500782T2 (de) | 1994-04-01 | 1995-03-30 | Thyristor mit isoliertem Gate |
| EP95104741A EP0675545B1 (en) | 1994-04-01 | 1995-03-30 | Insulated gate thyristor |
| US08/412,346 US5614738A (en) | 1994-04-01 | 1995-03-31 | Insulated gate thyristor having a polysilicon resistor connected to its base |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6429394 | 1994-04-01 | ||
| JP6-64293 | 1994-06-20 | ||
| JP13676694 | 1994-06-20 | ||
| JP6-136766 | 1994-06-20 | ||
| JP00534895A JP3180875B2 (ja) | 1994-04-01 | 1995-01-18 | 絶縁ゲート型サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870116A true JPH0870116A (ja) | 1996-03-12 |
| JP3180875B2 JP3180875B2 (ja) | 2001-06-25 |
Family
ID=27276714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00534895A Expired - Fee Related JP3180875B2 (ja) | 1994-04-01 | 1995-01-18 | 絶縁ゲート型サイリスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5614738A (ja) |
| EP (1) | EP0675545B1 (ja) |
| JP (1) | JP3180875B2 (ja) |
| DE (1) | DE69500782T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274306A (ja) * | 1995-04-03 | 1996-10-18 | Fuji Electric Co Ltd | 絶縁ゲート型サイリスタ |
| DE19718432A1 (de) * | 1996-05-09 | 1997-11-13 | Fuji Electric Co Ltd | Thyristor mit isoliertem Gate |
| DE19638769C1 (de) * | 1996-09-21 | 1998-03-05 | Daimler Benz Ag | Emittergesteuerter Thyristor |
| US20030122149A1 (en) * | 1998-04-15 | 2003-07-03 | Junichi Sakano | Complex semiconductor device and electric power conversion appratus using it |
| DE59914556D1 (de) * | 1998-12-04 | 2007-12-27 | Infineon Technologies Ag | Leistungshalbleiterschalter |
| US9780202B2 (en) | 2015-08-31 | 2017-10-03 | Ixys Corporation | Trench IGBT with waved floating P-well electron injection |
| US10367085B2 (en) | 2015-08-31 | 2019-07-30 | Littelfuse, Inc. | IGBT with waved floating P-Well electron injection |
| US9780168B2 (en) | 2015-08-31 | 2017-10-03 | Ixys Corporation | IGBT with waved floating P-well electron injection |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2534415A1 (fr) * | 1982-10-07 | 1984-04-13 | Cii Honeywell Bull | Procede de fabrication de resistances electriques dans un materiau semi-conducteur polycristallin et dispositif a circuits integres resultant |
| JPS6380572A (ja) * | 1986-09-24 | 1988-04-11 | Fuji Electric Co Ltd | 伝導度変調型たて型ｍｏｓ−ｆｅｔ |
| US4847671A (en) * | 1987-05-19 | 1989-07-11 | General Electric Company | Monolithically integrated insulated gate semiconductor device |
| US4888627A (en) * | 1987-05-19 | 1989-12-19 | General Electric Company | Monolithically integrated lateral insulated gate semiconductor device |
| US4857983A (en) * | 1987-05-19 | 1989-08-15 | General Electric Company | Monolithically integrated semiconductor device having bidirectional conducting capability and method of fabrication |
| US4912541A (en) * | 1987-05-19 | 1990-03-27 | General Electric Company | Monolithically integrated bidirectional lateral semiconductor device with insulated gate control in both directions and method of fabrication |
| DE3902300C3 (de) * | 1988-01-30 | 1995-02-09 | Toshiba Kawasaki Kk | Abschaltthyristor |
| EP0389862A3 (de) * | 1989-03-29 | 1990-12-19 | Siemens Aktiengesellschaft | Abschaltbarer Thyristor |
| US5327002A (en) * | 1991-05-15 | 1994-07-05 | Kawasaki Steel Corporation | SRAM with gate oxide films of varied thickness |
| US5232865A (en) * | 1991-07-24 | 1993-08-03 | Micron Technology, Inc. | Method of fabricating vertically integrated oxygen-implanted polysilicon resistor |
| US5319222A (en) * | 1992-04-29 | 1994-06-07 | North Carolina State University | MOS gated thyristor having on-state current saturation capability |
| US5317171A (en) * | 1992-04-29 | 1994-05-31 | North Carolina State University | MOS gated thyristor with remote turn-off electrode |
| US5400277A (en) * | 1993-10-29 | 1995-03-21 | Vlsi Technology, Inc. | Semiconductor on insulator static random access meory cell utilizing polysilicon resistors formed in trenches |
-
1995
- 1995-01-18 JP JP00534895A patent/JP3180875B2/ja not_active Expired - Fee Related
- 1995-03-30 EP EP95104741A patent/EP0675545B1/en not_active Expired - Lifetime
- 1995-03-30 DE DE69500782T patent/DE69500782T2/de not_active Expired - Fee Related
- 1995-03-31 US US08/412,346 patent/US5614738A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0675545A2 (en) | 1995-10-04 |
| US5614738A (en) | 1997-03-25 |
| DE69500782T2 (de) | 1998-02-26 |
| DE69500782D1 (de) | 1997-11-06 |
| EP0675545A3 (en) | 1996-07-10 |
| JP3180875B2 (ja) | 2001-06-25 |
| EP0675545B1 (en) | 1997-10-01 |
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