JPH0851160A - 標準バイポーラ形ｅｃｌ処理用差動利得段 - Google Patents
標準バイポーラ形ｅｃｌ処理用差動利得段Info
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- JPH0851160A JPH0851160A JP6273233A JP27323394A JPH0851160A JP H0851160 A JPH0851160 A JP H0851160A JP 6273233 A JP6273233 A JP 6273233A JP 27323394 A JP27323394 A JP 27323394A JP H0851160 A JPH0851160 A JP H0851160A
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- Power Engineering (AREA)
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- Logic Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 半導体を基板とするバイポーラ形、モノリシ
ック集積回路に用いられる差動利得段において、キャパ
シタの寄生容量が増幅器に及ぼす影響を低減させる。 【構成】 多層構造モノリシックＭＯＳトランジスタ１
２，１４から成る差動増幅器の場合、これらトランジス
タのエミッタ間をキャパシタで結合することは、付随す
る遊漂容量のため、実際的等価回路は２９に示される如
きものになる。入力信号Ｖｉｎ（＋）およびＶ
ｉｎ（−）を、２つの単位利得バッファ段６６，６８に
よりそれぞれノード５６，６０へ送れば、これによりキ
ャパシタ４６，５２（すなわち容量ＣＳ）を横切る信号
電圧Ｖｉｎをゼロにすることができる。従ってキャパシ
タ４４，４８（すなわち容量ＣＳＵＢ）を横切る信号電
圧は差動増幅器に対する全入力電圧となる。したがっ
て、これらの電圧を維持するために必要な信号電流は等
価的に、バッファ６６，６８から供給されることとなり
寄生容量ＣＳＵＢ，ＣＳの効果が解消される。
ック集積回路に用いられる差動利得段において、キャパ
シタの寄生容量が増幅器に及ぼす影響を低減させる。 【構成】 多層構造モノリシックＭＯＳトランジスタ１
２，１４から成る差動増幅器の場合、これらトランジス
タのエミッタ間をキャパシタで結合することは、付随す
る遊漂容量のため、実際的等価回路は２９に示される如
きものになる。入力信号Ｖｉｎ（＋）およびＶ
ｉｎ（−）を、２つの単位利得バッファ段６６，６８に
よりそれぞれノード５６，６０へ送れば、これによりキ
ャパシタ４６，５２（すなわち容量ＣＳ）を横切る信号
電圧Ｖｉｎをゼロにすることができる。従ってキャパシ
タ４４，４８（すなわち容量ＣＳＵＢ）を横切る信号電
圧は差動増幅器に対する全入力電圧となる。したがっ
て、これらの電圧を維持するために必要な信号電流は等
価的に、バッファ６６，６８から供給されることとなり
寄生容量ＣＳＵＢ，ＣＳの効果が解消される。
Description
【０００１】
【産業利用上の分野】本発明は集積回路に関し、特に、
専用のＭＯＳキャパシタ酸化膜段を持たない標準のバイ
ポーラ形ＥＣＬプロセスを用いて集積回路内に差動利得
段を製作するための集積回路のトポロジーに関する。
専用のＭＯＳキャパシタ酸化膜段を持たない標準のバイ
ポーラ形ＥＣＬプロセスを用いて集積回路内に差動利得
段を製作するための集積回路のトポロジーに関する。
【０００２】
【従来技術】従来技術による差動増幅器では、ピーキン
グ周波数応答はキャパシタに依存している。増幅器の同
相成分除去比（ＣＭＲＲ）を良好な値にするためには、
増幅器のいかなる運転周波数でもアドミッタ電流源を高
インピーダンスにしておかなければならない。この条件
を満たすことは、一般に近代的なバイポーラ形の高速処
理では問題にならないが、具体的にモノリシック集積回
路の形の回路を製作するという場合は、キャパシタの存
在が若干問題になる。
グ周波数応答はキャパシタに依存している。増幅器の同
相成分除去比（ＣＭＲＲ）を良好な値にするためには、
増幅器のいかなる運転周波数でもアドミッタ電流源を高
インピーダンスにしておかなければならない。この条件
を満たすことは、一般に近代的なバイポーラ形の高速処
理では問題にならないが、具体的にモノリシック集積回
路の形の回路を製作するという場合は、キャパシタの存
在が若干問題になる。
【０００３】こうした問題は、標準のバイポーラ形集積
回路の製作プロセスでは真の浮動キャパシタ構造を製作
することが基本的に不可能なために起こる。実際に行な
われている周知のどの製作方法の場合も、キャパシタ構
造部と一般に集積回路の基板ノード等の外部ノードとの
間に望ましくない寄生容量が幾らか余分に発生する。こ
の望ましくない寄生容量は、エミッタ電流源との分路と
して現われ、そのためにインピーダンスが低下して、高
周波運転時に増幅器の同相成分除去比が低下することに
なる。
回路の製作プロセスでは真の浮動キャパシタ構造を製作
することが基本的に不可能なために起こる。実際に行な
われている周知のどの製作方法の場合も、キャパシタ構
造部と一般に集積回路の基板ノード等の外部ノードとの
間に望ましくない寄生容量が幾らか余分に発生する。こ
の望ましくない寄生容量は、エミッタ電流源との分路と
して現われ、そのためにインピーダンスが低下して、高
周波運転時に増幅器の同相成分除去比が低下することに
なる。
【０００４】増幅器の小信号解析では、キャパシタ構造
が対称であれば同相成分除去比を高い値に維持しうる
（すなわち、差動出力において望ましくない同相モード
の項が相殺される）ことになるかもしれないが、増幅段
の大信号伝達関数が非線形であれば、同相モード信号と
差動モード信号との望ましくない混在化が起こる。こう
した条件下では、有効同相成分除去比が許容できないほ
ど低い値まで低下してしまうこともある。そのため、モ
ノリシック集積回路における差動利得段の具体的な製作
方法には、今も問題が残っているのである。
が対称であれば同相成分除去比を高い値に維持しうる
（すなわち、差動出力において望ましくない同相モード
の項が相殺される）ことになるかもしれないが、増幅段
の大信号伝達関数が非線形であれば、同相モード信号と
差動モード信号との望ましくない混在化が起こる。こう
した条件下では、有効同相成分除去比が許容できないほ
ど低い値まで低下してしまうこともある。そのため、モ
ノリシック集積回路における差動利得段の具体的な製作
方法には、今も問題が残っているのである。
【０００５】
【発明が解決しようとする問題点】本発明は、３層形Ｍ
ＯＳキャパシタ構造とともに用いられて、キャパシタの
寄生容量が増幅器の性能に及ぼす望ましくない効果を大
幅に低減させる形態を実現しうる「ブートストラップ」
回路を提供することを目的とするものである。
ＯＳキャパシタ構造とともに用いられて、キャパシタの
寄生容量が増幅器の性能に及ぼす望ましくない効果を大
幅に低減させる形態を実現しうる「ブートストラップ」
回路を提供することを目的とするものである。
【０００６】
【問題を解決するための手段】本発明に係る回路技術
は、酸化物により分離された最低３層の導電層を用いて
ＭＯＳキャパシタを形成させる集積回路プロセスに適し
ており、専用の酸化膜段を持たないプロセス用として効
果的である。
は、酸化物により分離された最低３層の導電層を用いて
ＭＯＳキャパシタを形成させる集積回路プロセスに適し
ており、専用の酸化膜段を持たないプロセス用として効
果的である。
【０００７】具体的には、本発明による差動利得段は、
半導体を基板とするバイポーラ形モノリシック集積回路
に用いられる差動利得段であって、入力端子と出力端子
と制御端子とを有する第１のトランジスタと、入力端子
と出力端子と制御端子とを有する第２のトランジスタと
を含むとともに、第１のトランジスタの制御端子が第２
のトランジスタの制御端子に連結され、第１のトランジ
スタの入力端子が利得段の非反転入力部、出力端子が利
得段の反転出力部となり、第２のトランジスタの入力端
子が利得段の反転入力部、出力端子が利得段の非反転出
力部となる差動利得段において、（ａ）第１および第２
の端子を有するとともに第１および第２のトランジスタ
の制御端子間に連結されるピーキング・キャパシタと、
（ｂ）基板に対して第１の間隔をあけて配置される第１
および第２のキャパシタ手段であって、第１のキャパシ
タ手段が第１のトランジスタの制御端子に連結されると
ともに、第２のキャパシタ手段が第２のトランジスタの
制御端子に連結される第１および第２のキャパシタ手段
と、（ｃ）基板に対して第２の間隔をあけて配置される
第３および第４のキャパシタ手段であって、第３のキャ
パシタ手段が第１のキャパシタ手段に接続されるととも
に前記接続部が第１のノードとなり、第４のキャパシタ
手段が第２のキャパシタ手段に接続されるとともに前記
接続部が第２のノードとなる第３および第４のキャパシ
タ手段と、（ｄ）入力部が利得段の非反転入力部に接続
されるとともに出力部が前記第１のノードに接続される
第１のバッファ手段と、（ｅ）入力部が利得段の反転入
力部に接続されるとともに出力部が前記第２のノードに
接続される第２のバッファ手段とからなるキャパシタ段
を含むことを特徴とするものである。
半導体を基板とするバイポーラ形モノリシック集積回路
に用いられる差動利得段であって、入力端子と出力端子
と制御端子とを有する第１のトランジスタと、入力端子
と出力端子と制御端子とを有する第２のトランジスタと
を含むとともに、第１のトランジスタの制御端子が第２
のトランジスタの制御端子に連結され、第１のトランジ
スタの入力端子が利得段の非反転入力部、出力端子が利
得段の反転出力部となり、第２のトランジスタの入力端
子が利得段の反転入力部、出力端子が利得段の非反転出
力部となる差動利得段において、（ａ）第１および第２
の端子を有するとともに第１および第２のトランジスタ
の制御端子間に連結されるピーキング・キャパシタと、
（ｂ）基板に対して第１の間隔をあけて配置される第１
および第２のキャパシタ手段であって、第１のキャパシ
タ手段が第１のトランジスタの制御端子に連結されると
ともに、第２のキャパシタ手段が第２のトランジスタの
制御端子に連結される第１および第２のキャパシタ手段
と、（ｃ）基板に対して第２の間隔をあけて配置される
第３および第４のキャパシタ手段であって、第３のキャ
パシタ手段が第１のキャパシタ手段に接続されるととも
に前記接続部が第１のノードとなり、第４のキャパシタ
手段が第２のキャパシタ手段に接続されるとともに前記
接続部が第２のノードとなる第３および第４のキャパシ
タ手段と、（ｄ）入力部が利得段の非反転入力部に接続
されるとともに出力部が前記第１のノードに接続される
第１のバッファ手段と、（ｅ）入力部が利得段の反転入
力部に接続されるとともに出力部が前記第２のノードに
接続される第２のバッファ手段とからなるキャパシタ段
を含むことを特徴とするものである。
【０００８】
【実施例】以下、本発明の好ましい実施例を例示した添
付図面を参照して、本発明をより詳細に説明するととも
に、その実施方法をより明確に示す。
付図面を参照して、本発明をより詳細に説明するととも
に、その実施方法をより明確に示す。
【０００９】従来技術に係る差動増幅器１０を図１に示
す。周知の態様において、差動増幅器１０は２つの入力
部１２、１４を有しており、入力部１２、１４間の差の
関数である出力信号Ｖout を発生させる。
す。周知の態様において、差動増幅器１０は２つの入力
部１２、１４を有しており、入力部１２、１４間の差の
関数である出力信号Ｖout を発生させる。
【００１０】図１に示すように、差動増幅器１０は、そ
れぞれのエミッタが互いに連結された一対のトランジス
タＱ1 、Ｑ2 からなる。各エミッタには、各々電流Ｉe
を引き込むそれぞれのエミッタ電流源１６、１８により
バイアスがかけられている。第１のトランジスタＱ1 の
ベースは、入力信号Ｖin(+) が入力される第１の入力部
１２となり、第２のトランジスタのベースは、入力信号
Ｖin(-) が入力される別な入力部１４となっている。出
力信号Ｖout は、それぞれの負荷抵抗器２０、２２を介
して各々正電源線Ｖccに接続されたトランジスタＱ1 、
Ｑ2 のコレクタ間において得られる。出力信号Ｖccは、
トランジスタＱ2 のコレクタ出力Ｖout(+)とトランジス
タＱ1 のコレクタ出力Ｖout(-)との差を表す。差動増幅
器の場合は、入力信号が等しい時（すなわちＶin(+) ＝
Ｖin(-) の時）に出力信号（Ｖout ）がゼロになること
が理想的である。実際の差動増幅器１０には、正の小信
号Ｖout(+)または負の小信号Ｖout(-)が存在する。差動
増幅器１０の同相成分除去比（ＣＭＲＲ）は、入力信号
Ｖin(+) 、Ｖin(-) が等しい時に増幅器１０がどの程度
出力信号Ｖout をゼロにしうる能力を持っているか示す
尺度なのである。
れぞれのエミッタが互いに連結された一対のトランジス
タＱ1 、Ｑ2 からなる。各エミッタには、各々電流Ｉe
を引き込むそれぞれのエミッタ電流源１６、１８により
バイアスがかけられている。第１のトランジスタＱ1 の
ベースは、入力信号Ｖin(+) が入力される第１の入力部
１２となり、第２のトランジスタのベースは、入力信号
Ｖin(-) が入力される別な入力部１４となっている。出
力信号Ｖout は、それぞれの負荷抵抗器２０、２２を介
して各々正電源線Ｖccに接続されたトランジスタＱ1 、
Ｑ2 のコレクタ間において得られる。出力信号Ｖccは、
トランジスタＱ2 のコレクタ出力Ｖout(+)とトランジス
タＱ1 のコレクタ出力Ｖout(-)との差を表す。差動増幅
器の場合は、入力信号が等しい時（すなわちＶin(+) ＝
Ｖin(-) の時）に出力信号（Ｖout ）がゼロになること
が理想的である。実際の差動増幅器１０には、正の小信
号Ｖout(+)または負の小信号Ｖout(-)が存在する。差動
増幅器１０の同相成分除去比（ＣＭＲＲ）は、入力信号
Ｖin(+) 、Ｖin(-) が等しい時に増幅器１０がどの程度
出力信号Ｖout をゼロにしうる能力を持っているか示す
尺度なのである。
【００１１】差動増幅器１０は、参照符号２４に示すキ
ャパシタによって決まるピーキング周波数応答を有して
いる。増幅器１０の同相成分除去比（ＣＭＲＲ）を良好
な値にするためには、増幅器１０のいかなる運転周波数
でもエミッタ電流源１６、１８を高インピーダンスにし
ておかなければならない。
ャパシタによって決まるピーキング周波数応答を有して
いる。増幅器１０の同相成分除去比（ＣＭＲＲ）を良好
な値にするためには、増幅器１０のいかなる運転周波数
でもエミッタ電流源１６、１８を高インピーダンスにし
ておかなければならない。
【００１２】次に、図２に、それぞれ参照符号２４、２
６に示す本発明に係る２つの対称な３層形ＭＯＳ（金属
酸化膜半導体）キャパシタ構造部を示す。本発明に係る
ＭＯＳキャパシタ構造部２４は、モノリシック集積回路
として製作される差動増幅器１０（図１）に適してい
る。モノリシック集積回路においては、全ての回路構成
要素、たとえばトランジスタＱ1 、Ｑ2 が、図２の参照
符号２８に示す半導体基板内または基板上に周知の態様
で形成される。第１のＭＯＳキャパシタ構造部２４は、
第１のキャパシタ板または層３０と第２のキャパシタ板
３２またはＣS と第３のキャパシタ板３４またはＣ2 と
からなる。第１のキャパシタ板３０は、基板２８ととも
に容量ＣSUB を形成する。第２のキャパシタ板３２と第
１のキャパシタ板３０は容量ＣS を形成し、第２および
第３のキャパシタ板３２、３４は容量Ｃ2 を形成する。
同様に、第２のＭＯＳキャパシタ構造部２６は、第１、
第２、第３のキャパシタ板３０、３２、３４と同じ高さ
に配された第４のキャパシタ板または層３６と第５のキ
ャパシタ板３８と第６のキャパシタ板４０とからなる。
また、第４のキャパシタ板３６と基板２８とが、容量Ｃ
SUB を形成する。第４および第５のキャパシタ板３６、
３８は容量ＣS を、第５および第６のキャパシタ板３
８、４０は容量Ｃ1 を形成する。各キャパシタ板３０、
３２、３４、３６、３８、４０は、図２に示すように、
適切な誘電体４２により分離されている。
６に示す本発明に係る２つの対称な３層形ＭＯＳ（金属
酸化膜半導体）キャパシタ構造部を示す。本発明に係る
ＭＯＳキャパシタ構造部２４は、モノリシック集積回路
として製作される差動増幅器１０（図１）に適してい
る。モノリシック集積回路においては、全ての回路構成
要素、たとえばトランジスタＱ1 、Ｑ2 が、図２の参照
符号２８に示す半導体基板内または基板上に周知の態様
で形成される。第１のＭＯＳキャパシタ構造部２４は、
第１のキャパシタ板または層３０と第２のキャパシタ板
３２またはＣS と第３のキャパシタ板３４またはＣ2 と
からなる。第１のキャパシタ板３０は、基板２８ととも
に容量ＣSUB を形成する。第２のキャパシタ板３２と第
１のキャパシタ板３０は容量ＣS を形成し、第２および
第３のキャパシタ板３２、３４は容量Ｃ2 を形成する。
同様に、第２のＭＯＳキャパシタ構造部２６は、第１、
第２、第３のキャパシタ板３０、３２、３４と同じ高さ
に配された第４のキャパシタ板または層３６と第５のキ
ャパシタ板３８と第６のキャパシタ板４０とからなる。
また、第４のキャパシタ板３６と基板２８とが、容量Ｃ
SUB を形成する。第４および第５のキャパシタ板３６、
３８は容量ＣS を、第５および第６のキャパシタ板３
８、４０は容量Ｃ1 を形成する。各キャパシタ板３０、
３２、３４、３６、３８、４０は、図２に示すように、
適切な誘電体４２により分離されている。
【００１３】次に図３（ａ）において、２つのＭＯＳキ
ャパシタ構造部２４、２６（図２）は交差結合的に接続
され、参照符号２７に示す同等の回路となっている。図
において、第１のキャパシタ板３０と基板２８とが、容
量ＣSUB の第１のキャパシタ４４として示されている。
第１および第２のキャパシタ板３０、３２は容量ＣSの
第２のキャパシタ４６として図示されている。第２およ
び第３のキャパシタ板３２、３４は容量Ｃ2 の第３のキ
ャパシタ４８として図示されている。同様に、第４のキ
ャパシタ板３６と基板とが容量ＣSUB の第４のキャパシ
タ５０を形成している。第４および第５のキャパシタ板
３６、３８が容量ＣS の第５のキャパシタ５２を形成
し、第５および第６のキャパシタ板３８、４０が容量Ｃ
1 の第６のキャパシタ５４を形成している。
ャパシタ構造部２４、２６（図２）は交差結合的に接続
され、参照符号２７に示す同等の回路となっている。図
において、第１のキャパシタ板３０と基板２８とが、容
量ＣSUB の第１のキャパシタ４４として示されている。
第１および第２のキャパシタ板３０、３２は容量ＣSの
第２のキャパシタ４６として図示されている。第２およ
び第３のキャパシタ板３２、３４は容量Ｃ2 の第３のキ
ャパシタ４８として図示されている。同様に、第４のキ
ャパシタ板３６と基板とが容量ＣSUB の第４のキャパシ
タ５０を形成している。第４および第５のキャパシタ板
３６、３８が容量ＣS の第５のキャパシタ５２を形成
し、第５および第６のキャパシタ板３８、４０が容量Ｃ
1 の第６のキャパシタ５４を形成している。
【００１４】さらに図３（ａ）において、第１のキャパ
シタ４４と第２のキャパシタ４６との接続部に第１の端
子またはノード５６があり、第２のキャパシタ４６と第
３のキャパシタ４８との接続部に第２のノード５８があ
る。同様に、第４のキャパシタ５０と第５のキャパシタ
５２との接続部に第３のノード６０が、第５のキャパシ
タ５２と第６のキャパシタ５４との接続部に第４のノー
ド６２がある。
シタ４４と第２のキャパシタ４６との接続部に第１の端
子またはノード５６があり、第２のキャパシタ４６と第
３のキャパシタ４８との接続部に第２のノード５８があ
る。同様に、第４のキャパシタ５０と第５のキャパシタ
５２との接続部に第３のノード６０が、第５のキャパシ
タ５２と第６のキャパシタ５４との接続部に第４のノー
ド６２がある。
【００１５】次に、図３（ｂ）に、第３および第６のキ
ャパシタ４８、５４が組み合わさってキャパシタ６４に
なっている点以外は図３（ａ）の回路２７と同じ同等回
路２９を示す。組み合わさったキャパシタ６４は、参照
符号ＣD に示す容量を有している。容量ＣD は、並列の
容量Ｃ1 、Ｃ2 からなる。キャパシタ６４は、差動増幅
器１０のエミッタ間に連結されたキャパシタ２４に対応
する（前記図１参照）。図３（ｂ）に示すように、容量
ＣD は前記同等回路の第２の端子５８と第４の端子６２
との間において得られる。
ャパシタ４８、５４が組み合わさってキャパシタ６４に
なっている点以外は図３（ａ）の回路２７と同じ同等回
路２９を示す。組み合わさったキャパシタ６４は、参照
符号ＣD に示す容量を有している。容量ＣD は、並列の
容量Ｃ1 、Ｃ2 からなる。キャパシタ６４は、差動増幅
器１０のエミッタ間に連結されたキャパシタ２４に対応
する（前記図１参照）。図３（ｂ）に示すように、容量
ＣD は前記同等回路の第２の端子５８と第４の端子６２
との間において得られる。
【００１６】さらに図３（ｂ）において、容量ＣSUB お
よびＣS は、モノリシック集積回路に発生する寄生容量
を表す。容量ＣD に関連ある寄生容量は、２本の同一の
分路６６、６８によって形成される。第１の分路６６
は、それぞれ容量ＣS およびＣSUB の第１および第２の
直列のキャパシタ４６、４４からなる。第２の分路６８
も容量ＣS およびＣSUB の第４および第５の直列のキャ
パシタ５２、５０からなる。前記のように、ＭＯＳキャ
パシタ構造部２４、２６は全く同じ構造になっている。
図３（ｂ）に示すように、第１の分路６６が端子５８と
基板２８とを連結し、第２の分路６８が他方の端子６２
と基板２８とを連結している。図３（ｂ）において、基
板は、参照符号２８’に示す共通ノードとして表されて
いる。
よびＣS は、モノリシック集積回路に発生する寄生容量
を表す。容量ＣD に関連ある寄生容量は、２本の同一の
分路６６、６８によって形成される。第１の分路６６
は、それぞれ容量ＣS およびＣSUB の第１および第２の
直列のキャパシタ４６、４４からなる。第２の分路６８
も容量ＣS およびＣSUB の第４および第５の直列のキャ
パシタ５２、５０からなる。前記のように、ＭＯＳキャ
パシタ構造部２４、２６は全く同じ構造になっている。
図３（ｂ）に示すように、第１の分路６６が端子５８と
基板２８とを連結し、第２の分路６８が他方の端子６２
と基板２８とを連結している。図３（ｂ）において、基
板は、参照符号２８’に示す共通ノードとして表されて
いる。
【００１７】また、図３（ａ）および３（ｂ）におい
て、第１および第３のノードまたは端子５６、６０は、
それぞれ直列接続のキャパシタ４４、４６およびキャパ
シタ５０、５２の中間点に配されている。言い換えれ
ば、第１および第３の端子５６、６０は、図２に示す構
造部２４、２６の第１層のキャパシタ板３０、３６に対
応する。したがって、第１層のキャパシタ板３０、３６
は、第２層のキャパシタ板３２、３８および第３層のキ
ャパシタ板３４、４０と基板２８との静電遮蔽体とな
る。さらに、この静電遮蔽体に付随ある容量が、容量Ｃ
S となっている。
て、第１および第３のノードまたは端子５６、６０は、
それぞれ直列接続のキャパシタ４４、４６およびキャパ
シタ５０、５２の中間点に配されている。言い換えれ
ば、第１および第３の端子５６、６０は、図２に示す構
造部２４、２６の第１層のキャパシタ板３０、３６に対
応する。したがって、第１層のキャパシタ板３０、３６
は、第２層のキャパシタ板３２、３８および第３層のキ
ャパシタ板３４、４０と基板２８との静電遮蔽体とな
る。さらに、この静電遮蔽体に付随ある容量が、容量Ｃ
S となっている。
【００１８】以下に、図４および５を参照しながら、差
動増幅器１０（図１）にＭＯＳ構造２４、２６を用い
て、モノリシック集積回路の差動増幅器１０における寄
生容量の望ましくない効果を軽減または解消させる方法
について説明する。差動増幅器１０にＭＯＳキャパシタ
構造２４、２６を用いて寄生容量ＣParasitic(1)および
ＣParasitic(2)（図１）の望ましくない効果を軽減また
は解消させる方法は２通りある。同等の回路２７、２９
（図３（ａ）および３（ｂ））において、容量ＣS およ
びＣSUB がこうした寄生容量を表している。
動増幅器１０（図１）にＭＯＳ構造２４、２６を用い
て、モノリシック集積回路の差動増幅器１０における寄
生容量の望ましくない効果を軽減または解消させる方法
について説明する。差動増幅器１０にＭＯＳキャパシタ
構造２４、２６を用いて寄生容量ＣParasitic(1)および
ＣParasitic(2)（図１）の望ましくない効果を軽減また
は解消させる方法は２通りある。同等の回路２７、２９
（図３（ａ）および３（ｂ））において、容量ＣS およ
びＣSUB がこうした寄生容量を表している。
【００１９】次に図４において、エミッタのキャパシタ
２４が、二重のＭＯＳキャパシタ構造２４、２６の同等
回路２９に置き換えられている。図４に示す構成は、キ
ャパシタＣS を横切る入力信号電圧Ｖinをゼロにするこ
とにより、容量ＣS のリアクタンスを中和する働きをす
ることから、「中和形ブートストラップ」と呼ぶことに
する。
２４が、二重のＭＯＳキャパシタ構造２４、２６の同等
回路２９に置き換えられている。図４に示す構成は、キ
ャパシタＣS を横切る入力信号電圧Ｖinをゼロにするこ
とにより、容量ＣS のリアクタンスを中和する働きをす
ることから、「中和形ブートストラップ」と呼ぶことに
する。
【００２０】図４に示すように、入力信号Ｖin(+) およ
びＶin(-) は、２つの単位利得バッファ段６６、６８に
より緩衝された後に、それぞれ第１および第３のノード
５６、６０へと送られる。これによって、キャパシタ４
６、５２（すなわち容量ＣS）を横切る信号電圧Ｖinを
ゼロにすることができる。キャパシタ４４、４８（すな
わち容量ＣSUB ）を横切る信号電圧は増幅器１０に対す
る全入力電圧となることが理解されよう。したがって、
これらの電圧を維持するために必要な信号電流は増幅器
１０からではなく、バッファ６６、６８から供給され
る。このため、増幅器１０に対する寄生容量ＣSUB 、Ｃ
S の効果が解消されるのである。
びＶin(-) は、２つの単位利得バッファ段６６、６８に
より緩衝された後に、それぞれ第１および第３のノード
５６、６０へと送られる。これによって、キャパシタ４
６、５２（すなわち容量ＣS）を横切る信号電圧Ｖinを
ゼロにすることができる。キャパシタ４４、４８（すな
わち容量ＣSUB ）を横切る信号電圧は増幅器１０に対す
る全入力電圧となることが理解されよう。したがって、
これらの電圧を維持するために必要な信号電流は増幅器
１０からではなく、バッファ６６、６８から供給され
る。このため、増幅器１０に対する寄生容量ＣSUB 、Ｃ
S の効果が解消されるのである。
【００２１】次に図５に、本発明に係る第２の技術を示
す。この第２の技術の場合は、寄生容量ＣS を中和する
代わりに、これを応答ピーキング・キャパシタ２４の一
部分として利用しているので、「非中和形ブートストラ
ップ」と呼ぶ。当業者には、これにより集積回路の集積
度が高まることが理解されよう。この非中和形ブートス
トラップの製作方法は、バッファ６６、６８の出力部を
クロスオーバ配線にして、容量ＣD のように各キャパシ
タ４６、５２（すなわち容量ＣS ）を横切る差動入力電
圧Ｖinを発生させるようにしてある点以外は、図４の場
合と同様である。端子６２、５８における総有効容量
は、ＣD （第１の方法の場合のように）ではなく、ＣD
＋ＣS となる。この場合も、単位利得バッファ６６、６
８の出力インピーダンスが低いために、増幅器１０に対
する容量ＣSUB の効果が軽減される。
す。この第２の技術の場合は、寄生容量ＣS を中和する
代わりに、これを応答ピーキング・キャパシタ２４の一
部分として利用しているので、「非中和形ブートストラ
ップ」と呼ぶ。当業者には、これにより集積回路の集積
度が高まることが理解されよう。この非中和形ブートス
トラップの製作方法は、バッファ６６、６８の出力部を
クロスオーバ配線にして、容量ＣD のように各キャパシ
タ４６、５２（すなわち容量ＣS ）を横切る差動入力電
圧Ｖinを発生させるようにしてある点以外は、図４の場
合と同様である。端子６２、５８における総有効容量
は、ＣD （第１の方法の場合のように）ではなく、ＣD
＋ＣS となる。この場合も、単位利得バッファ６６、６
８の出力インピーダンスが低いために、増幅器１０に対
する容量ＣSUB の効果が軽減される。
【００２２】本発明は、その精神または重要な特徴に反
することなく、これ以外の特定の実施形態で構成するこ
とも可能である。したがって、ここに開示されている実
施例は、例示的かつ非制限的なものと見なされ、本発明
の範囲は、前記説明よりもむしろ添付の特許請求の範囲
によって示されており、したがって添付の特許請求の範
囲と同等の意味および範囲に含まれる全ての変更はこれ
に包含されるものである。
することなく、これ以外の特定の実施形態で構成するこ
とも可能である。したがって、ここに開示されている実
施例は、例示的かつ非制限的なものと見なされ、本発明
の範囲は、前記説明よりもむしろ添付の特許請求の範囲
によって示されており、したがって添付の特許請求の範
囲と同等の意味および範囲に含まれる全ての変更はこれ
に包含されるものである。
【図面の簡単な説明】
【図１】ピーキング周波数応答を有する周知の差動増幅
段を示す図
段を示す図
【図２】本発明に係るキャパシタ構造部の断面図
【図３】図３（ａ）と図３（ｂ）は図２のキャパシタ構
造の同等回路を各々示す略図
造の同等回路を各々示す略図
【図４】図３（ｂ）のキャパシタ構造部を内蔵した差動
増幅段を示す回路図
増幅段を示す回路図
【図５】本発明に係るキャパシタ構造の別な実施例を示
す回路図
す回路図
１０ 差動増幅器 １２，１４ 入力部 １６，１８ エミッタ電流源 ２０，２２ 負荷抵抗器 ２４，２６，４４，４６，４８，５０，５２，５４，６
４ キャパシタ ２７，２９ 回路 ２８ 基板 ３０，３２，３４，３６，４０ キャパシタ板 ４２ 誘電体 ５６，５８，６０，６２ 端子（ノード） ６６，６８ 分路
４ キャパシタ ２７，２９ 回路 ２８ 基板 ３０，３２，３４，３６，４０ キャパシタ板 ４２ 誘電体 ５６，５８，６０，６２ 端子（ノード） ６６，６８ 分路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 19/086
Claims (8)
- 【請求項１】 基板が半導体のバイポーラ形モノリシッ
ク集積回路に用いられる差動利得段であって、入力端子
と出力端子と制御端子とを有する第１のトランジスタ
と、入力端子と出力端子と制御端子とを有する第２のト
ランジスタとを含むとともに、前記第１のトランジスタ
の前記制御端子が前記第２のトランジスタの前記制御端
子に連結され、前記第１のトランジスタの前記入力端子
が前記利得段の非反転入力部、前記出力端子が前記利得
段の反転出力部となり、前記第２のトランジスタの前記
入力端子が前記利得段の反転入力部、前記出力端子が前
記利得段の非反転出力部となる差動利得段において、 （ａ）第１および第２の端子を有するとともに、前記第
１および第２のトランジスタの前記制御端子間に連結さ
れるピーキング・キャパシタと、 （ｂ）前記基板に対して第１の間隔をあけて配置される
第１および第２のキャパシタ手段であって、第１のキャ
パシタ手段が前記第１のトランジスタの前記制御端子に
連結されるとともに、第２のキャパシタ手段が前記第２
のトランジスタの前記制御端子に連結される第１および
第２のキャパシタ手段と、 （ｃ）前記基板に対して第２の間隔をあけて配置される
第３および第４のキャパシタ手段であって、第３のキャ
パシタ手段が前記第１のキャパシタ手段に接続されると
ともに前記接続部が第１のノードを形成し、第４のキャ
パシタ手段が前記第２のキャパシタ手段に接続されると
ともに前記接続部が第２のノードを形成する第３および
第４のキャパシタ手段と、 （ｄ）入力部が前記利得段の前記非反転入力部に接続さ
れるとともに出力部が前記第１のノードに接続される第
１のバッファ手段と、 （ｅ）入力部が前記利得段の前記反転入力部に接続され
るとともに出力部が前記第２のノードに接続される第２
のバッファ手段、からなるキャパシタ段を含むことを特
徴とする差動利得段。 - 【請求項２】 前記第１のバッファ手段の前記出力部が
前記第２のノードに接続されるとともに前記第１のバッ
ファ手段の前記入力部が前記差動利得段の前記非反転入
力部に接続され、前記第２のバッファ手段の前記出力部
が前記第１のノードに接続されるとともに前記第２のバ
ッファ手段の前記入力部が前記差動利得段の前記反転入
力部に接続されてなる請求項１記載の装置。 - 【請求項３】 前記第１のトランジスタの前記制御端子
に連結される第１のリード線と前記第２のトランジスタ
の前記制御端子に連結される第２のリード線とを有する
抵抗手段をさらに含む請求項２記載の装置。 - 【請求項４】 前記第１のトランジスタの前記制御端子
に連結されるとともに前記第１のトランジスタにバイア
スをかけるバイアス電流発生手段を有する第１のエミッ
タ電流源と、前記第２のトランジスタの前記制御端子に
連結されるとともに前記第２のトランジスタにバイアス
をかけるバイアス電流発生手段を有する第２のエミッタ
電流源とをさらに含む請求項３記載の装置。 - 【請求項５】 前記第１のトランジスタの前記出力端子
と正電源線との間に連結される第１の負荷抵抗器と、前
記第２のトランジスタの前記出力端子と前記正電源線と
の間に連結される第２の負荷抵抗器とをさらに含む請求
項４記載の装置。 - 【請求項６】 前記第１のトランジスタの前記制御端子
に連結される第１のリード線と、前記第２のトランジス
タの前記制御端子に連結される第２のリード線とを有す
る抵抗手段をさらに含む請求項１記載の装置。 - 【請求項７】 前記第１のトランジスタの前記制御端子
に連結されるとともに前記第１のトランジスタにバイア
スをかけるバイアス電流発生手段を有した第１のエミッ
タ電流源と、前記第２のトランジスタの前記制御端子に
連結されるとともに前記第２のトランジスタにバイアス
をかけるバイアス電流発生手段を有した第２のエミッタ
電流源とをさらに含む請求項６記載の装置。 - 【請求項８】 前記第１のトランジスタの前記出力端子
と正電源線との間に連結される第１の負荷抵抗器と、前
記第２のトランジスタの前記出力端子と前記正電源線と
の間に連結される第２の負荷抵抗器とをさらに含む請求
項７記載の装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA2,102,721 | 1993-11-09 | ||
| CA002102721A CA2102721C (en) | 1993-11-09 | 1993-11-09 | Differential gain stage for use in a standard bipolar ecl process |
| US08/157,242 US5420524A (en) | 1993-11-09 | 1993-11-26 | Differential gain stage for use in a standard bipolar ECL process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0851160A true JPH0851160A (ja) | 1996-02-20 |
| JP3759762B2 JP3759762B2 (ja) | 2006-03-29 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27323394A Expired - Fee Related JP3759762B2 (ja) | 1993-11-09 | 1994-11-08 | 標準バイポーラ形ｅｃｌ処理用差動利得段 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5420524A (ja) |
| EP (1) | EP0652635B1 (ja) |
| JP (1) | JP3759762B2 (ja) |
| CA (1) | CA2102721C (ja) |
| DE (1) | DE69414525T2 (ja) |
| DK (1) | DK0652635T3 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007060069A (ja) * | 2005-08-23 | 2007-03-08 | Nec Electronics Corp | 差動出力回路 |
| JP2008211615A (ja) * | 2007-02-27 | 2008-09-11 | Hitachi Ltd | 論理回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000299619A (ja) * | 1999-03-02 | 2000-10-24 | Trw Inc | モノリシック固定型能動等化器 |
| US6476629B1 (en) * | 2000-02-23 | 2002-11-05 | Micron Technology, Inc. | In-tray burn-in board for testing integrated circuit devices in situ on processing trays |
| US6611106B2 (en) * | 2001-03-19 | 2003-08-26 | The Regents Of The University Of California | Controlled fusion in a field reversed configuration and direct energy conversion |
| US6545502B1 (en) * | 2001-11-09 | 2003-04-08 | Institute Of Microelectronics | High frequency MOS fixed and variable gain amplifiers |
| US6765441B1 (en) * | 2003-01-24 | 2004-07-20 | Atheros Communications, Inc. | Differential amplifier |
| EP2557687B1 (en) | 2011-08-11 | 2018-06-13 | Telefonaktiebolaget LM Ericsson (publ) | Low-noise amplifier, receiver, method and computer program |
| US9553573B2 (en) | 2014-05-21 | 2017-01-24 | Qualcomm Incorporated | Differential mode bandwidth extension technique with common mode compensation |
| US10461706B1 (en) | 2018-04-30 | 2019-10-29 | Texas Instruments Incorporated | Differential amplifier including cancellation capacitors |
| US20220200642A1 (en) * | 2020-12-23 | 2022-06-23 | Intel Corporation | Communication device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3725804A (en) * | 1971-11-26 | 1973-04-03 | Avco Corp | Capacitance compensation circuit for differential amplifier |
| KR890003415B1 (ko) * | 1983-12-17 | 1989-09-20 | 가부시끼 가이샤 도오시바 | 반도체 집적회로 |
| US5283480A (en) * | 1988-04-02 | 1994-02-01 | Hitachi, Ltd. | Semiconductor integrated circuit device with a plurality of logic circuits having active pull-down functions |
| US5289055A (en) * | 1992-11-17 | 1994-02-22 | At&T Bell Laboratories | Digital ECL bipolar logic gates suitable for low-voltage operation |
-
1993
- 1993-11-09 CA CA002102721A patent/CA2102721C/en not_active Expired - Fee Related
- 1993-11-26 US US08/157,242 patent/US5420524A/en not_active Expired - Lifetime
-
1994
- 1994-08-24 DE DE69414525T patent/DE69414525T2/de not_active Expired - Fee Related
- 1994-08-24 EP EP94306260A patent/EP0652635B1/en not_active Expired - Lifetime
- 1994-08-24 DK DK94306260T patent/DK0652635T3/da active
- 1994-11-08 JP JP27323394A patent/JP3759762B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2007060069A (ja) * | 2005-08-23 | 2007-03-08 | Nec Electronics Corp | 差動出力回路 |
| JP2008211615A (ja) * | 2007-02-27 | 2008-09-11 | Hitachi Ltd | 論理回路 |
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|---|---|
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| DK0652635T3 (da) | 1999-07-26 |
| US5420524A (en) | 1995-05-30 |
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