JP2000299619A - モノリシック固定型能動等化器 - Google Patents
モノリシック固定型能動等化器Info
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- Networks Using Active Elements (AREA)
- Amplifiers (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 データ速度を増大しかつケーブル距離をより
長くしたデータ伝送システムに用いられるケーブル等化
器を提供する。 【解決手段】 能動フィルタとして形成されたケーブル
等化器２０であって、ヘテロ接合バイポーラ・トランジ
スタ（ＨＢＴ）技術により製作し易く、従ってモノリシ
ック集積回路として相当容易に製作することができ、パ
ワー及びチップ面積の公称量のみを消費するケーブル等
化器２０が提供される。能動フィルタは、縮退抵抗２Ｒ
及び分路キャパシタＣD／２を有するよう構成された、
ＨＢＴトランジスタＱ１Ａ、Ｑ１Ｂのような、１対の差
動接続されたトランジスタを含む。能動フィルタ２０
は、線形位相性能を有する高周波数ブーストを与えるこ
とができる。
長くしたデータ伝送システムに用いられるケーブル等化
器を提供する。 【解決手段】 能動フィルタとして形成されたケーブル
等化器２０であって、ヘテロ接合バイポーラ・トランジ
スタ（ＨＢＴ）技術により製作し易く、従ってモノリシ
ック集積回路として相当容易に製作することができ、パ
ワー及びチップ面積の公称量のみを消費するケーブル等
化器２０が提供される。能動フィルタは、縮退抵抗２Ｒ
及び分路キャパシタＣD／２を有するよう構成された、
ＨＢＴトランジスタＱ１Ａ、Ｑ１Ｂのような、１対の差
動接続されたトランジスタを含む。能動フィルタ２０
は、線形位相性能を有する高周波数ブーストを与えるこ
とができる。
Description
【発明の詳細な説明】
【０００１】発明の背景
【発明の属する技術分野】１．発明の分野 本発明は、等化器に関し、詳細には、同軸ケーブル・ベ
ースのデータ伝送システムにおいてデータ速度を増大し
かつケーブル長をより長くするのを可能にするモノリシ
ック能動等化器であってヘテロ接合バイポーラ・トラン
ジスタ（ＨＢＴ）技術を用いてモノリシックに製作し易
いモノリシック能動等化器に関する。
ースのデータ伝送システムにおいてデータ速度を増大し
かつケーブル長をより長くするのを可能にするモノリシ
ック能動等化器であってヘテロ接合バイポーラ・トラン
ジスタ（ＨＢＴ）技術を用いてモノリシックに製作し易
いモノリシック能動等化器に関する。
【０００２】
【従来の技術】２．従来技術の説明 特にギガビット・イーサネット標準を考慮にいれて、Ｇ
Ｈｚ範囲でのデータ通信用途の数は絶えず増加し続けて
いる。なお、ギガビット・イーサネット標準は、短距離
ローカル・エリア・ネットワーク（ＬＡＮ）並びに長距
離幹線用途に関連する。光データ伝送システムは、長距
離用途に用いられていることが知られている。しかしな
がら、そのような光データ通信システムは比較的複雑で
あり、そのことはそのようなシステムをＬＡＮ用途にお
けるような比較的短い接続に対して魅力が比較的無いよ
うにさせる。銅線伝送リンクは比較的単純でかつ光シス
テムより非常に安価であり、そのことはそのような銅線
ベースのリンクを比較的短距離用途において光リンクよ
り好ましくさせる。不都合にも、そのような銅線通信リ
ンクは、パルス拡散又は符号間干渉を起こす比較的高減
衰及び制限された帯域を有することが知られている。詳
細には、配線式通信リンクの減衰は、配線の長さ及びデ
ータ速度に直接関連することが知られており、それはそ
のような配線式通信リンクの用途を厳しく制限する。
Ｈｚ範囲でのデータ通信用途の数は絶えず増加し続けて
いる。なお、ギガビット・イーサネット標準は、短距離
ローカル・エリア・ネットワーク（ＬＡＮ）並びに長距
離幹線用途に関連する。光データ伝送システムは、長距
離用途に用いられていることが知られている。しかしな
がら、そのような光データ通信システムは比較的複雑で
あり、そのことはそのようなシステムをＬＡＮ用途にお
けるような比較的短い接続に対して魅力が比較的無いよ
うにさせる。銅線伝送リンクは比較的単純でかつ光シス
テムより非常に安価であり、そのことはそのような銅線
ベースのリンクを比較的短距離用途において光リンクよ
り好ましくさせる。不都合にも、そのような銅線通信リ
ンクは、パルス拡散又は符号間干渉を起こす比較的高減
衰及び制限された帯域を有することが知られている。詳
細には、配線式通信リンクの減衰は、配線の長さ及びデ
ータ速度に直接関連することが知られており、それはそ
のような配線式通信リンクの用途を厳しく制限する。
【０００３】配線式通信リンクの減衰効果を補償する等
化器は既知である。そのような等化器を用いて、受信信
号を条件付けすることによりデータ速度を増大し、より
高いデータ速度及び長いケーブル長を可能にすることが
知られている。ギガビット範囲において、等化器は、通
常ＲＬＣフィルタとして実行されて来た。そのようなＲ
ＬＣフィルタに用いられるオンチップ・スパイラル（螺
旋状）・インダクタのサイズ及び性能は、そのような等
化器のモノリシックな製作を不可能ではないが困難にさ
せる。
化器は既知である。そのような等化器を用いて、受信信
号を条件付けすることによりデータ速度を増大し、より
高いデータ速度及び長いケーブル長を可能にすることが
知られている。ギガビット範囲において、等化器は、通
常ＲＬＣフィルタとして実行されて来た。そのようなＲ
ＬＣフィルタに用いられるオンチップ・スパイラル（螺
旋状）・インダクタのサイズ及び性能は、そのような等
化器のモノリシックな製作を不可能ではないが困難にさ
せる。
【０００４】
【発明が解決しようとする課題】従って、データ速度を
増大しかつケーブル距離をより長くしたデータ伝送シス
テムに用いられるケーブル等化器の要求がある。
増大しかつケーブル距離をより長くしたデータ伝送シス
テムに用いられるケーブル等化器の要求がある。
【０００５】
【課題を解決するための手段】発明の概要 本発明は、能動フィルタとして形成されたケーブル等化
器に関する。能動フィルタは、ヘテロ接合バイポーラ・
トランジスタ（ＨＢＴ）技術により製作し易く、従って
モノリシック集積回路として相当に容易に製作すること
ができ、パワー及びチップ面積の公称量のみを消費す
る。能動フィルタは、縮退（ｄｅｇｅｎｅｒａｔｉｏ
ｎ）抵抗及び分路キャパシタを有するよう構成された、
ＨＢＴトランジスタのような１対の差動接続されたトラ
ンジスタを含む。能動フィルタは、線形位相性能を有す
る高周波数ブーストを与えることができる。
器に関する。能動フィルタは、ヘテロ接合バイポーラ・
トランジスタ（ＨＢＴ）技術により製作し易く、従って
モノリシック集積回路として相当に容易に製作すること
ができ、パワー及びチップ面積の公称量のみを消費す
る。能動フィルタは、縮退（ｄｅｇｅｎｅｒａｔｉｏ
ｎ）抵抗及び分路キャパシタを有するよう構成された、
ＨＢＴトランジスタのような１対の差動接続されたトラ
ンジスタを含む。能動フィルタは、線形位相性能を有す
る高周波数ブーストを与えることができる。
【０００６】本発明のこれら及び他の利点は、以下の説
明及び添付の図面を参照して容易に理解されるであろ
う。
明及び添付の図面を参照して容易に理解されるであろ
う。
【０００７】
【発明の実施の形態】詳細な説明 本発明は、既知のケーブル等化器に関してケーブル長を
増大しかつデータ速度をより高くするのを可能にするデ
ータ伝送システムにおいて同軸ケーブルの減衰を補償す
るケーブル等化器に関する。ケーブル等化器は、ヘテロ
接合バイポーラ・トランジスタ（ＨＢＴ）技術のような
バイポーラ技術により能動進み遅れフィルタとして形成
される。なお、そのバイポーラ技術は、以下でより詳細
に説明されるように、そのケーブル等化器をモノリシッ
クに製作し，並びに他の構成要素と統合化され、モノリ
シック受信器として形成するのを可能にする。本発明に
従ったケーブル等化器は、他の既知の等化器に対して極
度に単純化しており、そして既知のケーブル等化器に対
してパワー及びチップ面積の公称量のみを消費しなが
ら、例えば、１０ＧＨｚまでの比較的高周波数で動作す
るよう適合されている。
増大しかつデータ速度をより高くするのを可能にするデ
ータ伝送システムにおいて同軸ケーブルの減衰を補償す
るケーブル等化器に関する。ケーブル等化器は、ヘテロ
接合バイポーラ・トランジスタ（ＨＢＴ）技術のような
バイポーラ技術により能動進み遅れフィルタとして形成
される。なお、そのバイポーラ技術は、以下でより詳細
に説明されるように、そのケーブル等化器をモノリシッ
クに製作し，並びに他の構成要素と統合化され、モノリ
シック受信器として形成するのを可能にする。本発明に
従ったケーブル等化器は、他の既知の等化器に対して極
度に単純化しており、そして既知のケーブル等化器に対
してパワー及びチップ面積の公称量のみを消費しなが
ら、例えば、１０ＧＨｚまでの比較的高周波数で動作す
るよう適合されている。
【０００８】本発明に従った等化器アーキテクチャが、
図１に図示され、全体的に参照番号２０により識別され
ている。等化器２０は、受信器、例えば、図２及び図３
に図示されている受信器４０、４１の中に統合化される
よう適合され、長さが約９１４．４ｃｍ（３０フィー
ト）までのＲＧ−３１６同軸ケーブルを通して１０Ｇｂ
ｐｓまでの比較的エラーの無いデータ伝送速度を与え
る。本発明の重要な局面は、等化器２０並びに受信器４
０、４１が例えばＧａＡｓヘテロ接合バイポーラ・トラ
ンジスタ（ＨＢＴ）技術からモノリシックに形成される
よう適合されており、そのＧａＡｓヘテロ接合バイポー
ラ・トランジスタ（ＨＢＴ）技術は、シリコン・ベース
の技術に対して帯域幅が本来的により高く、従って相対
的により高いデータ伝送速度を可能にすることにある。
しかしながら、本発明の原理はまた、シリコン・ベース
のバイポーラ接合トランジスタ（ＢＪＴ）に基づく用途
にも適用可能であることを理解すべきである。
図１に図示され、全体的に参照番号２０により識別され
ている。等化器２０は、受信器、例えば、図２及び図３
に図示されている受信器４０、４１の中に統合化される
よう適合され、長さが約９１４．４ｃｍ（３０フィー
ト）までのＲＧ−３１６同軸ケーブルを通して１０Ｇｂ
ｐｓまでの比較的エラーの無いデータ伝送速度を与え
る。本発明の重要な局面は、等化器２０並びに受信器４
０、４１が例えばＧａＡｓヘテロ接合バイポーラ・トラ
ンジスタ（ＨＢＴ）技術からモノリシックに形成される
よう適合されており、そのＧａＡｓヘテロ接合バイポー
ラ・トランジスタ（ＨＢＴ）技術は、シリコン・ベース
の技術に対して帯域幅が本来的により高く、従って相対
的により高いデータ伝送速度を可能にすることにある。
しかしながら、本発明の原理はまた、シリコン・ベース
のバイポーラ接合トランジスタ（ＢＪＴ）に基づく用途
にも適用可能であることを理解すべきである。
【０００９】図１を参照すると、等化器２０は、１対の
差動接続されたトランジスタＱ１Ａ及びＱ１Ｂを含む。
差動接続されたトランジスタＱ１Ａ及びＱ１Ｂは、共通
エミッタ構成に接続されている。トランジスタＱ１Ａ及
びＱ１Ｂの各々のベース端子は、バイポーラ入力端子Ｖ
in+及びＶin-を形成する。エミッタ縮退抵抗２ＲDが、
差動接続されたトランジスタＱ１Ａのエミッタ端子とＱ
１Ｂのエミッタ端子との間に接続されている。分路キャ
パシタＣD／２が、エミッタ縮退抵抗２ＲDの両端間に並
列に接続されている。差動接続されたトランジスタＱ１
Ａ及びＱ１Ｂの双方のエミッタは、各々電流源Ｉ1及び
Ｉ2に接続され、次いで電流源Ｉ1及びＩ2は、共通電圧
源ＶＥＥに接続されている。差動接続されたトランジス
タＱ１Ａ及びＱ１Ｂの双方のコレクタ端子は、各々負荷
抵抗ＲLに接続され、次いで負荷抵抗ＲLは、供給電圧源
ＶＣＣに接続されている。等化器２０の出力Ｖoutは、
差動接続されたトランジスタＱ１Ａ及びＱ１Ｂの双方の
コレクタ端子間において利用可能である。
差動接続されたトランジスタＱ１Ａ及びＱ１Ｂを含む。
差動接続されたトランジスタＱ１Ａ及びＱ１Ｂは、共通
エミッタ構成に接続されている。トランジスタＱ１Ａ及
びＱ１Ｂの各々のベース端子は、バイポーラ入力端子Ｖ
in+及びＶin-を形成する。エミッタ縮退抵抗２ＲDが、
差動接続されたトランジスタＱ１Ａのエミッタ端子とＱ
１Ｂのエミッタ端子との間に接続されている。分路キャ
パシタＣD／２が、エミッタ縮退抵抗２ＲDの両端間に並
列に接続されている。差動接続されたトランジスタＱ１
Ａ及びＱ１Ｂの双方のエミッタは、各々電流源Ｉ1及び
Ｉ2に接続され、次いで電流源Ｉ1及びＩ2は、共通電圧
源ＶＥＥに接続されている。差動接続されたトランジス
タＱ１Ａ及びＱ１Ｂの双方のコレクタ端子は、各々負荷
抵抗ＲLに接続され、次いで負荷抵抗ＲLは、供給電圧源
ＶＣＣに接続されている。等化器２０の出力Ｖoutは、
差動接続されたトランジスタＱ１Ａ及びＱ１Ｂの双方の
コレクタ端子間において利用可能である。
【００１０】Ｓドメインにおける等化器２０の伝達関数
は、以下の式１で示される。
は、以下の式１で示される。
【００１１】
【数３】
【００１２】伝達関数はゼロを１／２πＲDＣDに有す
る。エミッタ縮退抵抗ＲDの固定値に対して、分路キャ
パシタＣDを変えることは、高周波数ブーストにおける
増大をもたらす。出力ノード上の寄生容量は、高周波数
応答をロールオフする負荷抵抗ＲLでもって第２の高周
波数極を生成する。等化器設計の単純さ及びその随伴す
る伝達関数に起因して、等化器２０は、パワー及びチッ
プ面積の公称量のみを消費しながら比較的高周波数で動
作するよう設計することができる。
る。エミッタ縮退抵抗ＲDの固定値に対して、分路キャ
パシタＣDを変えることは、高周波数ブーストにおける
増大をもたらす。出力ノード上の寄生容量は、高周波数
応答をロールオフする負荷抵抗ＲLでもって第２の高周
波数極を生成する。等化器設計の単純さ及びその随伴す
る伝達関数に起因して、等化器２０は、パワー及びチッ
プ面積の公称量のみを消費しながら比較的高周波数で動
作するよう設計することができる。
【００１３】以下により詳細に説明されるように、等化
器２０は、電気的ケーブル減衰を補償するよう適合され
ている。詳細には、当該技術において一般的に知られて
いるように、全ての電気的ケーブルは、例えば、図５に
示されるように、信号を減衰することが知られている。
減衰量は、信号周波数とケーブルの長さとの関数であ
る。長さに対する関係は線形であることが知られてお
り、一方周波数に対する関係は信号の周波数に反比例す
ることが知られている。図４の（ａ）及び（ｂ）は、タ
イプＲＧ−３１６同軸ケーブルの約９１４．４ｃｍ（３
０フィート）の減衰並びに群遅延の双方の周波数応答を
図示する。測定された特性とモデル特性との双方が図示
されている。図４の（ａ）は信号減衰を周波数の関数
（即ち、Ｓ２１パラメータ）として示し、一方図４の
（ｂ）は群遅延を周波数の関数として示す。図４の
（ａ）に示されるように、ケーブルは、多少の低域通過
特性を有する。図４の（ｂ）に図示されている群遅延の
プロットは、位相応答が比較的線形であることを示す。
以下により詳細に説明されるように、これらの例示的ケ
ーブル特性は、等化器２０により種々のケーブル長及び
データ速度を補償するのを容易にさせる。
器２０は、電気的ケーブル減衰を補償するよう適合され
ている。詳細には、当該技術において一般的に知られて
いるように、全ての電気的ケーブルは、例えば、図５に
示されるように、信号を減衰することが知られている。
減衰量は、信号周波数とケーブルの長さとの関数であ
る。長さに対する関係は線形であることが知られてお
り、一方周波数に対する関係は信号の周波数に反比例す
ることが知られている。図４の（ａ）及び（ｂ）は、タ
イプＲＧ−３１６同軸ケーブルの約９１４．４ｃｍ（３
０フィート）の減衰並びに群遅延の双方の周波数応答を
図示する。測定された特性とモデル特性との双方が図示
されている。図４の（ａ）は信号減衰を周波数の関数
（即ち、Ｓ２１パラメータ）として示し、一方図４の
（ｂ）は群遅延を周波数の関数として示す。図４の
（ａ）に示されるように、ケーブルは、多少の低域通過
特性を有する。図４の（ｂ）に図示されている群遅延の
プロットは、位相応答が比較的線形であることを示す。
以下により詳細に説明されるように、これらの例示的ケ
ーブル特性は、等化器２０により種々のケーブル長及び
データ速度を補償するのを容易にさせる。
【００１４】本発明に従った等化器２０を組み込んだ例
示的受信器４０が図２に図示されている。図３は２段等
化器を図示することを除いて、受信器４０の対応概略図
が図３に図示されている。前述したように、本発明に従
った等化器２０を含む受信器４０は、ＨＢＴ技術を含む
種々の技術を用いてモノリシックに製作するのが容易に
させる。
示的受信器４０が図２に図示されている。図３は２段等
化器を図示することを除いて、受信器４０の対応概略図
が図３に図示されている。前述したように、本発明に従
った等化器２０を含む受信器４０は、ＨＢＴ技術を含む
種々の技術を用いてモノリシックに製作するのが容易に
させる。
【００１５】受信器４０は、入力インピーダンス整合ネ
ットワーク４２を含む。入力整合ネットワーク４２は、
典型的な同軸ケーブルの特性インピーダンスと整合する
ため５０Ω入力インピーダンス整合を設けるよう図３に
図示されている。シングル・エンデッド接続の場合、等
化器２０における全ての信号処理が差動ベースでなされ
るので、受信器４０はまたシングル対差動変換器４３を
含む。段間バッファ増幅器４５及び４７が、等化器２０
の入力と出力との間に配設されている。スライサ４９
が、受信された信号が論理的１又は０であるかを復号す
るため設けられている。本発明の重要な局面に従って、
等化器２０は、スライサ４９の上流に配設されている。
等化器２０をスライサ４９の上流に配設することによ
り、ケーブルの低域通過減衰の影響が、受信信号の復号
前に補償される。
ットワーク４２を含む。入力整合ネットワーク４２は、
典型的な同軸ケーブルの特性インピーダンスと整合する
ため５０Ω入力インピーダンス整合を設けるよう図３に
図示されている。シングル・エンデッド接続の場合、等
化器２０における全ての信号処理が差動ベースでなされ
るので、受信器４０はまたシングル対差動変換器４３を
含む。段間バッファ増幅器４５及び４７が、等化器２０
の入力と出力との間に配設されている。スライサ４９
が、受信された信号が論理的１又は０であるかを復号す
るため設けられている。本発明の重要な局面に従って、
等化器２０は、スライサ４９の上流に配設されている。
等化器２０をスライサ４９の上流に配設することによ
り、ケーブルの低域通過減衰の影響が、受信信号の復号
前に補償される。
【００１６】受信器の概略図が図３に示されている。図
３は、２つの等化器段２０及び２２が設けられているこ
とを除いて図２に示されているブロック図に対応する。
図４の（ａ）に示されているように、５ＧＨｚでの信号
減衰は、１０Ｇｂｐｓ動作に対して約２４ｄＢである。
等化器２０は、このブースト量をこの周波数で大まかに
与えることができなければならない。５ＧＨｚでのその
大きな周波数ブーストを受け取るため、２つの等化器段
が必要とされる。図２及び図３に図示された受信器２０
及び４１は単に例示であり、多数の等化器は特定のタイ
プのケーブル、ケーブル長並びにデータ転送速度に依存
することが当業者により理解されるべきである。
３は、２つの等化器段２０及び２２が設けられているこ
とを除いて図２に示されているブロック図に対応する。
図４の（ａ）に示されているように、５ＧＨｚでの信号
減衰は、１０Ｇｂｐｓ動作に対して約２４ｄＢである。
等化器２０は、このブースト量をこの周波数で大まかに
与えることができなければならない。５ＧＨｚでのその
大きな周波数ブーストを受け取るため、２つの等化器段
が必要とされる。図２及び図３に図示された受信器２０
及び４１は単に例示であり、多数の等化器は特定のタイ
プのケーブル、ケーブル長並びにデータ転送速度に依存
することが当業者により理解されるべきである。
【００１７】図３を参照すると、入力インピーダンス整
合回路４２は、共通エミッタ構成に接続されている１対
の差動接続されたトランジスタ４４及び４６を含む。１
対の抵抗４８及び５０が、差動接続されたトランジスタ
４４及び４６のベース端子とコレクタ端子との間に接続
されている。差動トランジスタ対４４、４６のコレクタ
端子は、供給電圧ＶＣＣに接続されている。それらのエ
ミッタ端子は、１対の共通エミッタ構成されたトランジ
スタ５２、５４に接続され、それらトランジスタ５２、
５４のエミッタは、１対のエミッタ縮退抵抗５６及び５
８により共通電圧源ＶＥＥに接続されている。定電圧源
Ｖbiasが、差動接続されたトランジスタ４４及び４６の
各々のための定電流源を与えるため、共通エミッタ構成
されたトランジスタ５２及び５４のベース端子に印加さ
れる。インピーダンス整合ネットワーク４２への入力
が、Ｖinにより示されるようにトランジスタ４４のベー
スに印加される。
合回路４２は、共通エミッタ構成に接続されている１対
の差動接続されたトランジスタ４４及び４６を含む。１
対の抵抗４８及び５０が、差動接続されたトランジスタ
４４及び４６のベース端子とコレクタ端子との間に接続
されている。差動トランジスタ対４４、４６のコレクタ
端子は、供給電圧ＶＣＣに接続されている。それらのエ
ミッタ端子は、１対の共通エミッタ構成されたトランジ
スタ５２、５４に接続され、それらトランジスタ５２、
５４のエミッタは、１対のエミッタ縮退抵抗５６及び５
８により共通電圧源ＶＥＥに接続されている。定電圧源
Ｖbiasが、差動接続されたトランジスタ４４及び４６の
各々のための定電流源を与えるため、共通エミッタ構成
されたトランジスタ５２及び５４のベース端子に印加さ
れる。インピーダンス整合ネットワーク４２への入力
が、Ｖinにより示されるようにトランジスタ４４のベー
スに印加される。
【００１８】受信器２０、４１への入力がシングル・エ
ンドにされる一方、全ての内部信号処理は前述のように
差動である。従って、シングル対差動変換器４３は、シ
ングル・エンデッド入力を１対の差動出力に変換する。
シングル対差動変換器４３は、１対の差動接続されたト
ランジスタ６０及び６２を含む。差動接続されたトラン
ジスタ６０及び６２のコレクタは、１対の抵抗６４及び
６６により供給電圧ＶＣＣに接続されている。差動接続
されたトランジスタ６０及び６２のための入力は、入力
インピーダンス整合回路４２の中のトランジスタ４４、
４６のエミッタ端子からである。差動接続されたトラン
ジスタ６０及び６２は、共通エミッタ構成に接続され、
かつ共通電流源に接続されており、その共通電流源は、
トランジスタ６８及び抵抗７０を含む。トランジスタ６
０及び６２の各々のコレクタ端子は、回路の平衡のため
の差動入力を形成する。
ンドにされる一方、全ての内部信号処理は前述のように
差動である。従って、シングル対差動変換器４３は、シ
ングル・エンデッド入力を１対の差動出力に変換する。
シングル対差動変換器４３は、１対の差動接続されたト
ランジスタ６０及び６２を含む。差動接続されたトラン
ジスタ６０及び６２のコレクタは、１対の抵抗６４及び
６６により供給電圧ＶＣＣに接続されている。差動接続
されたトランジスタ６０及び６２のための入力は、入力
インピーダンス整合回路４２の中のトランジスタ４４、
４６のエミッタ端子からである。差動接続されたトラン
ジスタ６０及び６２は、共通エミッタ構成に接続され、
かつ共通電流源に接続されており、その共通電流源は、
トランジスタ６８及び抵抗７０を含む。トランジスタ６
０及び６２の各々のコレクタ端子は、回路の平衡のため
の差動入力を形成する。
【００１９】本発明の重要な局面に従って、受信器２
０、４１は、等化器段２０及び２２のような１つ以上の
等化器段及び段間バッファリングを含み得る。等化器段
２０と２２との間のバッファ４７により段間バッファリ
ングが与えられる。等化器段２０及び２２の入力及び出
力に関連した１対のバッファ４５及び５１によっても段
間バッファリングが与えられる。前述のように、等化器
２０、２２は、ケーブルの低域通過減衰特性を補償す
る。
０、４１は、等化器段２０及び２２のような１つ以上の
等化器段及び段間バッファリングを含み得る。等化器段
２０と２２との間のバッファ４７により段間バッファリ
ングが与えられる。等化器段２０及び２２の入力及び出
力に関連した１対のバッファ４５及び５１によっても段
間バッファリングが与えられる。前述のように、等化器
２０、２２は、ケーブルの低域通過減衰特性を補償す
る。
【００２０】バッファ４５、４７及び５１の各々は、単
純なエミッタ・フォロワとして構成され、高い帯域幅を
維持するため、レベル・シフト、及び等化器段２０及び
２２の段間バッファリングを実行する。バッファ４５は
１対のトランジスタ７２及び７４を含み、その１対のト
ランジスタ７２及び７４は、１対のトランジスタ７６及
び７８及び１対の抵抗８０及び８２から形成された１対
の電流源に接続されている。同様に、バッファ４７は１
対のエミッタ・フォロワ・トランジスタ８４及び８６を
含み、その１対のエミッタ・フォロワ・トランジスタ８
４及び８６は、１対の抵抗９２及び９４により共通電圧
源ＶＥＥに結合されたトランジスタ８８及び９０を含む
１対の定電流源に接続されている。バッファ５１も似て
いて、１対の定電流源に接続されたエミッタ・フォロワ
として構成された１対のトランジスタ９６及び９８を含
む。バッファ５１のための定電流源は、１対の抵抗１０
４及び１０６により共通電圧源ＶＥＥに接続された１対
のトランジスタ１００、１０２から形成されている。
純なエミッタ・フォロワとして構成され、高い帯域幅を
維持するため、レベル・シフト、及び等化器段２０及び
２２の段間バッファリングを実行する。バッファ４５は
１対のトランジスタ７２及び７４を含み、その１対のト
ランジスタ７２及び７４は、１対のトランジスタ７６及
び７８及び１対の抵抗８０及び８２から形成された１対
の電流源に接続されている。同様に、バッファ４７は１
対のエミッタ・フォロワ・トランジスタ８４及び８６を
含み、その１対のエミッタ・フォロワ・トランジスタ８
４及び８６は、１対の抵抗９２及び９４により共通電圧
源ＶＥＥに結合されたトランジスタ８８及び９０を含む
１対の定電流源に接続されている。バッファ５１も似て
いて、１対の定電流源に接続されたエミッタ・フォロワ
として構成された１対のトランジスタ９６及び９８を含
む。バッファ５１のための定電流源は、１対の抵抗１０
４及び１０６により共通電圧源ＶＥＥに接続された１対
のトランジスタ１００、１０２から形成されている。
【００２１】各等化器段２０、２２は、１対の差動接続
されたトランジスタＱ１Ａ、Ｑ１Ｂ及びＱ２Ａ、Ｑ２Ｂ
並びに１対の負荷抵抗ＲL1、ＲL2を含む。エミッタ縮退
抵抗２ＲD1、２ＲD2は、差動トランジスタ対Ｑ１Ａ、Ｑ
１Ｂ及びＱ２Ａ、Ｑ２Ｂの各々のエミッタ端子間に接続
されている。分路キャパシタＣD1／２、ＣD2／２は、エ
ミッタ縮退抵抗２ＲD1、２ＲD2と並列に接続されてい
る。トランジスタ対Ｑ１Ａ、Ｑ１Ｂ及びＱ２Ａ、Ｑ２Ｂ
の中の各トランジスタは、複数のトランジスタ１０８、
１１０、１１２及び１１４及び複数の抵抗１１６、１１
８、１２０及び１２２から形成された定電流源に接続さ
れている。
されたトランジスタＱ１Ａ、Ｑ１Ｂ及びＱ２Ａ、Ｑ２Ｂ
並びに１対の負荷抵抗ＲL1、ＲL2を含む。エミッタ縮退
抵抗２ＲD1、２ＲD2は、差動トランジスタ対Ｑ１Ａ、Ｑ
１Ｂ及びＱ２Ａ、Ｑ２Ｂの各々のエミッタ端子間に接続
されている。分路キャパシタＣD1／２、ＣD2／２は、エ
ミッタ縮退抵抗２ＲD1、２ＲD2と並列に接続されてい
る。トランジスタ対Ｑ１Ａ、Ｑ１Ｂ及びＱ２Ａ、Ｑ２Ｂ
の中の各トランジスタは、複数のトランジスタ１０８、
１１０、１１２及び１１４及び複数の抵抗１１６、１１
８、１２０及び１２２から形成された定電流源に接続さ
れている。
【００２２】前述のように、スライサ４９は、入力信号
を復号し、論理的１又は論理的０の電圧のいずれかをそ
の出力Ｖoutに出力する。スライサ４９は、明確なフル
・スケール出力レベルを有する比較的高利得段である。
スライサ４９は、共通エミッタ構成に接続された１対の
差動接続されたトランジスタ１２４、１２６を含む。差
動接続されたトランジスタ対１２４及び１２６へのベー
ス入力は、段間バッファ５１を形成するトランジスタ９
６及び９８のエミッタ端子に接続されている。１対の負
荷抵抗１２８及び１３０は、コレクタ端子と電圧源ＶＣ
Ｃとの間に接続されている。トランジスタ対１２４及び
１２６の共通エミッタ端子は、トランジスタ１３２及び
抵抗１３４から形成された定電流源に接続されている。
受信器２０、４１はまた、例えば、外部の電気的デバイ
スを駆動するための出力バッファ（図示せず）を含み得
る。
を復号し、論理的１又は論理的０の電圧のいずれかをそ
の出力Ｖoutに出力する。スライサ４９は、明確なフル
・スケール出力レベルを有する比較的高利得段である。
スライサ４９は、共通エミッタ構成に接続された１対の
差動接続されたトランジスタ１２４、１２６を含む。差
動接続されたトランジスタ対１２４及び１２６へのベー
ス入力は、段間バッファ５１を形成するトランジスタ９
６及び９８のエミッタ端子に接続されている。１対の負
荷抵抗１２８及び１３０は、コレクタ端子と電圧源ＶＣ
Ｃとの間に接続されている。トランジスタ対１２４及び
１２６の共通エミッタ端子は、トランジスタ１３２及び
抵抗１３４から形成された定電流源に接続されている。
受信器２０、４１はまた、例えば、外部の電気的デバイ
スを駆動するための出力バッファ（図示せず）を含み得
る。
【００２３】前述のように、等化器２０並びに受信器４
０及び４１は、例えばＨＢＴ技術を用いてモノリシック
に製作し易い。代替として、等化器２０並びに受信器４
０及び４１はまた、バイポーラ技術、例えばバイポーラ
接合トランジスタから製作され得る。図３に図示されて
いる例示的受信器は、図６に図示されているように寸法
６００μｍ×１２５０μｍを有するダイ上に製作される
よう適合されている。１μｍＧａＡｓのＨＢＴ技術から
形成された、図３に図示されている例示的等化器に対し
て、種々の受信器ブロックのおよその能動面積及電力消
費が、以下の表に示されている。
０及び４１は、例えばＨＢＴ技術を用いてモノリシック
に製作し易い。代替として、等化器２０並びに受信器４
０及び４１はまた、バイポーラ技術、例えばバイポーラ
接合トランジスタから製作され得る。図３に図示されて
いる例示的受信器は、図６に図示されているように寸法
６００μｍ×１２５０μｍを有するダイ上に製作される
よう適合されている。１μｍＧａＡｓのＨＢＴ技術から
形成された、図３に図示されている例示的等化器に対し
て、種々の受信器ブロックのおよその能動面積及電力消
費が、以下の表に示されている。
【００２４】
【表１】 ブロック 面積 電力 入力整合／シングル対差動変換器 ２００μｍ×２００μｍ ４２ｍＷ ２段ＥＱ／段間バッファ ３００μｍ×２００μｍ ５２ｍＷ スライサ １００μｍ×２００μｍ ２１ｍＷ 出力ドライバを除く全能動範囲 ６００μｍ×２００μｍ １１６ｍＷ 図７の（ａ）から（ｄ）は、２５０ｍＶピーク対ピーク
のシングル・エンデッド入力を約９１４．４ｃｍ（３０
フィート）のＲＧ−３１６同軸ケーブルに通した後の被
測定アイ・ダイアグラムである。特に、図７の（ａ）及
び（ｃ）は５及び１０Ｇｂｐｓそれぞれでの入力信号を
図示し、一方図７の（ｂ）及び（ｄ）は等化器の出力を
図示する。試験の設定は、長さ約９１４．４ｃｍ（３０
フィート）のＲＧ−３１６同軸ケーブルにより例示的受
信器４０、４１に接続されたランダム・ビット発生器、
及び受信器４０／４１への入力における並びに等化器２
０の出力における信号をモニタするためのサンプリング
・スコープから成った。アンリツＭＰ１７５５Ａタイプ
のランダム・ビット発生器が、同軸ケーブルの中への２
５０ｍＶピーク対ピーク電圧スイング（ｓｗｉｎｇ）を
シングル・エンデッド・バイナリ出力に与えるため用い
られた。Ｔｅｘｔｒｏｎｉｘのタイプ１１８０１Ｂオシ
ロスコープが、受信器入力並びに等化器出力でのアイ・
ダイアグラムを測定してプロットするため用いられた。
図７の（ａ）から（ｄ）により示されるように、ケーブ
ル／等化器の組合わせにおける非理想的な位相等化に起
因する、１０Ｇｂｐｓでのジッタの増加がある。しかし
ながら、ジッタの増加にも拘わらず、図７の（ｂ）及び
（ｄ）は、本発明に従って、等化器２０は、種々のデー
タ速度でデータ・アイを開くのに有効であることを明瞭
に示している。より低いデータ速度及びより短いケーブ
ル長で、性能は一層良い。
のシングル・エンデッド入力を約９１４．４ｃｍ（３０
フィート）のＲＧ−３１６同軸ケーブルに通した後の被
測定アイ・ダイアグラムである。特に、図７の（ａ）及
び（ｃ）は５及び１０Ｇｂｐｓそれぞれでの入力信号を
図示し、一方図７の（ｂ）及び（ｄ）は等化器の出力を
図示する。試験の設定は、長さ約９１４．４ｃｍ（３０
フィート）のＲＧ−３１６同軸ケーブルにより例示的受
信器４０、４１に接続されたランダム・ビット発生器、
及び受信器４０／４１への入力における並びに等化器２
０の出力における信号をモニタするためのサンプリング
・スコープから成った。アンリツＭＰ１７５５Ａタイプ
のランダム・ビット発生器が、同軸ケーブルの中への２
５０ｍＶピーク対ピーク電圧スイング（ｓｗｉｎｇ）を
シングル・エンデッド・バイナリ出力に与えるため用い
られた。Ｔｅｘｔｒｏｎｉｘのタイプ１１８０１Ｂオシ
ロスコープが、受信器入力並びに等化器出力でのアイ・
ダイアグラムを測定してプロットするため用いられた。
図７の（ａ）から（ｄ）により示されるように、ケーブ
ル／等化器の組合わせにおける非理想的な位相等化に起
因する、１０Ｇｂｐｓでのジッタの増加がある。しかし
ながら、ジッタの増加にも拘わらず、図７の（ｂ）及び
（ｄ）は、本発明に従って、等化器２０は、種々のデー
タ速度でデータ・アイを開くのに有効であることを明瞭
に示している。より低いデータ速度及びより短いケーブ
ル長で、性能は一層良い。
【００２５】前述したように、本発明の一実施形態に従
ったケーブル等化器は、ヘテロ接合バイポーラ・トラン
ジスタ（ＨＢＴ）技術から製作されるよう適合され、そ
のＨＢＴ技術は、モノリシック受信器を形成するため等
化器をモノリシックに製作し並びに他の構成要素と集積
化するのを可能にする。例えばＧａＡｓ技術から、本発
明に従って等化器を形成するためのプロセス・ステップ
が、図８の（ａ）から（ｈ）、図９の（ａ）から
（ｆ）、及び図１０の（ａ）から（ｃ）に図示され、以
下に説明されている。最初に、ＧａＡｓウェーハ（図示
せず）が、基板として使用のため得られる。アライメン
ト・キー構造体がウェーハの上に周知の要領で処理前に
配置される。図８の（ａ）を参照すると、半導体層の垂
直方向の積み重ね、例えばサブ−コレクタ層１４２、コ
レクタ層１４４、ベース層１４６及びエミッタ層１４８
の垂直方向の積み重ねが、基板層１５０の上に、例えば
分子ビーム・エピタクシー（ＭＢＥ）により成長され
る。続いて、図８の（ｂ）に図示されるように、窒化層
１５４を有するエミッタ・メサ１５２が、通常のフォト
リソグラフィー技術により形成され、そしてエッチング
される。特に、エミッタ・メサ１５２は、ウエット化学
エッチング技術により形成され、窒化層１５４に関して
図示のようにアンダーカットを形成し得る。窒化物は、
ドライ・エッチング技術によりエッチングされる。エミ
ッタ・フォトレジスト１５６は、図８の（ｂ）に示され
るように、上記構造体の上にスピンされ（ｓｐｕｎ）、
そして僅かなオーバーハングを有して現像される。以下
により詳細に説明されるように、エミッタ・フォトレジ
スト層１５６を一部用いて、図８の（ｃ）に示されるよ
うに、ベース・オーミック接触１５８及び１６０の自動
スペーシングを与える。フォトレジストの追加の層１６
４が、図８の（ｃ）に示されるように、スピン・オフさ
れる。フォトレジスト、例えば自己アライメントされる
ベース金属（ＳＡＢＭ）が、通常の技術により、かつエ
ミッタ・フォトレジスト層１５６の共働で現像され、そ
のエミッタ・フォトレジスト層１５６は、ベース・オー
ミック金属接触１５８及び１６０の場所を決定する。Ｓ
ＡＢＭフォトレジスト層１６４が現像されそして露光さ
れた後で、ベース金属オーミック接触が、構造体上に被
着される。過剰の金属層１６６及びフォトレジスト１６
４は、図８の（ｄ）に示されるように、通常の技術によ
り取り除かれ、ベース・オーミック金属接触１５８及び
１６０を残す。
ったケーブル等化器は、ヘテロ接合バイポーラ・トラン
ジスタ（ＨＢＴ）技術から製作されるよう適合され、そ
のＨＢＴ技術は、モノリシック受信器を形成するため等
化器をモノリシックに製作し並びに他の構成要素と集積
化するのを可能にする。例えばＧａＡｓ技術から、本発
明に従って等化器を形成するためのプロセス・ステップ
が、図８の（ａ）から（ｈ）、図９の（ａ）から
（ｆ）、及び図１０の（ａ）から（ｃ）に図示され、以
下に説明されている。最初に、ＧａＡｓウェーハ（図示
せず）が、基板として使用のため得られる。アライメン
ト・キー構造体がウェーハの上に周知の要領で処理前に
配置される。図８の（ａ）を参照すると、半導体層の垂
直方向の積み重ね、例えばサブ−コレクタ層１４２、コ
レクタ層１４４、ベース層１４６及びエミッタ層１４８
の垂直方向の積み重ねが、基板層１５０の上に、例えば
分子ビーム・エピタクシー（ＭＢＥ）により成長され
る。続いて、図８の（ｂ）に図示されるように、窒化層
１５４を有するエミッタ・メサ１５２が、通常のフォト
リソグラフィー技術により形成され、そしてエッチング
される。特に、エミッタ・メサ１５２は、ウエット化学
エッチング技術により形成され、窒化層１５４に関して
図示のようにアンダーカットを形成し得る。窒化物は、
ドライ・エッチング技術によりエッチングされる。エミ
ッタ・フォトレジスト１５６は、図８の（ｂ）に示され
るように、上記構造体の上にスピンされ（ｓｐｕｎ）、
そして僅かなオーバーハングを有して現像される。以下
により詳細に説明されるように、エミッタ・フォトレジ
スト層１５６を一部用いて、図８の（ｃ）に示されるよ
うに、ベース・オーミック接触１５８及び１６０の自動
スペーシングを与える。フォトレジストの追加の層１６
４が、図８の（ｃ）に示されるように、スピン・オフさ
れる。フォトレジスト、例えば自己アライメントされる
ベース金属（ＳＡＢＭ）が、通常の技術により、かつエ
ミッタ・フォトレジスト層１５６の共働で現像され、そ
のエミッタ・フォトレジスト層１５６は、ベース・オー
ミック金属接触１５８及び１６０の場所を決定する。Ｓ
ＡＢＭフォトレジスト層１６４が現像されそして露光さ
れた後で、ベース金属オーミック接触が、構造体上に被
着される。過剰の金属層１６６及びフォトレジスト１６
４は、図８の（ｄ）に示されるように、通常の技術によ
り取り除かれ、ベース・オーミック金属接触１５８及び
１６０を残す。
【００２６】続いて、図８の（ｅ）に示されるように、
窒化層１５４が完全にエッチングされてエミッタ・メサ
１５２が現れるようにする。続いて、第２の窒化層１６
２が、デバイス上に被着される。以下に説明されるよう
に、非オーミック接触の形態の準備において、フォトレ
ジスト１６５が、図８の（ｅ）に示されるように、コレ
クタ・オーミック接触の形態の準備のため、デバイス上
へスピンされる。図８の（ｆ）に示されるように、フォ
トレジスト層１６５が、ベース・メサ・エッチの準備に
おける通常の要領で露光されかつ現像される。特に、図
８の（ｆ）に示されるように、第２の窒化層１６２がエ
ッチングされ、それにベース層１４６及びコレクタ層１
４４のエッチングが続いてベース・メサ１６７を形成す
る。次いで、フォトレジスト１６５が通常の技術により
取り除かれ、その結果図８の（ｆ）に図示される構造を
生じる。
窒化層１５４が完全にエッチングされてエミッタ・メサ
１５２が現れるようにする。続いて、第２の窒化層１６
２が、デバイス上に被着される。以下に説明されるよう
に、非オーミック接触の形態の準備において、フォトレ
ジスト１６５が、図８の（ｅ）に示されるように、コレ
クタ・オーミック接触の形態の準備のため、デバイス上
へスピンされる。図８の（ｆ）に示されるように、フォ
トレジスト層１６５が、ベース・メサ・エッチの準備に
おける通常の要領で露光されかつ現像される。特に、図
８の（ｆ）に示されるように、第２の窒化層１６２がエ
ッチングされ、それにベース層１４６及びコレクタ層１
４４のエッチングが続いてベース・メサ１６７を形成す
る。次いで、フォトレジスト１６５が通常の技術により
取り除かれ、その結果図８の（ｆ）に図示される構造を
生じる。
【００２７】別のフォトレジスト層１６８が、図８の
（ｇ）に示されるように、デバイス上にスピンされる。
フォトレジスト層１６８がパターン化されかつ現像され
てコレクタ・オーミック接触１７０を配置する。コレク
タ・オーミック金属層１７２が、デバイス上に被着さ
れ、そして図８の（ｈ）に示されるように、通常の技術
により取り除かれて、コレクタ・オーミック金属接触１
７０を形成する。
（ｇ）に示されるように、デバイス上にスピンされる。
フォトレジスト層１６８がパターン化されかつ現像され
てコレクタ・オーミック接触１７０を配置する。コレク
タ・オーミック金属層１７２が、デバイス上に被着さ
れ、そして図８の（ｈ）に示されるように、通常の技術
により取り除かれて、コレクタ・オーミック金属接触１
７０を形成する。
【００２８】次に、分離領域がデバイスに形成される。
これらの分離領域は、デバイス上にスピンされているフ
ォトレジスト層１７４により形成される。フォトレジス
ト１７４が、図９の（ａ）に示されるように、パターン
化されそして露光される。例えば、ホウ素イオンが、デ
バイスの中に打ち込まれて、分離領域を形成する。薄膜
抵抗が、随意にデバイス上に形成され得る。薄膜抵抗
は、図９の（ａ）において塗布されるフォトレジスト層
１７４を取り除きかつ別のシリコン窒化層１８０を被着
することにより形成され得る。シリコン窒化層１８０が
デバイス上に被着された後、別のフォトレジスト層１８
２が、図９の（ｂ）に示されるように、デバイス上にス
ピンされる。フォトレジスト層１８２を用いて、薄膜抵
抗１９４の配置を形成してよい。薄膜抵抗は、ＣＥＲＭ
ＥＴ膜１９４、例えば（ＣｒＳＩＯ）を、図９の（ｂ）
に全体的に示されるデバイス上に被着することにより形
成され得る。過剰の金属及びフォトレジストが図９の
（ｃ）に示されるように通常の技術により取り除かれ、
図９の（ｃ）に基本的に示されるように、薄膜抵抗及び
構造体を残す。
これらの分離領域は、デバイス上にスピンされているフ
ォトレジスト層１７４により形成される。フォトレジス
ト１７４が、図９の（ａ）に示されるように、パターン
化されそして露光される。例えば、ホウ素イオンが、デ
バイスの中に打ち込まれて、分離領域を形成する。薄膜
抵抗が、随意にデバイス上に形成され得る。薄膜抵抗
は、図９の（ａ）において塗布されるフォトレジスト層
１７４を取り除きかつ別のシリコン窒化層１８０を被着
することにより形成され得る。シリコン窒化層１８０が
デバイス上に被着された後、別のフォトレジスト層１８
２が、図９の（ｂ）に示されるように、デバイス上にス
ピンされる。フォトレジスト層１８２を用いて、薄膜抵
抗１９４の配置を形成してよい。薄膜抵抗は、ＣＥＲＭ
ＥＴ膜１９４、例えば（ＣｒＳＩＯ）を、図９の（ｂ）
に全体的に示されるデバイス上に被着することにより形
成され得る。過剰の金属及びフォトレジストが図９の
（ｃ）に示されるように通常の技術により取り除かれ、
図９の（ｃ）に基本的に示されるように、薄膜抵抗及び
構造体を残す。
【００２９】別のフォトレジスト（図示せず）が、デバ
イス上にスピンされ、相互接続金属の配置を形成する。
窒化層１８０が図９の（ｄ）に示されるようにエッチン
グされる。フォトレジスト１８８が、図９の（ｅ）に示
されるようにデバイスに塗布され、そしてパターン化さ
れて相互接続金属を形成する。フォトレジスト１８８が
通常の要領で現像され、相互接続金属１９０、例えばＴ
ｉ／Ｐｔ／Ａｕ／Ｔｉが図９の（ｅ）に示されるように
デバイス上に被着される。過剰の金属及びフォトレジス
ト層１８８が、通常の技術により取り除かれる。続い
て、第４の窒化層１９２が、図９の（ｆ）に示されるよ
うに被着される。図１０の（ａ）に示されるように、バ
イア（ｖｉａｓ）１９６及び１９８が、相互接続金属層
に形成される。これらのバイア１９６及び１９８は、図
１０の（ａ）に全体的に示されるように、フォトレジス
トをデバイス上にスピンし、バイア１９６及び１９８を
確定するためそのフォトレジストを通常の技術でパター
ン化し、フォトレジストを現像し、続いてバイア１９６
及び１９８を形成するため窒化層１５０をエッチングす
ることにより形成される。次に、図１０の（ｂ）に示さ
れるように、エアー・ブリッジ（ａｉｒ ｂｒｉｄｇ
ｅ）が形成される。エアー・ブリッジは、フォトレジス
ト２００をデバイスの上にスピンし、そしてエアー・ブ
リッジを形成するためフォトレジストをパターン化する
ことにより形成される。次いで、金属層２０２が、フォ
トレジスト２００の上に被着されて、エアー・ブリッジ
を形成する。次いで、フォトレジストが、通常の技術に
より取り除かれる。パシベーション・パターン窒化層
が、デバイス上に被着され得る。チップをさいの目に切
るのを可能にするため、フォトレジストを用いて、ダイ
ス・ストリート（ｄｉｃｅ ｓｔｒｅｅｔｓ）を形成し
得る。
イス上にスピンされ、相互接続金属の配置を形成する。
窒化層１８０が図９の（ｄ）に示されるようにエッチン
グされる。フォトレジスト１８８が、図９の（ｅ）に示
されるようにデバイスに塗布され、そしてパターン化さ
れて相互接続金属を形成する。フォトレジスト１８８が
通常の要領で現像され、相互接続金属１９０、例えばＴ
ｉ／Ｐｔ／Ａｕ／Ｔｉが図９の（ｅ）に示されるように
デバイス上に被着される。過剰の金属及びフォトレジス
ト層１８８が、通常の技術により取り除かれる。続い
て、第４の窒化層１９２が、図９の（ｆ）に示されるよ
うに被着される。図１０の（ａ）に示されるように、バ
イア（ｖｉａｓ）１９６及び１９８が、相互接続金属層
に形成される。これらのバイア１９６及び１９８は、図
１０の（ａ）に全体的に示されるように、フォトレジス
トをデバイス上にスピンし、バイア１９６及び１９８を
確定するためそのフォトレジストを通常の技術でパター
ン化し、フォトレジストを現像し、続いてバイア１９６
及び１９８を形成するため窒化層１５０をエッチングす
ることにより形成される。次に、図１０の（ｂ）に示さ
れるように、エアー・ブリッジ（ａｉｒ ｂｒｉｄｇ
ｅ）が形成される。エアー・ブリッジは、フォトレジス
ト２００をデバイスの上にスピンし、そしてエアー・ブ
リッジを形成するためフォトレジストをパターン化する
ことにより形成される。次いで、金属層２０２が、フォ
トレジスト２００の上に被着されて、エアー・ブリッジ
を形成する。次いで、フォトレジストが、通常の技術に
より取り除かれる。パシベーション・パターン窒化層
が、デバイス上に被着され得る。チップをさいの目に切
るのを可能にするため、フォトレジストを用いて、ダイ
ス・ストリート（ｄｉｃｅ ｓｔｒｅｅｔｓ）を形成し
得る。
【００３０】本発明の多くの修正及び変形が上記教示に
照らして可能であることは明らかである。従って、頭書
の特許請求の範囲内で、本発明が、特に前述したのとは
異なる別の方法で実施され得ることが理解される筈であ
る。
照らして可能であることは明らかである。従って、頭書
の特許請求の範囲内で、本発明が、特に前述したのとは
異なる別の方法で実施され得ることが理解される筈であ
る。
【図１】図１は、本発明に従った能動ケーブル等化器の
概略図である。
概略図である。
【図２】図２は、本発明に従った等化器を組み込んだ受
信器のブロック図である。
信器のブロック図である。
【図３】図３は、例示的２段等化器により実行された、
図２に図示される受信器のブロック図である。
図２に図示される受信器のブロック図である。
【図４】図４は、約９１４．４ｃｍ（３０フィート）の
例示的ＲＧ−３１６同軸ケーブルのＳパラメータのＳ２
１伝達応答及び群遅延を示す周波数応答曲線である。
例示的ＲＧ−３１６同軸ケーブルのＳパラメータのＳ２
１伝達応答及び群遅延を示す周波数応答曲線である。
【図５】約９１４．４ｃｍ（３０フィート）の例示的Ｒ
Ｇ−３１６同軸ケーブルの時間領域応答である。
Ｇ−３１６同軸ケーブルの時間領域応答である。
【図６】図６は、本発明に従った等化器を組み込んだ受
信器の全体範囲を示すチップ・ダイの平面図である。
信器の全体範囲を示すチップ・ダイの平面図である。
【図７】図７は、例示的な５Ｇｂｐｓ及び１０Ｇｂｐｓ
受信信号及び等化後の同じ信号の周波数応答を示すアイ
・ダイアグラムを表す。
受信信号及び等化後の同じ信号の周波数応答を示すアイ
・ダイアグラムを表す。
【図８】図８は、ＧａＡｓヘテロ接合バイポーラ・トラ
ンジスタ技術を利用した本発明の一実施形態に従ってデ
バイスを製作するプロセス図を示す。
ンジスタ技術を利用した本発明の一実施形態に従ってデ
バイスを製作するプロセス図を示す。
【図９】図９は、ＧａＡｓヘテロ接合バイポーラ・トラ
ンジスタ技術を利用した本発明の一実施形態に従ってデ
バイスを製作するプロセス図を示す。
ンジスタ技術を利用した本発明の一実施形態に従ってデ
バイスを製作するプロセス図を示す。
【図１０】図１０は、ＧａＡｓヘテロ接合バイポーラ・
トランジスタ技術を利用した本発明の一実施形態に従っ
てデバイスを製作するプロセス図を示す。
トランジスタ技術を利用した本発明の一実施形態に従っ
てデバイスを製作するプロセス図を示す。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年４月１０日（２０００．４．１
０）
０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【数１】 である請求項１記載の等化器。
【数２】 請求項８記載の等化器。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/73 Ｈ０１Ｌ 29/72 Ｈ０４Ｂ 3/04 // Ｈ０３Ｆ 3/45 (72)発明者 キース・ティー・オシロ アメリカ合衆国ハワイ州96707，カポレイ, イヘー・プレイス 91−234 (72)発明者 グレゴリー・ティー・ウエハラ アメリカ合衆国ハワイ州96822，ホノルル, アラウラ・ウェイ 2573
Claims (24)
- 【請求項１】 各々がベース、コレクタ及びエミッタ端
子を有する１対の差動接続された第１のトランジスタを
備え、 前記１対の差動接続された第１のトランジスタは、共通
エミッタ構成に形成され、 前記コレクタ端子は、１つ以上の負荷抵抗により供給電
圧源に結合され、かつ出力端子を形成し、 前記ベース端子は差動入力を形成し、 前記１対の差動接続された第１のトランジスタの各前記
エミッタ端子と共通電圧源との間に接続された１つ以上
の電流源を更に備える等化器。 - 【請求項２】 前記１対の差動接続された第１のトラン
ジスタのエミッタ端子に電気的に接続されたエミッタ縮
退抵抗を更に含む請求項１記載の等化器。 - 【請求項３】 前記エミッタ縮退抵抗の両端間に電気的
に接続された分路キャパシタを更に含む請求項２記載の
等化器。 - 【請求項４】 １つ以上の一定の前記電流源は、前記１
対の差動接続された第１のトランジスタの前記エミッタ
端子と前記共通電圧源との間に接続された第２のトラン
ジスタを含む請求項３記載の等化器。 - 【請求項５】 前記第２のトランジスタは、ベース、エ
ミッタ及びコレクタ端子を有するバイポーラ・トランジ
スタである請求項４記載の等化器。 - 【請求項６】 前記第２のトランジスタのエミッタ端子
と前記共通電圧源との間に接続されたエミッタ抵抗を更
に含み、 前記コレクタ端子は、前記第１のトランジスタの１つ以
上のエミッタ端子と接続され、 前記第２のトランジスタの前記ベース端子は、外部電圧
源に接続されている請求項５記載の等化器。 - 【請求項７】 前記第１のトランジスタがバイポーラ・
トランジスタである請求項１記載の等化器。 - 【請求項８】 前記第１のトランジスタがヘテロ接合バ
イポーラ・トランジスタ（ＨＢＴ）である請求項７記載
の等化器。 - 【請求項９】 前記第２のトランジスタがバイポーラで
ある請求項８記載の等化器。 - 【請求項１０】 前記第２のトランジスタがヘテロ接合
バイポーラ・トランジスタである請求項９記載の等化
器。 - 【請求項１１】 前記第２のトランジスタがバイポーラ
である請求項７記載の等化器。 - 【請求項１２】 前記第１の及び第２のトランジスタの
少なくとも１つがＨＢＴである請求項１１記載の等化
器。 - 【請求項１３】 前記等化器の伝達関数が 【数１】 である請求項１記載の等化器。
- 【請求項１４】 前記等化器がモノリシックに形成され
ている請求項１記載の等化器。 - 【請求項１５】 外部ケーブルへ接続のための入力端子
と、 入力信号を変換するシングル対差動変換器と、 前記入力端子に電気的に結合された１つ以上の等化器
と、を備え、 前記等化器は、ベース端子、コレクタ端子、及び共通エ
ミッタ構成に接続されたエミッタ端子を有する１対の差
動接続されたバイポーラ・トランジスタを含み、 前記ベース端子は差動入力を形成し、 前記エミッタ端子と共通電圧源との間に電気的に接続さ
れた１つ以上の電流源と、 前記入力信号の論理値を復号するスライサと、を更に備
える、信号を受信する受信器。 - 【請求項１６】 前記スライサが、前記１つ以上の等化
器より下流に配設されている請求項１５記載の受信器。 - 【請求項１７】 １つ以上の段間バッファを更に含む請
求項１５記載の受信器。 - 【請求項１８】 入力整合ネットワークを更に含む請求
項１５記載の受信器。 - 【請求項１９】 前記１つ以上の等化器が、次の伝達関
数を有する 【数２】 請求項１５記載の等化器。 - 【請求項２０】 前記のものは、バイポーラ・トランジ
スタから形成される請求項１５記載の等化器。 - 【請求項２１】 前記受信器は、モノリシックに形成さ
れるよう適合されている請求項２０記載の受信器。 - 【請求項２２】 前記バイポーラ・トランジスタがヘテ
ロ接合バイポーラ・トランジスタである請求項２０記載
の受信器。 - 【請求項２３】 モノリシック・マイクロ波集積回路
（ＭＭＩＣ）を形成する方法において、 （ａ） 基板を設けるステップと、 （ｂ） 前記基板を処理してＭＭＩＣ等化器を形成する
ステップとを備える方法。 - 【請求項２４】 （ｃ） 前記基板を処理してＭＭＩＣ
受信器を前記基板上に形成するステップを更に含む請求
項２３記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US26104399A | 1999-03-02 | 1999-03-02 | |
| US09/261043 | 1999-03-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000299619A true JP2000299619A (ja) | 2000-10-24 |
Family
ID=22991730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000053268A Pending JP2000299619A (ja) | 1999-03-02 | 2000-02-29 | モノリシック固定型能動等化器 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP1033811A3 (ja) |
| JP (1) | JP2000299619A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005223419A (ja) * | 2004-02-03 | 2005-08-18 | Fujitsu Ltd | イコライザ回路 |
| US9860086B1 (en) | 2016-06-08 | 2018-01-02 | Fujitsu Limited | Equalizer circuit and optical module |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2442774A (en) * | 2006-10-12 | 2008-04-16 | Ericsson Telefon Ab L M | Electronically adjustable gain slope controller circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1153076A (en) * | 1979-12-10 | 1983-08-30 | General Electric Company | Resonator coupled differential amplifier |
| CA2102721C (en) * | 1993-11-09 | 1999-05-04 | Stephen Paul Webster | Differential gain stage for use in a standard bipolar ecl process |
-
2000
- 2000-02-29 JP JP2000053268A patent/JP2000299619A/ja active Pending
- 2000-03-02 EP EP00104403A patent/EP1033811A3/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005223419A (ja) * | 2004-02-03 | 2005-08-18 | Fujitsu Ltd | イコライザ回路 |
| US9860086B1 (en) | 2016-06-08 | 2018-01-02 | Fujitsu Limited | Equalizer circuit and optical module |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1033811A2 (en) | 2000-09-06 |
| EP1033811A3 (en) | 2003-06-04 |
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