JP2001326377A - 光受信回路および光受信回路アレー - Google Patents
光受信回路および光受信回路アレーInfo
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- JP2001326377A JP2001326377A JP2000142765A JP2000142765A JP2001326377A JP 2001326377 A JP2001326377 A JP 2001326377A JP 2000142765 A JP2000142765 A JP 2000142765A JP 2000142765 A JP2000142765 A JP 2000142765A JP 2001326377 A JP2001326377 A JP 2001326377A
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Abstract
(57)【要約】
【課題】 動作速度が速く、受光感度が高く、インピー
ダンス変換利得が大きく、かつ、多チャンネル化した際
のチャンネル間クロストークの小さい小型の光受信回路
を実現する。 【解決手段】 ウェーハボンディングを用いたハイブリ
ッド集積法によってフォトダイオードをアンプ回路基板
上に直接貼り合わせ、かつ、そのフォトダイオードと前
記アンプ回路とをアンプ回路基板上の電極パッドを利用
して電気的に結合する。
ダンス変換利得が大きく、かつ、多チャンネル化した際
のチャンネル間クロストークの小さい小型の光受信回路
を実現する。 【解決手段】 ウェーハボンディングを用いたハイブリ
ッド集積法によってフォトダイオードをアンプ回路基板
上に直接貼り合わせ、かつ、そのフォトダイオードと前
記アンプ回路とをアンプ回路基板上の電極パッドを利用
して電気的に結合する。
Description
【０００１】
【発明の属する技術分野】本発明は、高速に強度変調さ
れた光信号を受光して電気信号に変換する光受信回路お
よび光受信回路アレーに関するものである。
れた光信号を受光して電気信号に変換する光受信回路お
よび光受信回路アレーに関するものである。
【０００２】
【従来の技術】光受信回路は、フォトダイオード（以
下、ＰＤと称す）と、トランスインピーダンス型のアン
プ（以下、ＴＩＡと称す）回路とを電気的に接続するこ
とにより構成され、低コスト化を重要視する場合は、低
コストなシリコンのＴＩＡ回路と化合物半導体のＰＤと
を、ハイブリッドに集積する方法が用いられてきた。
下、ＰＤと称す）と、トランスインピーダンス型のアン
プ（以下、ＴＩＡと称す）回路とを電気的に接続するこ
とにより構成され、低コスト化を重要視する場合は、低
コストなシリコンのＴＩＡ回路と化合物半導体のＰＤと
を、ハイブリッドに集積する方法が用いられてきた。
【０００３】その際、ＰＤとＴＩＡ回路を接続する方法
として、化合物半導体のＰＤを集積したチップと、シリ
コンのＴＩＡ回路を集積したチップを、別々に用意し、
これら２つのチップを金属ワイヤまたは半田でボンディ
ングする方法が用いられていた。
として、化合物半導体のＰＤを集積したチップと、シリ
コンのＴＩＡ回路を集積したチップを、別々に用意し、
これら２つのチップを金属ワイヤまたは半田でボンディ
ングする方法が用いられていた。
【０００４】光受信回路の特性を良くする、すなわち、
動作速度を速くし受光感度を高くするためには、ＰＤの
等価容量を低減することが有効である。ここに言う等価
容量とは、ＰＤが本来有するｐｎ接合の容量と、電極パ
ッドなどに由来する寄生容量の和のことである。図３
に、厚さ３μｍの吸収層を持つＰＤの容量と、シリコン
ＣＭＯＳプロセスにおける電極パッドの容量の、各々の
サイズ依存特性を示す。
動作速度を速くし受光感度を高くするためには、ＰＤの
等価容量を低減することが有効である。ここに言う等価
容量とは、ＰＤが本来有するｐｎ接合の容量と、電極パ
ッドなどに由来する寄生容量の和のことである。図３
に、厚さ３μｍの吸収層を持つＰＤの容量と、シリコン
ＣＭＯＳプロセスにおける電極パッドの容量の、各々の
サイズ依存特性を示す。
【０００５】ＰＤは円形、電極パッドは正方形を仮定し
ている。ＰＤの直径は入射光信号のスポット径よりも大
きい必要があるが、レンズを用いて光結合する場合は直
径２０μｍ、マルチモード導波路からの入射光をレンズ
なしで受光する場合においても、ＰＤと導波路間の距離
を近付ければ８０μｍもあれば十分である。従って、Ｐ
Ｄ本来の容量は、１０ｆＦから２００ｆＦの範囲に小さ
く抑えられた。
ている。ＰＤの直径は入射光信号のスポット径よりも大
きい必要があるが、レンズを用いて光結合する場合は直
径２０μｍ、マルチモード導波路からの入射光をレンズ
なしで受光する場合においても、ＰＤと導波路間の距離
を近付ければ８０μｍもあれば十分である。従って、Ｐ
Ｄ本来の容量は、１０ｆＦから２００ｆＦの範囲に小さ
く抑えられた。
【０００６】
【発明が解決しようとする課題】しかしながら、金属ワ
イヤや半田を用いて、化合物半導体ＰＤのチップとシリ
コンＴＩＡ回路のチップをボンディングする場合、各々
のチップ上に、１００μｍ四方程度以上の大きな電極パ
ッドを要するため、電極パッドや配線に由来する寄生容
量が合計１ｐＦ以上にも達し、光受信回路の良好な特性
が得られない問題があった。また、電極パッドが大きい
ために、ＰＤとＴＩＡ回路各々のチップ面積が大きくな
り、かつ、複数のチップを用いるため、小型のモジュー
ルにすることが難しい問題があった。更に、電極パッド
間の容量性結合が大きいために、受信回路をアレー化し
た場合に、チャンネル間のクロストークが大きい問題が
あった。
イヤや半田を用いて、化合物半導体ＰＤのチップとシリ
コンＴＩＡ回路のチップをボンディングする場合、各々
のチップ上に、１００μｍ四方程度以上の大きな電極パ
ッドを要するため、電極パッドや配線に由来する寄生容
量が合計１ｐＦ以上にも達し、光受信回路の良好な特性
が得られない問題があった。また、電極パッドが大きい
ために、ＰＤとＴＩＡ回路各々のチップ面積が大きくな
り、かつ、複数のチップを用いるため、小型のモジュー
ルにすることが難しい問題があった。更に、電極パッド
間の容量性結合が大きいために、受信回路をアレー化し
た場合に、チャンネル間のクロストークが大きい問題が
あった。
【０００７】本発明の目的は、化合物半導体のＰＤとＴ
ＩＡ回路をハイブリッドに集積する光受信回路におい
て、動作速度が速く、受光感度が高く、インピーダンス
変換利得が大きく、かつ、多チャンネル化した際のチャ
ンネル間クロストークの小さい、小型の光受信回路およ
び光受信回路アレーを提供することにある。
ＩＡ回路をハイブリッドに集積する光受信回路におい
て、動作速度が速く、受光感度が高く、インピーダンス
変換利得が大きく、かつ、多チャンネル化した際のチャ
ンネル間クロストークの小さい、小型の光受信回路およ
び光受信回路アレーを提供することにある。
【０００８】このために請求項１の発明の光受信回路
は、光−電流変換機能を持つフォトダイオードと電流−
電圧変換機能を持つトランスインピーダンス型のアンプ
回路とをハイブリッドに結合して構成した光受信回路に
おいて、前記フォトダイオードが、ウェーハボンディン
グを用いたハイブリッド集積法によって前記アンプ回路
基板上に直接貼り合わされ、かつ、前記フォトダイオー
ドと前記アンプ回路とを電気的に結合するために、前記
アンプ回路基板上に専用の電極パッドを設けて構成し
た。
は、光−電流変換機能を持つフォトダイオードと電流−
電圧変換機能を持つトランスインピーダンス型のアンプ
回路とをハイブリッドに結合して構成した光受信回路に
おいて、前記フォトダイオードが、ウェーハボンディン
グを用いたハイブリッド集積法によって前記アンプ回路
基板上に直接貼り合わされ、かつ、前記フォトダイオー
ドと前記アンプ回路とを電気的に結合するために、前記
アンプ回路基板上に専用の電極パッドを設けて構成し
た。
【０００９】請求項２の発明の光受信回路は、請求項１
の発明において、前記トランスインピーダンス型のアン
プ回路を、シリコンＣＭＯＳのインバータ回路をＮ段
（Ｎは奇数）直列に接続した回路の入出力間に並列帰還
インピーダンスを接続した回路であるよう構成した。
の発明において、前記トランスインピーダンス型のアン
プ回路を、シリコンＣＭＯＳのインバータ回路をＮ段
（Ｎは奇数）直列に接続した回路の入出力間に並列帰還
インピーダンスを接続した回路であるよう構成した。
【００１０】請求項３の発明の光受信回路は、請求項２
の発明の光受信回路の後段に、並列帰還インピーダンス
を設けないＭ段（Ｍは自然数）のＣＭＯＳインバータ回
路を直列に接続して構成した。
の発明の光受信回路の後段に、並列帰還インピーダンス
を設けないＭ段（Ｍは自然数）のＣＭＯＳインバータ回
路を直列に接続して構成した。
【００１１】請求項４の発明の光受信回路は、請求項２
又は３の発明において、前記並列帰還インピーダンスと
して純抵抗を用いた。
又は３の発明において、前記並列帰還インピーダンスと
して純抵抗を用いた。
【００１２】請求項５の発明の光受信回路は、請求項
２，３又は４の発明の光受信回路の後段に、チップ外の
インピーダンスとインピーダンス整合したオフチップド
ライバ回路を設けて構成した。
２，３又は４の発明の光受信回路の後段に、チップ外の
インピーダンスとインピーダンス整合したオフチップド
ライバ回路を設けて構成した。
【００１３】請求項６の発明の光受信回路は、請求項３
又は４の発明において、前記並列帰還インピーダンスを
設けたＮ段のインバータ回路部分に対する電源供給線と
グランド線の対と、前記並列帰還インピーダンスを設け
ないＭ段のインバータ回路部分に対する電源供給線とグ
ランド線の対を、回路チップ上において電気的に絶縁分
離し、回路チップ外に前記各対を個別に取り出して構成
した。
又は４の発明において、前記並列帰還インピーダンスを
設けたＮ段のインバータ回路部分に対する電源供給線と
グランド線の対と、前記並列帰還インピーダンスを設け
ないＭ段のインバータ回路部分に対する電源供給線とグ
ランド線の対を、回路チップ上において電気的に絶縁分
離し、回路チップ外に前記各対を個別に取り出して構成
した。
【００１４】請求項７の発明の光受信回路は、請求項５
の発明において、前記並列帰還インピーダンスを設けた
Ｎ段のインバータ回路部分に対する電源供給線とグラン
ド線の対、前記並列帰還インピーダンスを設けないＭ段
のインバータ回路部分に対する電源供給線とグランド線
の対、前記オフチップドライバ回路に対する電源供給線
とグランド線の対のうち、少なくとも２対を回路チップ
上において電気的に絶縁分離し、回路チップ外に取り出
す前記対の数を少なくとも２対とした。
の発明において、前記並列帰還インピーダンスを設けた
Ｎ段のインバータ回路部分に対する電源供給線とグラン
ド線の対、前記並列帰還インピーダンスを設けないＭ段
のインバータ回路部分に対する電源供給線とグランド線
の対、前記オフチップドライバ回路に対する電源供給線
とグランド線の対のうち、少なくとも２対を回路チップ
上において電気的に絶縁分離し、回路チップ外に取り出
す前記対の数を少なくとも２対とした。
【００１５】請求項８の発明の光受信回路アレーは、請
求項１，２，３，４，５，６又は７の発明の光受信回路
をアレー状に複数並べて多チャンネル化して構成した。
求項１，２，３，４，５，６又は７の発明の光受信回路
をアレー状に複数並べて多チャンネル化して構成した。
【００１６】
【発明の実施の形態】［光受信回路の構造の実施形態］
図１に、請求項１の発明の光受信回路の実施形態の断面
構造を示す。２０１はシリコン回路基板、ＰＡＤ１は基
板２０１上に設けたＰＤのカソード専用電極パッド、Ｐ
ＡＤ２は基板２０１上に設けたＰＤのアノード専用電極
パッド、２１３〜２１７および２２１〜２２３はＰＤを
構成する後記する層、２１８はＰＤとＴＩＡ回路を機械
的に接着するためのウェーハボンディング用ポリイミ
ド、２２４はＰＤとＴＩＡ回路を電気的に結合するため
の金メッキ配線である。
図１に、請求項１の発明の光受信回路の実施形態の断面
構造を示す。２０１はシリコン回路基板、ＰＡＤ１は基
板２０１上に設けたＰＤのカソード専用電極パッド、Ｐ
ＡＤ２は基板２０１上に設けたＰＤのアノード専用電極
パッド、２１３〜２１７および２２１〜２２３はＰＤを
構成する後記する層、２１８はＰＤとＴＩＡ回路を機械
的に接着するためのウェーハボンディング用ポリイミ
ド、２２４はＰＤとＴＩＡ回路を電気的に結合するため
の金メッキ配線である。
【００１７】このような構造を用いれば、電極パッドＰ
ＡＤ１、ＰＡＤ２の面積を、１個あたり、大きくとも４
００μｍ2以下にできるため、ＰＤの等価容量は、ＰＤ
本来の容量に、高々２０ｆＦ程度の値しか持たない電極
パッドＰＡＤ２の容量を足し合わせた値、すなわち３０
ｆＦから２２０ｆＦ程度に低く抑えられる。ここでは大
きな電極パッドや長い配線やボンディングワイヤは存在
しないため、それらに付随する寄生容量は足し合あわさ
れない。従って、金属ワイヤや半田を用いた構造に比べ
て、光受信回路の特性を良くすることができる。この特
性向上効果を以下に具体的な回路を用いて説明する。
ＡＤ１、ＰＡＤ２の面積を、１個あたり、大きくとも４
００μｍ2以下にできるため、ＰＤの等価容量は、ＰＤ
本来の容量に、高々２０ｆＦ程度の値しか持たない電極
パッドＰＡＤ２の容量を足し合わせた値、すなわち３０
ｆＦから２２０ｆＦ程度に低く抑えられる。ここでは大
きな電極パッドや長い配線やボンディングワイヤは存在
しないため、それらに付随する寄生容量は足し合あわさ
れない。従って、金属ワイヤや半田を用いた構造に比べ
て、光受信回路の特性を良くすることができる。この特
性向上効果を以下に具体的な回路を用いて説明する。
【００１８】［光受信回路の回路構成の第１実施形態］
図２に、請求項２の光受信回路の実施形態の回路図を示
す。ＴＩＡ回路は、シリコンＣＭＯＳのインバータをＮ
段（Ｎは奇数）直列に接続した回路の入出力間に１個の
並列帰還インピーダンスを設けたアンプ回路である。図
２において、ＰＤはフォトダイオード、Ｖdd１は電源供
給線、Ｇ1はグランド線、Ｚｆ１は並列帰還インピーダ
ンス、Ｔrn(k)は、初段から数えてｋ段目（ｋは自然
数）のインバータを構成するｎ型ＭＯＳトランジスタ、
Ｔrp(k)は同じくｋ段目のインバータを構成するｐ型Ｍ
ＯＳトランジスタ、Ｖ１は出力電圧である。
図２に、請求項２の光受信回路の実施形態の回路図を示
す。ＴＩＡ回路は、シリコンＣＭＯＳのインバータをＮ
段（Ｎは奇数）直列に接続した回路の入出力間に１個の
並列帰還インピーダンスを設けたアンプ回路である。図
２において、ＰＤはフォトダイオード、Ｖdd１は電源供
給線、Ｇ1はグランド線、Ｚｆ１は並列帰還インピーダ
ンス、Ｔrn(k)は、初段から数えてｋ段目（ｋは自然
数）のインバータを構成するｎ型ＭＯＳトランジスタ、
Ｔrp(k)は同じくｋ段目のインバータを構成するｐ型Ｍ
ＯＳトランジスタ、Ｖ１は出力電圧である。
【００１９】図４に、図２に示した光受信回路における
−３ｄＢ帯域とＺｆ１との関係を見積もる。ここに、Ｎ
＝１とし、初段のｎ型ＭＯＳトランジスタＴrn(1)のゲ
ート幅を１０μｍと仮定した。また、Ｚｆ１には帰還抵
抗を用いると仮定した。図にはＰＤの等価容量が５０ｆ
Ｆの場合と１ｐＦの場合のグラフを示した。−３ｄＢ帯
域はフロントエンドの入力容量と帰還抵抗Ｚｆ１とのＣ
Ｒ時定数で制限されるため、同じ帰還抵抗値に対して、
ＰＤの等価容量が５０ｆＦの方が約１桁高い帯域を達成
しており、ＰＤの低容量化が広帯域化に有効であること
が示されている。逆に言うと、同じ帯域を達成するの
に、大きな帰還抵抗値を用いることができるため、ＰＤ
の低容量化は、アンプの利得を大きくできる効果も持
つ。更に、帰還抵抗値を大きくすることは、以下に図５
で説明するように、最小受光感度を小さくする（高感度
にする）ことにも寄与する。
−３ｄＢ帯域とＺｆ１との関係を見積もる。ここに、Ｎ
＝１とし、初段のｎ型ＭＯＳトランジスタＴrn(1)のゲ
ート幅を１０μｍと仮定した。また、Ｚｆ１には帰還抵
抗を用いると仮定した。図にはＰＤの等価容量が５０ｆ
Ｆの場合と１ｐＦの場合のグラフを示した。−３ｄＢ帯
域はフロントエンドの入力容量と帰還抵抗Ｚｆ１とのＣ
Ｒ時定数で制限されるため、同じ帰還抵抗値に対して、
ＰＤの等価容量が５０ｆＦの方が約１桁高い帯域を達成
しており、ＰＤの低容量化が広帯域化に有効であること
が示されている。逆に言うと、同じ帯域を達成するの
に、大きな帰還抵抗値を用いることができるため、ＰＤ
の低容量化は、アンプの利得を大きくできる効果も持
つ。更に、帰還抵抗値を大きくすることは、以下に図５
で説明するように、最小受光感度を小さくする（高感度
にする）ことにも寄与する。
【００２０】図５に、図２に示した光受信回路における
最小受光感度と初段のｎ型ＭＯＳトランジスタＴrn(1)
のゲート幅との関係を見積もる。ここに、Ｎ＝１および
−３ｄＢ帯域１ＧＨｚを仮定した。また、Ｚｆ１には帰
還抵抗を用いると仮定した。更にＰＤの光電変換効率は
０．４Ａ／Ｗと仮定した。ＰＤの暗電流は充分小さく雑
音源にはならないと仮定し、雑音源として帰還抵抗Ｚｆ
１の熱雑音とトランジスタのチャンネル雑音を考慮し
た。ＰＤの等価容量が５０ｆＦ、４００ｆＦ、１ｐＦの
場合のグラフを示した。ＰＤの等価容量が小さい程、同
じ帯域を達成する帰還抵抗値を大きく設定できるため、
熱雑音、チャネル雑音共に低く抑えられ、最小受光感度
を小さくできる（高感度にできる）ことが示されてい
る。
最小受光感度と初段のｎ型ＭＯＳトランジスタＴrn(1)
のゲート幅との関係を見積もる。ここに、Ｎ＝１および
−３ｄＢ帯域１ＧＨｚを仮定した。また、Ｚｆ１には帰
還抵抗を用いると仮定した。更にＰＤの光電変換効率は
０．４Ａ／Ｗと仮定した。ＰＤの暗電流は充分小さく雑
音源にはならないと仮定し、雑音源として帰還抵抗Ｚｆ
１の熱雑音とトランジスタのチャンネル雑音を考慮し
た。ＰＤの等価容量が５０ｆＦ、４００ｆＦ、１ｐＦの
場合のグラフを示した。ＰＤの等価容量が小さい程、同
じ帯域を達成する帰還抵抗値を大きく設定できるため、
熱雑音、チャネル雑音共に低く抑えられ、最小受光感度
を小さくできる（高感度にできる）ことが示されてい
る。
【００２１】初段インバータのトランジスタの入力容量
は、ＰＤの等価容量と足し算された形で、帰還抵抗Ｚｆ
１とのＣＲ時定数により受信回路の−３ｄＢ帯域を制限
するが、ＰＤの等価容量が５０ｆＦと充分小さい場合
は、初段トランジスタの容量が相対的に大きな比重を占
めるため、初段トランジスタのゲート幅の縮小効果が顕
著である。図５の５０ｆＦのグラフに示されるように、
初段トランジスタのゲート幅を５μｍとすれば、１ＧＨ
ｚの帯域において、−２７ｄＢｍの高感度が見込まれ
る。
は、ＰＤの等価容量と足し算された形で、帰還抵抗Ｚｆ
１とのＣＲ時定数により受信回路の−３ｄＢ帯域を制限
するが、ＰＤの等価容量が５０ｆＦと充分小さい場合
は、初段トランジスタの容量が相対的に大きな比重を占
めるため、初段トランジスタのゲート幅の縮小効果が顕
著である。図５の５０ｆＦのグラフに示されるように、
初段トランジスタのゲート幅を５μｍとすれば、１ＧＨ
ｚの帯域において、−２７ｄＢｍの高感度が見込まれ
る。
【００２２】これに対し、ＰＤの等価容量がｐＦオーダ
ー程度に大きい場合は、初段トランジスタのゲート幅の
縮小効果は、２０μｍ以上の比較的大きなサイズ領域で
のみ有効となる。これは、ＣＲ時定数におけるＰＤの等
価容量の比重が大きいために、トランジスタのゲート幅
を２０μｍ程度以下に小さくした場合、サイズ縮小によ
る帰還抵抗の高抵抗化とそれに伴う高感度化効果より
も、サイズ縮小によるトランジスタのトランスコンダク
タンスの低下とそれに伴うチャネル雑音の増大効果の方
が顕著になり、受光感度は逆に大きくなってしまう（低
感度になってしまう）ためである。
ー程度に大きい場合は、初段トランジスタのゲート幅の
縮小効果は、２０μｍ以上の比較的大きなサイズ領域で
のみ有効となる。これは、ＣＲ時定数におけるＰＤの等
価容量の比重が大きいために、トランジスタのゲート幅
を２０μｍ程度以下に小さくした場合、サイズ縮小によ
る帰還抵抗の高抵抗化とそれに伴う高感度化効果より
も、サイズ縮小によるトランジスタのトランスコンダク
タンスの低下とそれに伴うチャネル雑音の増大効果の方
が顕著になり、受光感度は逆に大きくなってしまう（低
感度になってしまう）ためである。
【００２３】例えば、ＰＤの等価容量が１ｐＦの場合
は、初段トランジスタのゲート幅が２０μｍのときに最
も高感度となり、１ＧＨｚの帯域において−１９．４ｄ
Ｂｍの感度が見込まれる。これは先の値−２７ｄＢｍと
比較して７ｄＢ以上悪い感度であり、またトランジスタ
のサイズも大きくなっている。
は、初段トランジスタのゲート幅が２０μｍのときに最
も高感度となり、１ＧＨｚの帯域において−１９．４ｄ
Ｂｍの感度が見込まれる。これは先の値−２７ｄＢｍと
比較して７ｄＢ以上悪い感度であり、またトランジスタ
のサイズも大きくなっている。
【００２４】従って、ＰＤの等価容量を低減すること
は、受信回路の最小受光感度を小さくする（高感度にす
る）と同時に、回路の小型化にも有効であると言える。
は、受信回路の最小受光感度を小さくする（高感度にす
る）と同時に、回路の小型化にも有効であると言える。
【００２５】以上に説明したように、請求項１、２に記
載の光受信回路を用いることにより、受信回路の広帯域
化、高利得化、高感度化、トランジスタサイズの小型化
を図ることができる。
載の光受信回路を用いることにより、受信回路の広帯域
化、高利得化、高感度化、トランジスタサイズの小型化
を図ることができる。
【００２６】［光受信回路の回路構成の第２実施形態］
インピーダンス変換利得を大きくしたい場合には、アン
プを直列に多段接続することが有効である。図６に、こ
のようにした請求項３の光受信回路の実施形態を示す。
これは図２に示した光受信回路の後段に、並列帰還イン
ピーダンスを設けないＭ段（Ｍは自然数）のＣＭＯＳイ
ンバータ回路を直列に接続した回路である。Ｖdd２、Ｇ
２は、並列帰還インピーダンスＺｆ１を設けないＭ段の
直列接続インバータ回路部分に対する、各々、電源供給
線、グランド線であり、Ｖ２は出力電圧である。
インピーダンス変換利得を大きくしたい場合には、アン
プを直列に多段接続することが有効である。図６に、こ
のようにした請求項３の光受信回路の実施形態を示す。
これは図２に示した光受信回路の後段に、並列帰還イン
ピーダンスを設けないＭ段（Ｍは自然数）のＣＭＯＳイ
ンバータ回路を直列に接続した回路である。Ｖdd２、Ｇ
２は、並列帰還インピーダンスＺｆ１を設けないＭ段の
直列接続インバータ回路部分に対する、各々、電源供給
線、グランド線であり、Ｖ２は出力電圧である。
【００２７】このような構成では、後段のＭ段のインバ
ータがアンプとして働き、受信回路の利得を更に高くす
ることができる。このように、並列帰還インピーダンス
Ｚｆ１を接続したＮ段のＣＭＯＳインバータ回路に並列
帰還インピーダンスを接続しないＭ段のＣＭＯＳインバ
ータ回路を接続した光受信回路を用いることにより、受
信回路の更なる高利得化を図ることができる。
ータがアンプとして働き、受信回路の利得を更に高くす
ることができる。このように、並列帰還インピーダンス
Ｚｆ１を接続したＮ段のＣＭＯＳインバータ回路に並列
帰還インピーダンスを接続しないＭ段のＣＭＯＳインバ
ータ回路を接続した光受信回路を用いることにより、受
信回路の更なる高利得化を図ることができる。
【００２８】［光受信回路の回路構成の第３実施形態］
請求項５に記載のように、前記した図２，図６の光受信
回路の後段に、チップ外のインピーダンスとインピーダ
ンス整合したオフチップドライバ回路を設けると、受信
回路の出力を、例えば、５０Ω同軸ケーブルに直接接続
しても、反射や減衰による波形の劣化は起こらない。こ
のような光受信回路を用いることにより、受信回路の出
力を、波形の劣化なく、チップ外に取り出すことができ
る。
請求項５に記載のように、前記した図２，図６の光受信
回路の後段に、チップ外のインピーダンスとインピーダ
ンス整合したオフチップドライバ回路を設けると、受信
回路の出力を、例えば、５０Ω同軸ケーブルに直接接続
しても、反射や減衰による波形の劣化は起こらない。こ
のような光受信回路を用いることにより、受信回路の出
力を、波形の劣化なく、チップ外に取り出すことができ
る。
【００２９】［光受信回路の回路構成の第４実施形態］
アナログ受信回路を安定に動作させるためには、増幅さ
れた出力側の信号が入力側に回り込まないように設計す
る必要がある。これは、微少な信号を検出する高感度な
受信回路を実現するために、あるいは、利得の高い受信
回路における発振現象を回避するために、必須である。
出力側の信号の回り込みは、主として、電源供給線ある
いはグランド線を経由して起こるので、請求項６，７に
記載のように、入力側と出力側の電源供給線およびグラ
ンド線を共通化しないことが、アナログ受信回路の高感
度化と高利得化を達成する際に有効である。
アナログ受信回路を安定に動作させるためには、増幅さ
れた出力側の信号が入力側に回り込まないように設計す
る必要がある。これは、微少な信号を検出する高感度な
受信回路を実現するために、あるいは、利得の高い受信
回路における発振現象を回避するために、必須である。
出力側の信号の回り込みは、主として、電源供給線ある
いはグランド線を経由して起こるので、請求項６，７に
記載のように、入力側と出力側の電源供給線およびグラ
ンド線を共通化しないことが、アナログ受信回路の高感
度化と高利得化を達成する際に有効である。
【００３０】このように電源系の分離を行うことによっ
て高感度で高利得な受信回路を安定に動作させることが
できる。
て高感度で高利得な受信回路を安定に動作させることが
できる。
【００３１】［光受信回路の回路構成の第５実施形態］
請求項８に記載のように、上記した図２，図６の光受信
回路をアレー状に複数並べると、多チャンネルの光受信
回路アレーを構成できる。この光受信回路アレーにおい
ては、電極パッドに付随する寄生容量を２０ｆＦ程度以
下に小さくできるため、隣接チャンネルの電極パッド間
に存在する容量も小さく抑えることができる。その結
果、容量性結合に起因するチャンネル間クロストークを
著しく低減することができ、クロストークの小さい、多
チャンネルの受信回路アレーを実現することができる。
請求項８に記載のように、上記した図２，図６の光受信
回路をアレー状に複数並べると、多チャンネルの光受信
回路アレーを構成できる。この光受信回路アレーにおい
ては、電極パッドに付随する寄生容量を２０ｆＦ程度以
下に小さくできるため、隣接チャンネルの電極パッド間
に存在する容量も小さく抑えることができる。その結
果、容量性結合に起因するチャンネル間クロストークを
著しく低減することができ、クロストークの小さい、多
チャンネルの受信回路アレーを実現することができる。
【００３２】［光受信回路の回路構成の第６実施形態］
図８に、第６実施形態の光受信回路を示す。これは、Ｎ
＝Ｍ＝１とした図６の光受信回路において、並列帰還イ
ンピーダンスＺｆ１として請求項４に記載のように純抵
抗Ｒｆ１を用い、更に、請求項５に記載のように並列帰
還インピーダンスを有しないインバータ回路の後段に５
０Ωオフチップドライバ回路を接続したものである。Ｖ
dd３、Ｇ３は、各々、オフチップドライバ回路に対する
電源供給線およびグランド線である。ここでは、前記請
求項６，７に記載したしたように、電源供給線Ｖdd１，
Ｖdd２，Ｖdd３はチップ内で絶縁分離し、また、グラン
ド線Ｇ１，Ｇ２，Ｇ３もチップ内で絶縁分離した。
図８に、第６実施形態の光受信回路を示す。これは、Ｎ
＝Ｍ＝１とした図６の光受信回路において、並列帰還イ
ンピーダンスＺｆ１として請求項４に記載のように純抵
抗Ｒｆ１を用い、更に、請求項５に記載のように並列帰
還インピーダンスを有しないインバータ回路の後段に５
０Ωオフチップドライバ回路を接続したものである。Ｖ
dd３、Ｇ３は、各々、オフチップドライバ回路に対する
電源供給線およびグランド線である。ここでは、前記請
求項６，７に記載したしたように、電源供給線Ｖdd１，
Ｖdd２，Ｖdd３はチップ内で絶縁分離し、また、グラン
ド線Ｇ１，Ｇ２，Ｇ３もチップ内で絶縁分離した。
【００３３】電極パッドＰＡＤ１、ＰＡＤ２のサイズ
は、ともに１５μｍの正方形（面積２２５μｍ2 ）、
帰還抵抗Ｒｆ１は５ＫΩ、トランジスタのゲート幅は、
Ｔrn(1)を１５μｍ、Ｔrp(1)を４５μｍ、Ｔrn(2)を２
０μｍ、Ｔrp(2)を４０μｍとした。
は、ともに１５μｍの正方形（面積２２５μｍ2 ）、
帰還抵抗Ｒｆ１は５ＫΩ、トランジスタのゲート幅は、
Ｔrn(1)を１５μｍ、Ｔrp(1)を４５μｍ、Ｔrn(2)を２
０μｍ、Ｔrp(2)を４０μｍとした。
【００３４】オフチップドライバ回路は、並列帰還抵抗
を設けたインバータを２段直列接続した回路となってお
り、１段目は、帰還抵抗Ｒf２を１．２ＫΩ、ｎ型ＭＯ
ＳトランジスタＴrnＤ(1)のゲート幅を２３μｍ、ｐ型
ＭＯＳトランジスタＴrpＤ(1)のゲート幅を１０８μｍ
とした。２段目は、帰還抵抗Ｒf３を０．２５ＫΩ、ｎ
型ＭＯＳトランジスタＴrnＤ(2)のゲート幅を９２μ
ｍ、ｐ型ＭＯＳトランジスタＴrpＤ(2)のゲート幅を４
３２μｍとした。このように、トランジスタのサイズ
を、前段を小さく、後段を逆テーパー状に大きくするこ
とにより、遅延時間を小さく抑え、かつ、５０Ωの負荷
をドライブする電流ドライブ能力を付与することができ
た。帰還抵抗Ｒf２とＲf３の抵抗値は、オフチップドラ
イバ回路の利得がゼロとなるよう、上記のように設定し
た。回路は、電源電圧の標準値が３．３Ｖである０．５
μｍのＣＭＯＳプロセスを用いて製造した。
を設けたインバータを２段直列接続した回路となってお
り、１段目は、帰還抵抗Ｒf２を１．２ＫΩ、ｎ型ＭＯ
ＳトランジスタＴrnＤ(1)のゲート幅を２３μｍ、ｐ型
ＭＯＳトランジスタＴrpＤ(1)のゲート幅を１０８μｍ
とした。２段目は、帰還抵抗Ｒf３を０．２５ＫΩ、ｎ
型ＭＯＳトランジスタＴrnＤ(2)のゲート幅を９２μ
ｍ、ｐ型ＭＯＳトランジスタＴrpＤ(2)のゲート幅を４
３２μｍとした。このように、トランジスタのサイズ
を、前段を小さく、後段を逆テーパー状に大きくするこ
とにより、遅延時間を小さく抑え、かつ、５０Ωの負荷
をドライブする電流ドライブ能力を付与することができ
た。帰還抵抗Ｒf２とＲf３の抵抗値は、オフチップドラ
イバ回路の利得がゼロとなるよう、上記のように設定し
た。回路は、電源電圧の標準値が３．３Ｖである０．５
μｍのＣＭＯＳプロセスを用いて製造した。
【００３５】図８の回路の動作点を、図７の(a)、(b)、
(c)に図解する。図７(a)は、初段の並列帰還抵抗Ｒｆ１
を設けたインバータのオープンループ直流伝達特性であ
る。ここに、横軸は入力電圧、縦軸は出力電圧であり、
Ｌ１が伝達特性である。Ｌeqは入力電圧＝出力電圧の直
線、ＶeqはＬ１とＬeqの交点の電圧値であり、ＰＤに光
が入力されない時は、この交点（図に示した黒丸）が動
作点となり、入力電圧、出力電圧ともに同じくＶeqの値
を取る。
(c)に図解する。図７(a)は、初段の並列帰還抵抗Ｒｆ１
を設けたインバータのオープンループ直流伝達特性であ
る。ここに、横軸は入力電圧、縦軸は出力電圧であり、
Ｌ１が伝達特性である。Ｌeqは入力電圧＝出力電圧の直
線、ＶeqはＬ１とＬeqの交点の電圧値であり、ＰＤに光
が入力されない時は、この交点（図に示した黒丸）が動
作点となり、入力電圧、出力電圧ともに同じくＶeqの値
を取る。
【００３６】図７(b)は、同じく並列帰還抵抗Ｒｆ１を
設けた初段のインバータの入力電流対出力電圧Ｖ１の特
性である。光を入力しない時にＶeqであった出力電圧Ｖ
１は、入力光強度が大きくなるに従って減少し、ゼロに
達し一定値を取る。
設けた初段のインバータの入力電流対出力電圧Ｖ１の特
性である。光を入力しない時にＶeqであった出力電圧Ｖ
１は、入力光強度が大きくなるに従って減少し、ゼロに
達し一定値を取る。
【００３７】図７(c)は、並列帰還抵抗を設けない２段
目のインバータの直流伝達特性である。ここに、横軸は
出力電圧Ｖ２、縦軸は入力電圧Ｖ１であり、Ｌ２が伝達
特性である。光がＯＦＦ状態からＯＮ状態に変化する
と、入力電圧Ｖ１は、図７(b)で説明したように、Ｖeq
を起点として減少する方向に変化する。Ｌ２の電圧しき
い値は、Ｌ１のそれと同じか小さくなるように設定して
いるため、Ｌ２の動作点は、図中のＰiからＰｆに変化
する。従って、出力電圧Ｖ２はゼロからＶddに変化し、
正常な状態遷移が得られる。
目のインバータの直流伝達特性である。ここに、横軸は
出力電圧Ｖ２、縦軸は入力電圧Ｖ１であり、Ｌ２が伝達
特性である。光がＯＦＦ状態からＯＮ状態に変化する
と、入力電圧Ｖ１は、図７(b)で説明したように、Ｖeq
を起点として減少する方向に変化する。Ｌ２の電圧しき
い値は、Ｌ１のそれと同じか小さくなるように設定して
いるため、Ｌ２の動作点は、図中のＰiからＰｆに変化
する。従って、出力電圧Ｖ２はゼロからＶddに変化し、
正常な状態遷移が得られる。
【００３８】［光受信回路の製造方法の実施形態］図９
に、実施したウェーハボンディング法を示す。この方法
は、既知のものであり、例えば、「T.Nakahara,et.al.,
Electron Lett.,vol.34,No.13,pp.1352-1353(1998)」に
記載されている。２０１はシリコン回路基板である。２
０２はＰＤ搭載部の真下に配置した第１ＣＭＯＳ回路領
域、２０３はＰＤを搭載しない領域に配置した第２ＣＭ
ＯＳ回路領域である。２０４は第１アルミ配線層、２０
５は第２アルミ配線層、２０７は保護膜である。電極パ
ッドはアルミ配線層上の保護膜２０７を除去して形成さ
れる。ＰＡＤ１はＰＤのカソード専用電極パッド、ＰＡ
Ｄ２はＰＤのアノード専用電極パッド、２０６はボンデ
ィングワイヤ用電極パッドである。
に、実施したウェーハボンディング法を示す。この方法
は、既知のものであり、例えば、「T.Nakahara,et.al.,
Electron Lett.,vol.34,No.13,pp.1352-1353(1998)」に
記載されている。２０１はシリコン回路基板である。２
０２はＰＤ搭載部の真下に配置した第１ＣＭＯＳ回路領
域、２０３はＰＤを搭載しない領域に配置した第２ＣＭ
ＯＳ回路領域である。２０４は第１アルミ配線層、２０
５は第２アルミ配線層、２０７は保護膜である。電極パ
ッドはアルミ配線層上の保護膜２０７を除去して形成さ
れる。ＰＡＤ１はＰＤのカソード専用電極パッド、ＰＡ
Ｄ２はＰＤのアノード専用電極パッド、２０６はボンデ
ィングワイヤ用電極パッドである。
【００３９】本実施形態では、図８に示した構成の回路
を、第１ＣＭＯＳ回路領域２０２あるいは第２ＣＭＯＳ
回路領域２０３に搭載するよう２種のレイアウトを実施
した。なお、ＣＭＯＳ回路領域２０２および２０３は、
保護膜を除き、アルミ配線層を含むすべての回路部品を
含んでいる。
を、第１ＣＭＯＳ回路領域２０２あるいは第２ＣＭＯＳ
回路領域２０３に搭載するよう２種のレイアウトを実施
した。なお、ＣＭＯＳ回路領域２０２および２０３は、
保護膜を除き、アルミ配線層を含むすべての回路部品を
含んでいる。
【００４０】一方、２１１は化合物半導体基板であり、
ここではＧａＡｓ（ガリウムひ素）基板を用いた。２１
２〜２１７は、基板２１１上にエピタキシャル成長した
ＰＤ用の層である。２１２はＩｎＧａＰ（インジウムガ
リウムリン）選択エッチング層、２１３はp−ＧａＡｓ
コンタクト層、２１４はｐ−Ａl0.15Ｇａ0.85Ａｓ（ア
ルミニウムガリウムひ素）層、２１５はｉ−ＧａＡｓ光
吸収層、２１６はｎ−Ａl0.3Ｇａ0.7Ａｓ選択エッチン
グ層、２１７はｎ−ＧａＡｓコンタクト層である。各層
の厚さは２１２〜２１７の順に、５０ｎｍ、５０ｎｍ、
１５０ｎｍ、３０００ｎｍ、２００ｎｍ、５００ｎｍと
した。
ここではＧａＡｓ（ガリウムひ素）基板を用いた。２１
２〜２１７は、基板２１１上にエピタキシャル成長した
ＰＤ用の層である。２１２はＩｎＧａＰ（インジウムガ
リウムリン）選択エッチング層、２１３はp−ＧａＡｓ
コンタクト層、２１４はｐ−Ａl0.15Ｇａ0.85Ａｓ（ア
ルミニウムガリウムひ素）層、２１５はｉ−ＧａＡｓ光
吸収層、２１６はｎ−Ａl0.3Ｇａ0.7Ａｓ選択エッチン
グ層、２１７はｎ−ＧａＡｓコンタクト層である。各層
の厚さは２１２〜２１７の順に、５０ｎｍ、５０ｎｍ、
１５０ｎｍ、３０００ｎｍ、２００ｎｍ、５００ｎｍと
した。
【００４１】基板の直径はシリコン基板２０１、ＧａＡ
ｓ基板２１１共に２インチである。ＣＭＯＳ回路基板２
０１の表面は、ウェーハボンディングする前に、平坦化
用ポリイミドの埋め込みと埋め込んだポリイミドの機械
研摩を行い、表面の凸凹を平坦化した。ＧａＡｓ基板２
１１のエピタキシャル成長膜の側に、ウェーハボンディ
ング用ポリイミド２１８をスピンコートした後、ＣＭＯ
Ｓ基板２０１の回路側と貼り合わせ、ウェーハボンディ
ングした。このとき、ポリイミド２１８の厚さは１μｍ
とした。
ｓ基板２１１共に２インチである。ＣＭＯＳ回路基板２
０１の表面は、ウェーハボンディングする前に、平坦化
用ポリイミドの埋め込みと埋め込んだポリイミドの機械
研摩を行い、表面の凸凹を平坦化した。ＧａＡｓ基板２
１１のエピタキシャル成長膜の側に、ウェーハボンディ
ング用ポリイミド２１８をスピンコートした後、ＣＭＯ
Ｓ基板２０１の回路側と貼り合わせ、ウェーハボンディ
ングした。このとき、ポリイミド２１８の厚さは１μｍ
とした。
【００４２】摂氏２００度の加熱によってポリイミド２
１８を半硬化させた後、ＧａＡｓ基板２１１を機械研摩
と化学エッチングで除去した。この際、エッチング液は
硫酸系のエッチング液を用い、選択エッチング層２１２
でエッチングを停止させた。引き続き、塩酸系のエッチ
ング液を用いて選択エッチング層２１２を除去した。
１８を半硬化させた後、ＧａＡｓ基板２１１を機械研摩
と化学エッチングで除去した。この際、エッチング液は
硫酸系のエッチング液を用い、選択エッチング層２１２
でエッチングを停止させた。引き続き、塩酸系のエッチ
ング液を用いて選択エッチング層２１２を除去した。
【００４３】この状態において、シリコンＣＭＯＳ基板
２０１の裏から基板越しに赤外光を当てると、ＣＭＯＳ
基板２０１上の位置合わせマーカを検出することができ
るので、位置合わせ精度５μｍ程度のフォトリソグラフ
ィーは可能である。この赤外光を用いたフォトリソグラ
フィーにより、ＣＭＯＳ基板２０１上の位置合わせマー
カを露出させるためのＰＤ層２１２〜２１７の除去のエ
ッチングを行った。その後、摂氏３５０度に加熱し、ウ
ェーハボンディング用ポリイミド２１８を完全硬化させ
た後、露出した位置合わせマーカを用いて、ステッパー
によるメサ型ＰＤのプロセスを行った。
２０１の裏から基板越しに赤外光を当てると、ＣＭＯＳ
基板２０１上の位置合わせマーカを検出することができ
るので、位置合わせ精度５μｍ程度のフォトリソグラフ
ィーは可能である。この赤外光を用いたフォトリソグラ
フィーにより、ＣＭＯＳ基板２０１上の位置合わせマー
カを露出させるためのＰＤ層２１２〜２１７の除去のエ
ッチングを行った。その後、摂氏３５０度に加熱し、ウ
ェーハボンディング用ポリイミド２１８を完全硬化させ
た後、露出した位置合わせマーカを用いて、ステッパー
によるメサ型ＰＤのプロセスを行った。
【００４４】前記した図１は完成した光受信回路の断面
図を示したものである。ウェーハボンディング用ポリイ
ミド２１８はＰＤ搭載部の真下のみに残し、それ以外の
領域は酸素ＲＩＥ（リアクティブイオンエッチング）で
除去した。２２１はｐｎ分離用ポリイミド、２２２はＡ
ｕＧｅ／Ｎｉ／Ａｕ、２２３はＺｎ／Ｎｉ／Ａｕ、２２
４は金メッキである。ＰＤのメサ径は３０μｍである。
図を示したものである。ウェーハボンディング用ポリイ
ミド２１８はＰＤ搭載部の真下のみに残し、それ以外の
領域は酸素ＲＩＥ（リアクティブイオンエッチング）で
除去した。２２１はｐｎ分離用ポリイミド、２２２はＡ
ｕＧｅ／Ｎｉ／Ａｕ、２２３はＺｎ／Ｎｉ／Ａｕ、２２
４は金メッキである。ＰＤのメサ径は３０μｍである。
【００４５】以上のようにして製造した光受信回路を、
ＮＲＺ（ノンリターンゼロ）フォーマットの疑似ランダ
ム光信号を用いたＢＥＲ（ビットエラーレート）測定に
より評価した。電源供給線はＶdd１、Ｖdd２、Ｖdd３共
に３．３Ｖとし、グランド線はＧ１、Ｇ２、Ｇ３供に０
Ｖとした。回路は１．３Ｇｂ／ｓの高速帯域まで動作
し、１０-10のＢＥＲを得るのに必要な最小受光感度
は、６２２Ｍｂ／ｓのとき−２９．７ｄＢｍ、１Ｇｂ／
ｓのとき−２７．１ｄＢｍ、１．３Ｇｂ／ｓのとき−１
８．３ｄＢｍであった。これにより、図５の見積もりに
ほぼ等しい高速動作と高感度を同時に達成することがで
きた。
ＮＲＺ（ノンリターンゼロ）フォーマットの疑似ランダ
ム光信号を用いたＢＥＲ（ビットエラーレート）測定に
より評価した。電源供給線はＶdd１、Ｖdd２、Ｖdd３共
に３．３Ｖとし、グランド線はＧ１、Ｇ２、Ｇ３供に０
Ｖとした。回路は１．３Ｇｂ／ｓの高速帯域まで動作
し、１０-10のＢＥＲを得るのに必要な最小受光感度
は、６２２Ｍｂ／ｓのとき−２９．７ｄＢｍ、１Ｇｂ／
ｓのとき−２７．１ｄＢｍ、１．３Ｇｂ／ｓのとき−１
８．３ｄＢｍであった。これにより、図５の見積もりに
ほぼ等しい高速動作と高感度を同時に達成することがで
きた。
【００４６】このような高性能な特性を実現できたの
は、帰還インピーダンスＺｆ１としてトランジスタを用
いた抵抗や容量などを用いずに、純抵抗を用いたことに
より、帰還インピーダンスＺｆ１で発生する雑音を低く
抑えられたことが一因である。また、電源供給線をチッ
プ上で絶縁分離したことも一因である。また、５０Ωオ
フチップドライバ回路を付与したことにより、チップ外
への接続がスムーズに行えたことも一因である。帰還抵
抗値が５ＫΩと大きい上に、２段目のインバータで更に
増幅しているため、２５ＫΩ（８８ｄＢΩ）の高いイン
ピーダンス変換利得を得ることができた。
は、帰還インピーダンスＺｆ１としてトランジスタを用
いた抵抗や容量などを用いずに、純抵抗を用いたことに
より、帰還インピーダンスＺｆ１で発生する雑音を低く
抑えられたことが一因である。また、電源供給線をチッ
プ上で絶縁分離したことも一因である。また、５０Ωオ
フチップドライバ回路を付与したことにより、チップ外
への接続がスムーズに行えたことも一因である。帰還抵
抗値が５ＫΩと大きい上に、２段目のインバータで更に
増幅しているため、２５ＫΩ（８８ｄＢΩ）の高いイン
ピーダンス変換利得を得ることができた。
【００４７】本実施形態においてはＰＤには無反射コー
ティングを施しておらず、ＰＤの光電変換効率は０．４
Ａ／Ｗであったので、光−電圧変換効率は１００００Ｖ
／Ｗとなる。ＰＤに無反射コーティングを施せば、変換
効率は更に３０％程度向上すると予想される。
ティングを施しておらず、ＰＤの光電変換効率は０．４
Ａ／Ｗであったので、光−電圧変換効率は１００００Ｖ
／Ｗとなる。ＰＤに無反射コーティングを施せば、変換
効率は更に３０％程度向上すると予想される。
【００４８】なお、本実施形態では、化合物半導体のＰ
Ｄとして波長帯８５０ｎｍのＧａＡｓ系の材料を用いた
例を説明したが、波長帯１５５０ｎｍのＩｎＧａＡｓ系
の材料やその他の波長帯の材料を用いても、同様に、光
受信回路の特性向上効果が得られることは言うまでもな
い。また、ＴＩＡ回路としてシリコンＣＭＯＳ回路を用
いた例を説明したが、シリコンバイポーラ回路と化合物
半導体ＰＤを組み合わせた光受信回路においても、同様
に、受信回路の特性向上効果が期待される。更に、化合
物半導体のＴＩＡ回路を用いる場合においても、材料系
の異なるＰＤと組み合わせる場合には、本発明の光受信
回路は有効であると期待される。
Ｄとして波長帯８５０ｎｍのＧａＡｓ系の材料を用いた
例を説明したが、波長帯１５５０ｎｍのＩｎＧａＡｓ系
の材料やその他の波長帯の材料を用いても、同様に、光
受信回路の特性向上効果が得られることは言うまでもな
い。また、ＴＩＡ回路としてシリコンＣＭＯＳ回路を用
いた例を説明したが、シリコンバイポーラ回路と化合物
半導体ＰＤを組み合わせた光受信回路においても、同様
に、受信回路の特性向上効果が期待される。更に、化合
物半導体のＴＩＡ回路を用いる場合においても、材料系
の異なるＰＤと組み合わせる場合には、本発明の光受信
回路は有効であると期待される。
【００４９】
【発明の効果】以上のように、本発明の光受信回路を用
いることにより、化合物半導体のＰＤと電子回路のＴＩ
Ａ回路をハイブリツドに集積する光受信回路において、
動作速度が速く、受光感度が高く、インピーダンス変換
利得が大きく、かつ、多チャンネル化した際のチャンネ
ル間クロストークの小さい、小型の回路を提供すること
が可能となった。
いることにより、化合物半導体のＰＤと電子回路のＴＩ
Ａ回路をハイブリツドに集積する光受信回路において、
動作速度が速く、受光感度が高く、インピーダンス変換
利得が大きく、かつ、多チャンネル化した際のチャンネ
ル間クロストークの小さい、小型の回路を提供すること
が可能となった。
【図１】 本発明の光受信回路の構造の断面図である。
【図２】 並列帰還型ＣＭＯＳ光受信回路の実施形態の
回路図である。
回路図である。
【図３】 厚さ３μｍの吸収層を持つＰＤの容量と、シ
リコンＣＭＯＳプロセスにおける電極パッドの容量の各
々のサイズ依存特性を示す図である。
リコンＣＭＯＳプロセスにおける電極パッドの容量の各
々のサイズ依存特性を示す図である。
【図４】 並列帰還型ＣＭＯＳ光受信回路における−３
ｄＢ帯域と帰還抵抗との関係を見積もった特性図であ
る。
ｄＢ帯域と帰還抵抗との関係を見積もった特性図であ
る。
【図５】 並列帰還型ＣＭＯＳ光受信回路における最小
受光感度と初段のｎ型ＭＯＳトランジスタのゲート幅と
の関係を見積もった特性図である。
受光感度と初段のｎ型ＭＯＳトランジスタのゲート幅と
の関係を見積もった特性図である。
【図６】 並列帰還型ＣＭＯＳ光受信回路の実施形態の
回路図である。
回路図である。
【図７】 (a)は光受信回路における並列帰還抵抗を設
けた初段のインバータのオープンループ直流伝達特性
図、(b)は光受信回路における並列帰還抵抗を設けた初
段のインバータの入力電流対出力電圧Ｖ１の特性図、
(c)は光受信回路における並列帰還抵抗を設けない２段
目のインバータの直流伝達特性図である。
けた初段のインバータのオープンループ直流伝達特性
図、(b)は光受信回路における並列帰還抵抗を設けた初
段のインバータの入力電流対出力電圧Ｖ１の特性図、
(c)は光受信回路における並列帰還抵抗を設けない２段
目のインバータの直流伝達特性図である。
【図８】 並列帰還型ＣＭＯＳ光受信回路の実施形態の
回路図である。
回路図である。
【図９】 ウェーハボンディング法による光受信回路の
製造方法の説明図である。
製造方法の説明図である。
ＰＤ：フォトダイオード ＰＡＤ１：ＰＤのカソード専用電極パッド ＰＡＤ２：ＰＤのアノード専用電極パッド ２０１：シリコン回路基板 ２０２：第１ＣＭＯＳ回路領域 ２０３：第２ＣＭＯＳ回路領域 ２０４：第１アルミ配線層 ２０５：第２アルミ配線層 ２０６：ボンディングワイヤ用電極パッド ２０７：保護膜 ２１１：化合物半導体基板 ２１２：選択エッチング層 ２１３：ｐ−コンタクト層 ２１４：ｐ層 ２１５：ｉ−光吸収層 ２１６：ｎ−選択エッチング層 ２１７：ｎ−コンタクト層 ２１８：ウェーハボンディング用ポリイミド ２２１：ｐｎ分離用ポリイミド ２２２：ＡｕＧｅ／Ｎｉ／Ａｕ ２２３：Ｚｎ／Ｎｉ／Ａｕ ２２４：金メッキ配線
フロントページの続き (72)発明者 津田 裕之 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 Ｆターム(参考） 5F049 MA04 MB07 NA01 NA03 NA04 NA08 NA09 NB01 PA20 RA02 RA06 UA01 UA07 UA11
Claims (8)
- 【請求項１】光−電流変換機能を持つフォトダイオード
と電流−電圧変換機能を持つトランスインピーダンス型
のアンプ回路とをハイブリッドに結合して構成した光受
信回路において、 前記フォトダイオードが、ウェーハボンディングを用い
たハイブリッド集積法によって前記アンプ回路基板上に
直接貼り合わされ、かつ、前記フォトダイオードと前記
アンプ回路とを電気的に結合するために、前記アンプ回
路基板上に専用の電極パッドを設けたことを特徴とする
光受信回路。 - 【請求項２】請求項１において、 前記トランスインピーダンス型のアンプ回路が、シリコ
ンＣＭＯＳのインバータ回路をＮ段（Ｎは奇数）直列に
接続した回路の入出力間に並列帰還インピーダンスを接
続した回路であることを特徴とする光受信回路。 - 【請求項３】請求項２に記載の光受信回路の後段に、並
列帰還インピーダンスを設けないＭ段（Ｍは自然数）の
ＣＭＯＳインバータ回路を直列に接続したことを特徴と
する光受信回路。 - 【請求項４】請求項２又は請求項３において、 前記並列帰還インピーダンスとして純抵抗を用いたこと
を特徴とする光受信回路。 - 【請求項５】請求項２，３又は４に記載の光受信回路の
後段に、チップ外のインピーダンスとインピーダンス整
合したオフチップドライバ回路を設けたことを特徴とす
る光受信回路。 - 【請求項６】請求項３又は４において、 前記並列帰還インピーダンスを設けたＮ段のインバータ
回路部分に対する電源供給線とグランド線の対と、前記
並列帰還インピーダンスを設けないＭ段のインバータ回
路部分に対する電源供給線とグランド線の対を、回路チ
ップ上において電気的に絶縁分離し、回路チップ外に前
記各対を個別に取り出したことを特徴とする光受信回
路。 - 【請求項７】請求項５において、 前記並列帰還インピーダンスを設けたＮ段のインバータ
回路部分に対する電源供給線とグランド線の対、前記並
列帰還インピーダンスを設けないＭ段のインバータ回路
部分に対する電源供給線とグランド線の対、前記オフチ
ップドライバ回路に対する電源供給線とグランド線の対
のうち、少なくとも２対を回路チップ上において電気的
に絶縁分離し、回路チップ外に取り出す前記対の数を少
なくとも２対としたことを特徴とする光受信回路。 - 【請求項８】請求項１，２，３，４，５，６又は７に記
載の光受信回路をアレー状に複数並べて多チャンネル化
したことを特徴とする光受信回路アレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000142765A JP2001326377A (ja) | 2000-05-16 | 2000-05-16 | 光受信回路および光受信回路アレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000142765A JP2001326377A (ja) | 2000-05-16 | 2000-05-16 | 光受信回路および光受信回路アレー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001326377A true JP2001326377A (ja) | 2001-11-22 |
Family
ID=18649673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000142765A Pending JP2001326377A (ja) | 2000-05-16 | 2000-05-16 | 光受信回路および光受信回路アレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001326377A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1976012A3 (en) * | 2007-03-30 | 2011-04-20 | Kabushiki Kaisha Toshiba | Optical CMOS receiver for a clock signal distribution |
| US8346096B2 (en) | 2009-07-22 | 2013-01-01 | Hitachi, Ltd. | Amplifier, optical receiver circuit, optical module and data exchange system |
| JP2015053607A (ja) * | 2013-09-06 | 2015-03-19 | ソニー株式会社 | 電流電圧変換回路、光受信装置、および、光伝送システム |
| US9229183B2 (en) | 2012-08-28 | 2016-01-05 | Electronics And Telecommunications Research Institute | Multi-channel receiver optical sub assembly |
| US10715090B2 (en) | 2017-07-21 | 2020-07-14 | Fujitsu Limited | Bias circuit with a replica circuit for an amplifier circuit and a generation circuit supplying bias voltage to the replica and amplifier circuits and optical receiver |
-
2000
- 2000-05-16 JP JP2000142765A patent/JP2001326377A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1976012A3 (en) * | 2007-03-30 | 2011-04-20 | Kabushiki Kaisha Toshiba | Optical CMOS receiver for a clock signal distribution |
| US8346096B2 (en) | 2009-07-22 | 2013-01-01 | Hitachi, Ltd. | Amplifier, optical receiver circuit, optical module and data exchange system |
| US9229183B2 (en) | 2012-08-28 | 2016-01-05 | Electronics And Telecommunications Research Institute | Multi-channel receiver optical sub assembly |
| JP2015053607A (ja) * | 2013-09-06 | 2015-03-19 | ソニー株式会社 | 電流電圧変換回路、光受信装置、および、光伝送システム |
| US10715090B2 (en) | 2017-07-21 | 2020-07-14 | Fujitsu Limited | Bias circuit with a replica circuit for an amplifier circuit and a generation circuit supplying bias voltage to the replica and amplifier circuits and optical receiver |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050104 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050524 |