JPH0152927B2 - - Google Patents
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- JPH0152927B2 JPH0152927B2 JP55048300A JP4830080A JPH0152927B2 JP H0152927 B2 JPH0152927 B2 JP H0152927B2 JP 55048300 A JP55048300 A JP 55048300A JP 4830080 A JP4830080 A JP 4830080A JP H0152927 B2 JPH0152927 B2 JP H0152927B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- circuit
- differential amplifier
- transistors
- Prior art date
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Links
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 230000005669 field effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路化された差動増幅回路
に関する。
に関する。
差動増幅回路を形成するトランジスタ差動対
は、同一チツプに近接して形成される半導体集積
化されたモノリシツク・デバイスであつても、
夫々のトランジスタの間に微少な電気的特性の差
異を持つことがあり、この差異が差動増幅回路の
オフセツト電圧、或いは、オフセツト電流を発生
させる原因となる。
は、同一チツプに近接して形成される半導体集積
化されたモノリシツク・デバイスであつても、
夫々のトランジスタの間に微少な電気的特性の差
異を持つことがあり、この差異が差動増幅回路の
オフセツト電圧、或いは、オフセツト電流を発生
させる原因となる。
一般なオフセツト消去の方法について第１図の
差動増幅回路に基づき説明する。
差動増幅回路に基づき説明する。
第１図は差動増幅器ａと出力回路ｂから構成さ
れており、差動増幅器ａはトランジスタ差動対
Q1，Q2コレクタ抵抗R1，R2、可変抵抗RXからな
り、出力回路ｂはトランジスタQ3とエミツタ抵
抗R3から形成される。１は入力端子、２は出力
端子、３は電流源回路である。
れており、差動増幅器ａはトランジスタ差動対
Q1，Q2コレクタ抵抗R1，R2、可変抵抗RXからな
り、出力回路ｂはトランジスタQ3とエミツタ抵
抗R3から形成される。１は入力端子、２は出力
端子、３は電流源回路である。
斯かる作動増幅回路に於いて、出力回路ｂを構
成するトランジスタQ3のベースに負荷電流ILが流
れ、この負荷電流ILは、負荷電流IC2とコレクタ電
流IC3との間にIL＝IC2−IC3の関係がある。差動増
幅回路の固有のオフセツト電圧や電流はコレクタ
抵抗R1，R2、或いは可変抵抗RXで補正すること
ができる。しかし、この負荷電流ILは、入力端子
１に供給される入力電圧の電位によつて変動する
ので、コレクタ抵抗R1，R2或いは可変抵抗RXに
よつて調整するのみでオフセツトを消去するのは
困難である。
成するトランジスタQ3のベースに負荷電流ILが流
れ、この負荷電流ILは、負荷電流IC2とコレクタ電
流IC3との間にIL＝IC2−IC3の関係がある。差動増
幅回路の固有のオフセツト電圧や電流はコレクタ
抵抗R1，R2、或いは可変抵抗RXで補正すること
ができる。しかし、この負荷電流ILは、入力端子
１に供給される入力電圧の電位によつて変動する
ので、コレクタ抵抗R1，R2或いは可変抵抗RXに
よつて調整するのみでオフセツトを消去するのは
困難である。
一般的なオフセツト電圧の補正で、入力インピ
ーダンスの低い差動増幅回路にあつては、比較的
問題とならなかつたものでも、入力インピーダン
スの高い差動増幅回路では顕著となり、このよう
な問題を解消する為に、従来は、電界効果型トラ
ンジスタを用いて差動増幅回路を構成したり、バ
イポーラトランジスタからなる差動増幅回路を数
段に結合して所望の特性を得る方法があるが、バ
イポーラトランジスタと電界効果型トランジスタ
を同一ウエハに形成するには技術的に困難な点も
あり、又差動増幅回路を多段に構成すると、チツ
プ面積が大きくなる等の種々の欠点があつた。
ーダンスの低い差動増幅回路にあつては、比較的
問題とならなかつたものでも、入力インピーダン
スの高い差動増幅回路では顕著となり、このよう
な問題を解消する為に、従来は、電界効果型トラ
ンジスタを用いて差動増幅回路を構成したり、バ
イポーラトランジスタからなる差動増幅回路を数
段に結合して所望の特性を得る方法があるが、バ
イポーラトランジスタと電界効果型トランジスタ
を同一ウエハに形成するには技術的に困難な点も
あり、又差動増幅回路を多段に構成すると、チツ
プ面積が大きくなる等の種々の欠点があつた。
本発明は上述に鑑みなされたものであつて、入
力オフセツト電圧、及びオフセツト電流の小さい
差動増幅回路を提供すると共に、動作時の出力特
性の歪を解消することを目的とする。
力オフセツト電圧、及びオフセツト電流の小さい
差動増幅回路を提供すると共に、動作時の出力特
性の歪を解消することを目的とする。
又、バイポーラトランジスタで構成された高入
力インピーダンスな特性を有する差動増幅回路を
提供することを目的とする。
力インピーダンスな特性を有する差動増幅回路を
提供することを目的とする。
以下、本発明について第２図に基づき説明す
る。
る。
第２図は、本発明に係る半導体集積回路化され
た差動増幅回路の一実施例である。
た差動増幅回路の一実施例である。
第２図の差動増幅回路は差動増幅器ａ、出力回
路ｂ、カレント・ミラー回路ｃ，ｄから構成され
る。
路ｂ、カレント・ミラー回路ｃ，ｄから構成され
る。
差動増幅器ａは、PNPトランジスタQ4，Q5か
らなるトランジスタ差動対と電流源回路８と抵抗
R5，R6からなる負荷回路から構成され、４は入
力端子である。出力回路ｂはトランジスタQ6，
Q7，Q14及びエミツタ抵抗R4から形成され、６は
出力端子である。第２図のｃはトランジスタQ8，
Q9，Q10から構成され、ｄはトランジスタQ11，
Q12，Q13から構成されたカレントミラー回路で
ある。
らなるトランジスタ差動対と電流源回路８と抵抗
R5，R6からなる負荷回路から構成され、４は入
力端子である。出力回路ｂはトランジスタQ6，
Q7，Q14及びエミツタ抵抗R4から形成され、６は
出力端子である。第２図のｃはトランジスタQ8，
Q9，Q10から構成され、ｄはトランジスタQ11，
Q12，Q13から構成されたカレントミラー回路で
ある。
次に、その動作について説明すると、差動増幅
器ａのトランジスタQ4，Q5に流れるコレクタ電
流をI1，I2とし、出力回路ｂに流れる負荷電流を
I3とし、トランジスタQ6のコレクタ電流をI4とす
る。トランジスタQ6のコレクタ電流I4はトランジ
スタQ6の電流増幅率をhFE6とすると、ベース電流
（負荷電流）I3とコレクタ電流I4との間には、次
式が成り立つ。
器ａのトランジスタQ4，Q5に流れるコレクタ電
流をI1，I2とし、出力回路ｂに流れる負荷電流を
I3とし、トランジスタQ6のコレクタ電流をI4とす
る。トランジスタQ6のコレクタ電流I4はトランジ
スタQ6の電流増幅率をhFE6とすると、ベース電流
（負荷電流）I3とコレクタ電流I4との間には、次
式が成り立つ。
I4＝I3・hFE6 ……(1)
一方、トランジスタQ7に流れるベース電流I5は
トランジスタQ7の電流増幅率hFE7とし、エミツタ
電流をI4とすると、次のような関係にある。
トランジスタQ7の電流増幅率hFE7とし、エミツタ
電流をI4とすると、次のような関係にある。
I5＝I4／１＋hFE7 ……(2)
但し、hFE7≫１、hFE＝80〜200とする。
これらの関係式に基づいて、(2)式に(1)式に代入
すると、次式が成り立つ。
すると、次式が成り立つ。
I5＝I4／hFE7＝I3・hFE6／hFE7＝I3 ……(4)
（但し、hFE6＝hFE7）
(4)式から明らかなようにトランジスタQ6，Q7
の電流増幅率hFE6，hFE7は、出力回路でのトラン
ジスタの微少な電流増幅率の差異は無視できるの
で、電流増幅率が等しいとみなすと、トランジス
タQ6とQ7に流れ込むベース電流I3とI5は等しくな
ることが判る。
の電流増幅率hFE6，hFE7は、出力回路でのトラン
ジスタの微少な電流増幅率の差異は無視できるの
で、電流増幅率が等しいとみなすと、トランジス
タQ6とQ7に流れ込むベース電流I3とI5は等しくな
ることが判る。
又、トランジスタQ7のベースに流れ込むベー
ス電流I5は、カレント・ミラー回路ｃのバイアス
側のトランジスタQ8を介して引き込まれ、ベー
ス電流I5を等しいミラー電流I6がトランジスタQ9
から出力される。又、ミラー電流I6がカレントミ
ラー回路ｄをなすトランジスタQ11，Q12，Q13に
供給され、トランジスタQ13のコレクタ電流I7を
差動増幅器ａを構成するトランジスタQ4のコレ
クタ電流I1から引き込む。従つて、負荷電流I3、
ベース電流I5、ミラー電流I6，I7との間には、I3
＝I5＝I6＝I7の関係を有することになる。従つて、
差動増幅器ａのトランジスタQ4，Q5の夫々に流
れるコレクタ電流I1とI2から等しい値の電流I3，
I7が差し引かれ、トランジスタQ4，Q5のバイア
ス電圧のバランスを保ちオフセツトの発生を防止
する。
ス電流I5は、カレント・ミラー回路ｃのバイアス
側のトランジスタQ8を介して引き込まれ、ベー
ス電流I5を等しいミラー電流I6がトランジスタQ9
から出力される。又、ミラー電流I6がカレントミ
ラー回路ｄをなすトランジスタQ11，Q12，Q13に
供給され、トランジスタQ13のコレクタ電流I7を
差動増幅器ａを構成するトランジスタQ4のコレ
クタ電流I1から引き込む。従つて、負荷電流I3、
ベース電流I5、ミラー電流I6，I7との間には、I3
＝I5＝I6＝I7の関係を有することになる。従つて、
差動増幅器ａのトランジスタQ4，Q5の夫々に流
れるコレクタ電流I1とI2から等しい値の電流I3，
I7が差し引かれ、トランジスタQ4，Q5のバイア
ス電圧のバランスを保ちオフセツトの発生を防止
する。
即ち、差動増幅器ａの出力回路ｂに流れる負荷
電流I3はトランジスタQ7とトランジスタQ6，Q9，
Q10からなるカレント・ミラー回路によつてトラ
ンジスタQ7のベース電流I5として検出される。コ
レクタ電流I2から流れ込む負荷電流I3を検出し、
トランジスタQ4のコレクタ電流I1から負荷電流I3
に相当する電流I7を引き出し実質的にトランジス
タ差動対のバイアス電流のバランスを保つように
なされ、動作時であつても差動増幅器の左右のバ
ランスを動的に補正している。
電流I3はトランジスタQ7とトランジスタQ6，Q9，
Q10からなるカレント・ミラー回路によつてトラ
ンジスタQ7のベース電流I5として検出される。コ
レクタ電流I2から流れ込む負荷電流I3を検出し、
トランジスタQ4のコレクタ電流I1から負荷電流I3
に相当する電流I7を引き出し実質的にトランジス
タ差動対のバイアス電流のバランスを保つように
なされ、動作時であつても差動増幅器の左右のバ
ランスを動的に補正している。
従つて、オフセツト電圧、或いは、オフセツト
電流は消去され、ほぼ理想的な差動増幅回路を提
供することができる。
電流は消去され、ほぼ理想的な差動増幅回路を提
供することができる。
更に、斯かる差動増幅回路はバイポーラトラン
ジスタで構成されており、入力インピーダンスが
高い特性を有する差動増幅回路に適したものであ
る。即ち、従来例で示されたように差動増幅器を
なすトランジスタ差動対の一方の出力段から出力
として負荷電流が流れている場合、この負荷電流
はベース電流であり、通常数10NA及至数100NA
である。エミツタ電流I1，I2の総和数が数100μA
以上の低い入力インピーダンスな特性を有する差
動増幅器であれば、問題とならないが、入力イン
ピーダンスが高い特性を有する場合は、差動増幅
器が負荷電流が流れることによつて、差動増幅器
の動作時のバランスを崩し出力に歪を生じること
になる。しかし、本発明に係る差動増幅回路は出
力電流である負荷電流を検出して、差動増幅器の
トランジスタ差動対に流れるバイアス電流を一定
にしてバランスを保つので、差動増幅器の固有の
オフセツト電圧・オフセツト電流を解消すると同
時、動作時に発生する出力の歪を解消する優れた
効果を有している。
ジスタで構成されており、入力インピーダンスが
高い特性を有する差動増幅回路に適したものであ
る。即ち、従来例で示されたように差動増幅器を
なすトランジスタ差動対の一方の出力段から出力
として負荷電流が流れている場合、この負荷電流
はベース電流であり、通常数10NA及至数100NA
である。エミツタ電流I1，I2の総和数が数100μA
以上の低い入力インピーダンスな特性を有する差
動増幅器であれば、問題とならないが、入力イン
ピーダンスが高い特性を有する場合は、差動増幅
器が負荷電流が流れることによつて、差動増幅器
の動作時のバランスを崩し出力に歪を生じること
になる。しかし、本発明に係る差動増幅回路は出
力電流である負荷電流を検出して、差動増幅器の
トランジスタ差動対に流れるバイアス電流を一定
にしてバランスを保つので、差動増幅器の固有の
オフセツト電圧・オフセツト電流を解消すると同
時、動作時に発生する出力の歪を解消する優れた
効果を有している。
無論、カレント・ミラー回路ｄに流れ込むコレ
クタ電流I7と出力回路ｂに流し込むベース電流
（負荷電流）I3は等しく制御される。端子４に信
号が入力されると、コレクタ電流I1，I2は、夫々
（I1＋△ｉ）、（I2−△ｉ）となる。この場合、ベ
ース電流I3は、信号成分△ｉに基づく信号成分△
i′が重畳され、ベース電流（I3−△i′）となり、コ
レクタ電流（ミラー電流）I7は（I7−△i′）の電
流が流れることになる。このように従来のように
固定的なオフセツト調整でなく、信号の入力レベ
ルに応じたオフセツト電圧の補正が可能である。
クタ電流I7と出力回路ｂに流し込むベース電流
（負荷電流）I3は等しく制御される。端子４に信
号が入力されると、コレクタ電流I1，I2は、夫々
（I1＋△ｉ）、（I2−△ｉ）となる。この場合、ベ
ース電流I3は、信号成分△ｉに基づく信号成分△
i′が重畳され、ベース電流（I3−△i′）となり、コ
レクタ電流（ミラー電流）I7は（I7−△i′）の電
流が流れることになる。このように従来のように
固定的なオフセツト調整でなく、信号の入力レベ
ルに応じたオフセツト電圧の補正が可能である。
上述のように本発明に係る差動増幅回路は、高
入力インピーダンス特性を有する差動増幅回路に
適しており、且つオフセツト電圧を理想状態にす
ることができると共に動作時の出力の歪を解消す
ることができる。
入力インピーダンス特性を有する差動増幅回路に
適しており、且つオフセツト電圧を理想状態にす
ることができると共に動作時の出力の歪を解消す
ることができる。
第１図は、一般的な差動増幅回路の説明図であ
り、第２図は本発明に係る差動増幅回路の一実施
例を示す図である。 ａ：差動増幅器、ｂ：出力回路、ｃ，ｄ：カレ
ント・ミラー回路。
り、第２図は本発明に係る差動増幅回路の一実施
例を示す図である。 ａ：差動増幅器、ｂ：出力回路、ｃ，ｄ：カレ
ント・ミラー回路。
Claims (1)
- １ 第１と第２のトランジスタからなるトランジ
スタ差動対と、該第１と該第２のトランジスタの
コレクタに夫々接続された第１と第２の負荷回路
と、該第１と該第２のトランジスタの共通接続さ
れたエミツタに接続された電流源回路とからなる
差動増幅回路、第１のカレント・ミラー回路、該
第１のカレント・ミラー回路から供給されるミラ
ー電流によつてバイアスされ且つその出力段が該
第１のトランジスタと第１の負荷回路との接続点
に接続された第２のカレント・ミラー回路並びに
該第１のカレント・ミラー回路のバイアス側から
ベース電流を引き込む第３のトランジスタおよび
該第２のトランジスタと該第２の負荷回路との接
続点から供給されるベース電流に基づいて該第３
のトランジスタからコレクタ電流を引き込む第４
のトランジスタを含む出力回路からなり、該第４
のトランジスタのベースに供給される電流と該第
２のカレント・ミラー回路の出力段の電流とを等
しくすることによつてオフセツトの発生を防止し
たことを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4830080A JPS56144614A (en) | 1980-04-11 | 1980-04-11 | Differential amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4830080A JPS56144614A (en) | 1980-04-11 | 1980-04-11 | Differential amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56144614A JPS56144614A (en) | 1981-11-11 |
| JPH0152927B2 true JPH0152927B2 (ja) | 1989-11-10 |
Family
ID=12799578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4830080A Granted JPS56144614A (en) | 1980-04-11 | 1980-04-11 | Differential amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56144614A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4857862A (en) * | 1988-04-06 | 1989-08-15 | Analog Devices, Incorporated | High-gain IC amplifier |
| FR2686988B1 (fr) * | 1992-01-31 | 1994-04-29 | Sgs Thomson Microelectronics | Dispositif de compensation de desequilibre d'un etage d'entree. |
-
1980
- 1980-04-11 JP JP4830080A patent/JPS56144614A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56144614A (en) | 1981-11-11 |
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