JPH08510886A - 信号処理ユニット - Google Patents

Abstract

(57)【要約】 入ビット位置を運ぶ信号（２’）は第１のクロック信号（３）に関して時間的に制御され、出ビット位置を運ぶ信号（４）は前記は第１のクロック信号（３）に対して時間が正確に制御されており、ユニット（１）の内部で実行される信号処理手順は、信号（２’）のビット位置とクロック信号（３’）のクロックパルスとの存在が不可欠である信号処理ユニット（１）。ユニット（１、２０）の内部で実行される信号処理手順は、第１のクロック信号（３）と同じ周波数の第２のクロック信号（３’）のクロックパルスによって制御される。内部信号処理に必要な同期は、第２のクロック信号（３’）のクロックパルスの時間関係を変化させて、信号（２’）のビット位置と同期させることにより、ユニット（１３）の内部でとられる。このように処理されたデータ信号（４’）は、バッファ回路（１０）に格納でき、処理信号（４’）に属する時間的に制御された関係は、処理信号（４）が出信号として出現する前に、第１のクロック信号（３）のクロックパルス（３ａ、３ｂ）と同期するように変更できる。

Description

【発明の詳細な説明】 信号処理ユニット 技術分野 本発明は、情報を運ぶ電気信号を処理するユニットに関し、より詳細には、デ ィジタル信号においてビット位置として発生する信号を処理する及び／或いは扱 うユニットに関するが、それ専用のユニットに関するものではない。 本発明は、電気通信分野において、特にＡＴＭシステムのように、情報がデー タパケットあるいはデータセルで呈示される信号方式において特殊な用途がある ものと期待される。 本発明による信号処理ユニットは、以下に述べることを前提としている。すな わち、処理すべき各入信号（incoming signal）は、一緒になってクロック信号 を形成する第１のシステム制御クロック信号あるいはシステム制御クロックパル スに対して時間が制御され（time-controlled）ており、このユニットから出て 行く各信号のビット位置は、第１のシステム制御クロック信号と正確な時間関係 になっているという前提である。 上記説明から、システム制御クロック信号に関しては、送信されるデータ信号 はクロック信号のクロックパルスに正確に同期していなければならないことが理 解されるであろう。受信した信号にはこの正確な同期は不必要であるが、これら の信号はクロック信号パルスに関連していなければならず、さらにクロック信号 パルスによってシステムに関連していなければならない。 当然のことながら、少なくとも１つの、いくつかの、もしくは多分すべての信 号処理手順には、クロック信号のクロックパルスの存在が不可欠である。 本発明は、クロック信号及び／或いはそのクロックパルスの周波数が１００Ｍ ｂ／ｓあるいは１００ＭＨｚ以上のとき、特に適した用途がある。 背景技術の説明 前に定義した一般的な種類に属しかつ前述の技術分野に使用できる多数の異な る種類の信号処理ユニットは、当業者には公知である。 本発明は、信号がデータパケットで構成されるシステムに特殊な用途が期待さ れるが、簡潔に説明するため、以下に述べる説明は、データパケットに使用され るマルチプレクサユニット（multiplexing unit）あるいはデマルチプレクサユ ニット（demultiplexing unit）について行われている。 この種のマルチプレクサユニット／デマルチプレクサユニットは、電気通信シ ステムで使用できるスイッチすなわちセレクタの終端装置に含めることができる 。 かかるユニットのマルチプレクサ機能を使用すると、第１群（first rate）の 速度で多数のラインに同時に発生する受信データセルは、制御論理によって直並 列変換され、メモリに並列で格納され、バッファ回路、並直列変換器、クロック 変換器を介して、より速い第２の速度で出力される。速度は標準伝送速度間で変 るが、１５５Ｍｂ／ｓ、６２２Ｍｂ／ｓが普通である。 既存技術を実施すると、受信信号はこの類のユニットで内部的に処理され、マ スタークロックの中で発生するシステム制御クロック信号のクロックパルスと十 分満足できる精度で一致した関係になるように、これらの信号は常に時間的に調 整される。 これらのユニットの内部で信号を処理する場合に繰り返し起こる問題は、常に 信号のビット位置が、時間的にクロック信号のクロックパルスと同相でなければ ならないこと、並びに、これらのビット位置間に、制御回路によって調整し訂正 しなければならない、軽微な時間の不一致が頻繁に発生することである。 内部信号処理手順の前、途中及び／或いはその後で別の回路により条件をつく り出して、システム制御クロックパルスと正確に同期するために、データ信号の ビット位置を時間的にわずかにシフト（遅延）させるということも公知である。 また、正確に同期させるためビット位置の時間位置（time position）を時間 的にシフトさせたビット位置を適用するには、判りやすい構築作業（constructi on work）が不可欠であることも公知である。 その上、適応型ビット位置遅延手段（adaptable bit-position delay means） を利用して、ビット位置と同期パルスとの間の同期をとるように考えられている 形式の同期回路は、エネルギ消費型（energy demanding）でありかつ大電力を発 生させるため、シリコンキャリヤ（silicon carrier）のシリコン表面に大きな 面 積を占有する。 これらの手順の基礎となる原理により、個々のビット位置が訂正できるととも に、ビット位置の時間区分（time sections）における遅延時間が、あとでいろ いろ変化するという難しさを抱えている程度の範囲が狭くなっている。 発明の要約 技術的課題 上に説明したように、この技術の現状を考慮すると、内部の信号処理手順を実 行する一方、そのユニット内で内部的にシステムを制御するクロック信号のクロ ックパルス、すなわち時間を決定するマスタークロックのクロックパルスに同期 しなくてもよいということにより単純に生じる利点と、にもかかわらず、各出信 号はそのビット位置でもって、出接続線に属しているユニットにおいてマスター クロックのクロックパルスと正確に同期するという条件とを実現させることに技 術的な課題があることが判るであろう。 また、ユニット内で信号を正しく処理することができ、かつその信号は、マス タークロックのクロックパルスと正確に同期してユニットから出て行くことを保 証しつつ、入信号のビット位置は必ずしもマスタークロックのクロックパルスと 正確に同期している必要はないことが許容できるという意義を実現することに技 術的課題があることが理解できるであろう。 また、以下のような別の技術的課題のあることも理解できるであろう。すなわ ち、受信した信号をユニット内で処理するために、受信信号の間の明白な、即ち 固有の時間間隔を表すとともに、平均値を形成するとすればシステム制御クロッ ク信号のクロックパルス周波数に等しい周波数になる「自由な（free）」クロッ ク信号とそのクロックパルスを利用するという意義を実現することである。これ は、このクロック信号のクロックパルスは、マスタークロック周波数と同じクロ ックパルス周波数になっているけれども、クロックパルスの時間位置と時間関係 は可変なので、前記信号の時間に関するビット位置に適用できることを意味して いる。 入信号が時間的に第１のシステム制御クロック信号に関連しており、出信号が 第１のクロック信号に対して時間が正確に制御されており、第１のクロック信号 に割当てられた周波数が１００Ｍｂ／ｓより高く選ばれている信号処理ユニット の場合、ユニット内で実行される信号処理手順にはビット位置を含む信号とクロ ック信号のクロックパルスの存在が不可欠であり、次の利点を実現させることは 技術的課題である。すなわち、ユニットの内部でおこなわれる信号処理が、第１ のクロック信号と同じ周波数の第２のシステム関連クロック信号のクロックパル スによって制御される場合、前記信号の内部処理に必要な同期は、第２のクロッ ク信号に属するクロックパルスの時間関係を変化させて信号のビット位置と同期 をとることにより達成され、その後、１本のラインあるいは複数のラインなど、 ユニットの出接続線に、出信号として出現する前に、処理された信号をバッファ 回路に格納することができ、処理信号のビット位置を時間的に変更して前記第１ のクロック信号と同期をとることによりもたらされる利点である。 また、本発明の実際の技術的効果が、ビット位置及び／或いはクロックパルス が１５０Ｍｂ／ｓあるいは１５０ＭＨｚより高い周波数で発生する場合に得られ ることを実現させることに技術的課題があることが理解されるであろう。 別の技術的課題は、１つまたはそれ以上の前述の技術的課題を解決する前述の 原理を、ビット位置が微細調整されてデータセルあるいはデータパケットとして 出現する信号、特にＡＴＭ技術に適した構造を持つデータセルに適した信号に関 する特別な利点に適用できることを実現させることである。 さらに別の技術的課題は、マルチプレクサユニット／デマルチプレクサユニッ トに入力信号として入信号が加えられ、前記ユニットからの出信号として出信号 が発生し、これらの出信号のビット位置がマスタークロックすなわちシステム制 御クロックパルスと正確に同期した位置に配置され、システム全体に適用される 時間関係によって送信される場合にもたらされる利点を実現させることである。 解決方法 １つまたはそれ以上の前述の技術的課題の解決を目的として、本発明はその出 発点として以下のような信号処理ユニット、すなわち、入信号のビット位置は、 第１のシステム制御クロック信号およびそのクロックパルスに対して時間が制御 されており、出信号のビット位置は第１のクロック信号のクロックパルスに対し て時間が正確に制御されており、第１のクロック信号に割当られた周波数は１０ ０ＭＨｚ以上であり、ユニットの内部で実行される信号処理手順は、時間に関連 する信号とクロック信号のクロックパルスとの存在が不可欠である、という信号 処理ユニットを提供する。 本発明によれば、ユニットの信号のビット位置の内部処理は第２のクロック信 号のクロックパルスにより制御され、第１のクロック信号と同じ周波数のシステ ム関連クロック信号において、内部信号処理手順に必要な同期は、第２のクロッ ク信号に属するクロックパルスの時間関係を変化させて、その信号のビット位置 に同期させることにより有効になり、出信号として１つまたはそれ以上のライン など、出接続線に前記クロックパルスが発生する前に、このような処理信号をバ ッファ回路に格納でき、処理信号の時間的に制御された関係を変更して、前記第 １のクロック信号のクロックパルスと同期させることができる。 提案した実施例によれば、周波数は１５０Ｍｂ／ｓ以上に選ぶことができる。 また、この信号は、データセルあるいはデータパケット、特にＡＴＭ技術に適 用できる構造のデータセルとして発生させることが可能である。 本発明の考えがデータセル技術の中に取り入れられると、マルチプレクサユニ ット／デマルチプレクサユニットの入力信号として、入信号を接続することがで き、出接続線を介し前記ユニットの出信号として、出信号を発生させることがで きる。 効果 創造的な信号処理ユニットによってもたらされる効果は、以下のような内部信 号処理を有効にする能力にある。すなわち、信号すなわちクロック信号のクロッ クパルスを同期させることを利用して行われ、その時間位置は発生した信号のビ ット位置に対応する時間位置に適用でき、信号処理手順が完了すると、データ信 号のビット位置は元に戻され、公知の方法で、システムを制御するマスタークロ ックのクロックパルスと同期するようになっている内部信号処理である。上記手 順が使用できると、より簡潔な同期化の原理が内部で使用されることになる。と いうのは、内部クロック信号あるいは内部同期信号の時間関係を信号のビット位 置の時間位置に適用できるからである。 −−−−−−−−−−−−−− 創造的な信号処理ユニットの主たる特徴的機能については、添付の請求項１の 中の本発明を特徴づける条項で説明する。 −−−−−−−−−−−−−− 図面の簡単な説明 添付の図面を参照し、現時点での好適実施例であり、本発明の重要な機能を示 している信号処理ユニットの模範的実施例を詳細に説明する。添付図面中、 第１図は、信号情報がデータセルあるいはデータパケットの形式になっている 信号送信システムに含まれるユニットの概略を示すブロック図である。 第２図は、ＡＴＭシステムに含まれるマルチプレクサブロック／デマルチプレ クサブロックの形式の信号処理ユニットを示す図である。 第３図は、図２に示すユニットの中にあるいくつかの同じ信号処理サブブロッ クの１つを示す図である。 現時点における好適実施例の説明 第１図は、信号送信ユニット１’を示しているが、信号送信ユニット１’は接 続線すなわちライン１１’上の送信器回路１０’を介して、ビット位置の形式で 信号２を送信する。 信号２のビット位置２ａ、２ｂは、マスタークロック信号発生器１５の中で発 生したクロック信号３のクロックパルス３ａ、３ｂと正確な時間関係にあるので 、各ビット位置と各クロックパルスは同期している。 信号発生器１５は、正確かつ同一の時間間隔で隔てられ、１００Ｍｂ／ｓ以上 の周波数で発生するクロックパルス３ａ、３ｂを含む、システム制御クロック信 号を発生させる。 送信器回路１０’における送信に必要なクロック信号は、信号発生器１５から ライン１５ａに送られる。 送信器回路１０’の中のバッファ回路を利用して、クロック信号のクロックパ ルス３ａ、３ｂと同期している情報搬送信号のビット位置を送信する手法は、当 業者には公知なので、ここではこの手法の詳細な説明はしない。 しかし、各信号が接続線にビット位置を送信することには遷移時間（transit time）が含まれていることは公知であり、クロックパルスに同期してビット位置 が送信されると、受信されたとき、そのクロックパルスに関するビット位置の位 相位置は判らないことを意味している。 図示した実施例で仮定されていることは、受信器回路１２の信号２’としてこ の信号２が発生すると、ビット位置２ａ’、２ｂ’は、もはやクロック信号のク ロックパルス３ａ、３ｂと同相になれないということである。 つぎに、クロックパルス３ａ、３ｂに関して適当に調整された位相で、接続１ １にビット位置２ａ’、２ｂ’が発生すると、その後の信号の送信は、１つのク ロックパルスと同期するように修正することが必要になる。 この場合、ビット位置２ａ’、２ｂ’は、送信器回路１０’と同じようにシス テム制御クロックパルス３ａ、３ｂと同期できるであろう。 しかし、この同期は、本発明によるのではなく、「内部的に」形成されたクロ ック信号３’を利用して成功したのであり、クロック信号３’は、使用する前記 クロックパルス３ａ’、３ｂ’とともに受信器回路１２に加えられ、ビット位置 ２ａ’、２ｂ’ と同期して接続線１２ａに発生するように調整される。 クロック信号には、クロックパルス３ａ、３ｂと同じ周波数が割当られるかぎ り、この内部的に形成されたクロック信号３’は、システム制御クロックパルス ３ａ、３ｂと「同相（related）」になっているが、クロック信号３’のクロッ クパルス３ａ’、３ｂ’は、受信したビット位置２ａ’、２ｂ’に適用できる時 間位置と同期するように、時間的に調整できる。 つぎに、同期するように調整されたクロックパルス３ａ’、３ｂ’の時間位置 を有していて、ビット位置が２ａ’、２ｂ’の信号２’は、ラインすなわち接続 線１２ａ上の信号処理ユニット１に送られる。 これから確定できることは、ユニット１に入り、ビット位置が２ａ’、２ｂ’ になっている信号２’は、前にユニット１’と送信回路１０’との中で、第１の クロック信号３のクロックパルス３ａ、３ｂと正確に時間が制御された関係にあ ったので、ユニット１からの出信号４’は、ビット位置が４ａ’、４ｂ’になっ ており、システム関連クロックパルス３ａ’、３ｂ’と同期しているが、システ ムを制御するクロックパルス３ａ、３ｂとは同期していないと仮定することがで きる。 接続線１２ａ’上に発生し、ビット位置が４ａ’、４ｂ’になっている信号４ ’は、送信ユニット１０に含まれているバッファ回路に格納される。 第１のクロック信号３のシステムを制御するクロックパルス３ａ、３ｂと正確 に時間が制御された関係にあるビット位置４ａ、４ｂは、送信ユニット１０に属 するバッファ回路を介して既知の方法で接続線１１”に送信することができる。 第１のクロック信号３に対して内部的に割当られたクロックパルス周波数は、 １００Ｍｂ／ｓよりも高く、図示の場合、標準化された値として１５５Ｍｂ／ｓ になっている。 本発明によれば、ユニット１の内部で実行される信号処理は、発生した第２の クロック信号３’によって制御されるが、クロック信号３’には第１のクロック 信号３と同じ周波数が与えられる。 内部信号処理手順に必要な同期は、所定の適切な時間間隔を介して、第２のク ロック信号３’のクロックパルス３ａ’の時間位置を変化させシフトさせて、デ ータ信号２’と同期させることにより有効になる。 このように処理されたデータ信号４’は、送信又はバッファ回路１０に格納す ることができるが、処理データ信号４’のビット位置４ａ、４ｂは、ここではク ロック信号３の位相から外れていると思われるので、出データ信号４として発生 する前に、この不一致を変更して前記第１のクロック信号３と同期させることが 可能である。これについては、第２図と第３図を参照して以下に詳細に説明する 。 クロック信号３のクロックパルス３ａ、３ｂは発生器１５の中で発生する。発 生器１５はマスタークロックとしての役目をするとともに、ユニット１０’と同 じ方法でライン１５ｃを介して、送信ユニット１０から接続線１１”に出て行く 信号４の同期をとる役目をする。 また、クロック信号３のクロックパルス３ａ、３ｂは、ライン１５ｂを介して ユニット１３に加えられる。 このユニット１３は、その内部で発生させた同期信号３’を、受信器回路１２ が受信した現在のディジタル信号２’のビット位置２ａ’、２ｂ’の時間位置に 適用させる機能を果たしており、国際特許出願Ｎｏ．ＰＣＴ／ＳＥ９３／００５ ３１の中に図解とともに説明されている。 処理すべき信号が、データセルあるいはデータパケットの形、とくにＡＴＭ技 術に適した構造のデータセルの形をしている場合に、創造的なこの考えを応用す ることは特に適していることが判明している。 信号処理ユニット１は、使用可能ならばいかなるユニットでもよいが、本ユニ ットはマルチプレクサユニットとして以下に説明される。 この場合、接続線１１で受信された信号２’が回路１２で同期がとられた後、 接続線１２ａを介し入力信号としてマルチプレクサユニット２０に加えられると 、第２図および第３図で詳細に示すように、本ユニットからの出信号４’として 出信号４が発生する。 第２図は、マルチプレクサブロック２０（と反対方向のデマルチプレクサブロ ックと）を、より明解に示すブロック図である。 ブロック２０は、Ｂｉ−ＣＭＯＳディジタル回路上につくられ、この回路の上 にあって参照番号２２、２２ａ、２２ｂ、２２ｃで示される４個の同一サブブロ ックを備えたＣＭＯＳ部分２０’を利用している。 入力１２ａは、サブブロック２２の４本の入力ライン、サブブロック２２ａの ４本の入力ライン、以下同様に全部で１６本のラインから構成されている。 また、サブブロック２２からサブブロック２２ｃには、それぞれ出ライン２３ 、２３ａ、２３ｂ、２３ｃが含まれており、これらは別のブロックに対する入力 として機能する。 ブロック２４には４本の出力１２ａ’があり、出力１２ａ’はライン２３、２ ３ａ、２３ｂ、２３ｃに直接接続することが可能である。 このように、４本の出力ライン２３〜２３ｃのすべてにより、第５のサブブロ ック２４に対する入力ラインが形成されるので、サブブロック２４はサブブロッ ク２２〜２２ｃと原理的に同じ方法で構成されている。 またサブブロック２４には、入力ライン２８、４本の出力ライン１２ａ’、１ 本の出力ライン２１が含まれているが、出力ライン２１の機能を詳細に説明する 必要はない。 第３図に示すサブブロック２２は、マルチプレクサ機能（およびデマルチプレ クサ機能）に適応しており、このマルチプレクサ機能に関連して、１５５Ｍｂ／ ｓの速度で入力１２ａに発生する信号は、６２２Ｍｂ／ｓの速度で出力２３（１ ２ａ’）に発生する。 信号は、２．５Ｇｂ／ｓの速度でサブブロック２４の出力２１に発生するが、 これらの信号は図示した実施例では使用されていない。 デマルチプレクサ機能の場合、信号ストリームは反対方向に移動する。 第３図に示すブロック図を参照して、サブブロック２２をより詳細に説明する 。 第３図において、入力ライン１２ａは、図に示す４本の入ラインで表されてい る。 各ラインは、最高送信速度が１５５Ｍｂ／ｓのデータパケットに適用でき、図 示の場合このデータパケットはＡＴＭセルの形をしている。 回路２２は、その他の機器の内、直並列変換器３１、メモリ３４を利用して、 ６２２ＭＨｚの周波数で、出データ信号をライン２３と接続線１２a’に送信す ることができる。 第３図に示すように、サブブロック２２の入力ライン１２ａの各ラインは、直 並列変換器３１に接続されている。このためライン１２ａの入ディジタル信号は 、４チャネルの直並列変換にかけられ、並列ライン３１ａに到着する信号は制御 論理３３に送られて、そこで内部速度で処理される。 必要な同期は、同期ユニット３８を介して有効になる。 並列フォーマットに変換された信号は、制御ブロックすなわち制御論理３３に 送られ、そこからＲＡＭメモリ３４に送られる。格納された情報は、ＲＡＭメモ リあるいは制御論理３３を介したＲＡＭメモリからバッファ回路３５に送られ、 つぎにバッファ回路３５は、この情報を単一チャネルの平直列変換器兼クロック パルス変換器３６に送る。 反対方向に変換する場合、すなわち逆の場合、ライン２３’の単一チャネルの 直平列変換器兼クロックパルス変換器３７に信号が入ると、並列フォーマットの 信号が制御ブロック３３に送られ、メモリ３４に格納されて、並列フォーマット でバッファ回路３５に送られる。これらの信号はバッファ回路３５から並直列変 換器３２に送られライン１２ａ”に出力される。 模範的実施例により機能ブロックの形式で本発明を説明している。かかる機能 ブロックは本技術には公知であり、当業者ならば、本分野の一般的な技術の基礎 のもとに、創造的な苦労なしに、さらには自明な測定によって、容易に構成する ことができるから、ここではこれらのブロックの詳細な説明はしない。 第２図のライン２７の信号に関しては、該当するビット構成の３本のラインに 並列で送信されるビット位置が、該当する変換モードを示していると考えられる 。 このビット構成は、たとえば参照番号３３の回路など、制御論理回路のそれぞ れに送信され、各制御論理回路はこれを使用して計算し必要な信号の流れを選択 する。 内部信号処理手順のクロックパルスの速度は、およそ３０ＭＨｚであることに 注意されたい。 前述した類の回路配列あるいは回路ユニットは、「信号受信および信号送信ユ ニット（A Signal Receiving and Signal Transmitting Unit）」というタイト ルで、本特許出願と同時に出願した特許出願に図解されかつ説明されているユニ ット、あるいは「マルチプレクサ／デマルチプレクサユニット（Multiplexing/D emultiplexing Unit）」というタイトルで、本特許出願と同時に出願した特許出 願に図解されかつ説明されているユニット、あるいは「同期をとる回路配列（Sy nchronizing Circuit Arrangement）」というタイトルで、本特許出願と同時に 出願した特許出願に図解されかつ説明されている回路配列で効果的に使用するこ とができる。 本特許出願の応用についてより深く洞察するため、これらの特許出願に言及す ることにより、これらの特許出願の開示内容を本願の一部に明確に組み入れるこ とにする。 本発明は、図に示して説明した模範的実施例に限定されるものではないこと、 並びに、本実施例は、添付の請求の範囲に示す創造的な考えの範囲内で修正でき ることを理解されたい。

【手続補正書】 【提出日】１９９６年４月１１日 【補正内容】 図面全図を別紙のものと差し替える。 【図１】 【図２】 【図３】

Claims (1)

1. 【特許請求の範囲】 １．信号処理ユニット（１）であって、入ビット位置を運ぶ信号（２’）は第 １のクロック信号（３）に関して時間的に制御され、出ビット位置を運ぶ信号（ ４）は前記第１のクロック信号（３）に対して時間が正確に制御されており、該 ユニット（１）の内部で実行される信号処理手順は、該信号（２’）のビット位 置とクロック信号（３’）のクロックパルスとの存在が不可欠であり、該ユニッ ト（１、２０）の内部で実行される信号処理は、第１のクロック信号（３）と同 じ周波数の第２のクロック信号（３’）のクロックパルスによって制御され、内 部信号処理に必要な同期は、第２のクロック信号（３’）のクロックパルスの時 間関係を変化させて、該信号（２’）のビット位置と同期させることにより、ユ ニット（１３）の内部でとられ、このように処理されたデータ信号（４’）は、 バッファ回路（１０）に格納でき、該処理信号（４’）に属する時間的に制御さ れた関係は、該処理信号（４’）が出信号として出現する前に、第１のクロック 信号（３）のクロックパルス（３ａ、３ｂ）と同期するように変更できる、こと を特徴とする信号処理ユニット。 ２．請求項１記載のユニットであって、１００Ｍｂ／ｓを越える周波数、望ま しくは１５０Ｍｂ／ｓを越える周波数を使用できることを特徴とするユニット。 ３．請求項１あるいは請求項２記載のユニットであって、該信号（２、２’； ４、４’）は、データセルあるいはデータパケットとして、望ましくはＡＴＭ技 術に適した構造のデータセルとして発生することを特徴とするユニット。 ４．請求項１、２あるいは請求項３記載のユニットであって、入信号は、入力 信号としてマルチプレクサユニット／デマルチプレクサユニット（２０）に加え られ、出信号は、前記ブロックからの出信号として発生することを特徴とするユ ニット。