CN1133112A - 信号处理单元 - Google Patents

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Abstract

传送信号(2′)的入比特位受一个第一时钟信号(3)的时控，传送信号(4)的出比特位也受该第一时钟信号(3)的精确时控，而且信号处理过程在单元内进行的一个信号处理单元要求有信号(2′)的比特位和时钟信号(3′)的时钟脉冲存在。与第一时钟信号(3)有相同频率的第二时钟信号(3′)的时钟脉冲控制在单元内进行的信号处理。在单元内通过改变第二时钟信号(3′)的时钟脉冲的时间关系使之与信号(2′)的比特位同步来实现对内部信号处理的同步要求，因为经这种处理后的数据信号(4′)能够存储在缓冲器电路(19)中，在这儿可以改变处理后的信号(4′)的时控关系，使之在作为输出信号(4)出现之前与第一时钟信号(3)的时钟脉冲(3a，3b)同步。

Description

信号处理单元
技术领域
本发明涉及一个对携带信息的电信号进行处理的单元，尤其是适合于处理数字信号中以比特位形式出现的信号的单元，但并不限于此。
预计本发明将在电信领域以及信息存在于数据分组或数据信元中的信号系统，例如ATM系统中得到特别应用。
本发明的信号处理单元建立在以下假定的基础上：每个要进行处理的输入信号比特位置受第一系统控制时钟或一起形成时钟信号的系统控制时钟的时控；且其中每个从该单元输出的信号比特位受第一系统控制时钟信号的精确时控。
从这一点可以理解，对于系统控制时钟信号，被发送的数据信号必须与该时钟信号的时钟脉冲精确同步，尽管接收的信号不需要这种精确同步，它们仍然必须与时钟信号脉冲保持关联并因此与系统保持关联。
当然，至少有一个或某些，也可能是所有的信号处理过程要求有一个时钟信号的时钟脉冲存在。
当时钟信号和/或其时钟脉冲的频率高于100Mb/s或Mhz时，本发明能得到特别合适的应用。背景技术说明
对于用在上述技术领域、符合前面定义的基本类型的许多不同信号处理单元，大家都已经知道。
尽管预计本发明将在信号由数据分组组成的系统中得到特别应用，为简单起见，将参照一个适用于数据分组的多路复用或多路解复用单元进行以下说明。
这种多路复用/多路解复用单元可以包含在通信系统里面用作开关或选择器的终接装置中。
当使用这种单元的多路复用功能时，同时在一组线路上以第一速率出现的接收数据信元由控制逻辑进行串-并变换，并行存储在一个存储区中并通过缓冲器电路、并-串变换器和时钟脉冲变换器以更高的第二速率输出。在标准传输速率155Mb/s和622Mb/s之间的速率转换是常见的。
利用现有技术时，接收信号在这种单元内部进行处理，这些信号经常在时间轴上受到调整，以与在主时钟中生成的系统控制时钟信号的时钟脉冲保持足够精确的关系。
在这些单元内部处理信号时一个反复出现的问题是，信号的比特位必须始终在时轴上与时钟信号的时钟脉冲同相，而且，这些比特位之间经常产生微小的时间偏差、必须通过控制电路进行调整和校正。
我们知道通过分离电路可以创造条件，便利数据信号的比特位能够在时间上作微小的偏移(延迟)，以在内部信号处理过程之前、之中和/或之后与系统控制时钟脉冲精确同步。
我们还知道这种为精确同步而在时间位置上对比特位所作的时移调整要求对总体结构的考虑。
另外，在比特位延时可调装置的帮助下，这种类型的同步电路用来实现比特位之间的同步，同步脉冲需要有能量，产生了很大的功率，因此占用了硅片大部分硅表面面积。
实现这些过程的原理极大地限制了单个比特位可以被校正的程度，在跟踪比特位在时间段上的延迟变化时也困难重重。发明概述
技术问题
考虑到如上所述的现有技术，可以看到实现由以下方式所提供的优点时存在一个技术问题，这种方式仅仅是在实现内部信号处理过程时，在单元内禁止与系统控制时钟信号的时钟脉冲，也就是主时钟的确定时间时钟脉冲的同步，但仍然采取了措施使得属于输出连接的单元上的每个输出信号比特位能获得与主时钟脉冲的精确同步。
还可以看到实现接受以下事实的意义时存在一个技术问题，这个事实是输入信号比特位不必与主时钟脉冲保持精确同步，但仍要确保在单元内正确处理信号，以及离开单元的信号与主时钟脉冲保持精确同步。
还可以看到为了接收信号在单元内部的处理而使用一个“自由”时钟信号及其时钟脉冲时的另一个技术问题，该时钟脉冲彼此之间有清楚或明确的时间间隔，其频率的平均值等于系统控制时钟信号的时钟脉冲频率，这意味着尽管该时钟信号的时钟脉冲频率与主时钟频率相对应，但是该时钟脉冲的时间位置和时间关系是可变的，可以适应信号的与时间相关的比特位置。
如果在一个信号处理单元中，输入信号在时轴上与一个第一系统控制时钟信号相联系，输出信号受这个第一时钟信号的精确时控，其中，分配给该第一时钟信号的频率高于100Mb/s，而且在单元内执行的信号处理过程要求有包含信号的比特位和时钟信号的时钟脉冲存在，当在单元内部的信号处理是由其频率和第一时钟信号的频率相同的第二系统相关时钟信号脉冲控制时，实现以下方式所提供的优点时存在一个技术，其中所述信号的内部处理所需要的同步是通过改变属于第二时钟信号的时钟脉冲的时间关系以和信号比特位同步来实现的，经过这种处理后的信号能够存贮在缓冲器电路中，该信号在作为输出信号出现在单元的输出连接或连接组，例如一条线路或线路组上之前，可以在时轴上改变其比特位以与上述第一时钟信号同步。
还可以看到，当比特位和/或时钟脉冲发生频率高于150Mb/s或150MHz时，实现本发明所得到的实际技术效果时存在一个技术问题。
另一个技术问题是认识到解决上述一个或多个技术问题的原理，对于比特位是作为数据信元或数据分组，特别是其结构适合于ATM技术的数据信元出现的信号具有特别的效果。
还有一个技术问题存在于实现以下方式所提供的优点，此时输入信号用作一个多路复用/多路解复用单元的输入信号，输出信号作为所述单元的输出信号，这些输出信号的比特位与主时钟或系统控制时钟脉冲保持着精确同步，因此从总体上说能以和系统相适应的时间关系发送。解决办法
为了解决以上一个或多个技术问题，本发明以这样一个信号处理单元作为出发点，其中输入信号比特位受第一系统控制时钟信号及其时钟脉冲的时控，其中输出信号比特位受第一时钟信号时钟脉冲的精确时控，且其中分配给第一时钟信号的频率越过100Mb/s，在单元内执行的信号处理过程要求有时间相关信号和时钟信号的时钟脉冲存在。
根据本发明，单元内对比特位的内部处理由第二时钟信号的时钟脉冲控制，也就是与系统相关的时钟信号的时钟脉冲控制，它与第一时钟信号的时钟脉冲有相同频率，其中内部信号处理过程所要求的同步通过改变属于第二时钟信号的时钟脉冲的时间关系，以与信号比特位同步来实现，其中经过这种处理后的信号能够存储在缓冲器电路中，该信号在作为输出信号出现在单元的输出连接或连接组，例如一条线路或线路组上之前，可以改变其时间控制关系以与第一时钟信号的时钟脉冲同步。
在推荐实施例中，所选频率可以超过150Mb/s。
信号也可以以数据信元或数据分组的形式出现，特别是结构适合于ATM技术的数据信元。
当在数据信元技术中应用本发明的原理时，入信号可以作为输入信号与一个多路复用/多路解复用单元相连，且出信号可以通过输出连接作为所述单元上的输出信号出现。优点
由本发明信号处理单元所提供的优点主要在于，在一个同步信号或其时间位置能够调整到发生信号比特位对应时间位置上的时钟信号脉冲的帮助下实现内部信号处理的能力，且其中当信号处理过程一经完成，数据信号比特位按已知方式回到与主时钟的系统控制时钟脉冲同步的状态。这就能在内部使用一个更简单的同步原理，因为内部时钟信号或内部同步信号的时间关系能够适应信号内比特位的时间位置。
在后面权利要求1的特征部分指出了本发明信号处理单元的主要优点。附图简述
下面将参照附图更详细地描述目前具有本发明主要特点的一个优选信号处理单元示范实施例。这些附图是：
图1是包括在信号传输系统中的一个单元的模块图，其中信号停息是以数据元或数据分组的形式存在；
图2以包括在ATM系统中一个多路复用/多路解复用模块的形式说明了信号处理单元；
图3说明了图2所示单元中若干相同信号处理子模块中的一个。对当前优选实施例的描述
图1说明了一个信号发送单元1′，它通过发射机电路10＇把信号2以比特位形式发送到一个连接或线路11′上。
信号2的比特位2a、2b与在主时钟信号发生器15中生成的时钟信号3的时钟脉冲3a、3b在时间上紧密相关，也就是说比特位与时钟脉冲同步。
信号发生器15生成一个由时钟脉冲3a、3b组成的系统控制时钟信号，这些脉冲精确地按同一时间间隔隔开，发生频率高于100Mb/s。
在发送电路10′中的发送所需要的时钟信号由信号发生器15通过线路15a传送。
既然大家已经知道在发送电路10′中缓冲器电路的帮助下以和时钟信号的时钟脉冲3a、3b同步的方式发送信息携带信号比特位的技术，这里将不对它作详细描述。
但是，我们知道每个信号在一个连接上的比特位传输都包括一个传输时间，这意味着当一个比特位与一个时钟脉冲同步传输时，比特位相对于接收时钟脉冲的相位未知。
在所述实施例中假定，当信号以信号2′在接收机电路12中出现时，比特位2a′、2b′将不再与时钟信号的时钟脉冲3a、3b同相。
现在出现在连接11上的比特位2a′和2b′相对于时钟脉冲3a和3b的相位任意，其后的信号传输将要求进行校正以与一个时钟脉冲同步。
在这种情况下，比特位2a′和2b′可以按照与发送电路10′中相同的方法和系统控制时钟脉冲3a、3b同步。
但是本发明中这种同步是在“内部”形成的时钟信号3′的帮助下实现的，该信号用为了与连接12a上的比特位2a′和2b′同步而调整过的时钟脉冲3a′3b′提供给接收机电路12。
分配给这个内部形成的时钟信号3′的频率与时钟脉冲3a、3b相同，就这一点来说该时钟信号与系统控制时钟脉冲3a、3b相关，但是时钟信号3′的时钟脉冲3a′、3b′可以在时轴上进行调整，以与对应于接收比特位2a′、2b′的时间位置同步。
这样比特位为2a′和2b′，时间位置为调整到同步的时钟脉冲3a′和3b′的信号2′就被传送到了线路或连接12a上的信号处理单元1中。
从这儿可以知道，输入到单元1，比特位为2a′和2b′的信号2′之前在单元1′和发送电路10′中受第一时钟信号3的时钟脉冲3a、3b的精确时控，来自单元1，比特位为4a′和4b′的输出信号4′可以认为与系统相关时钟脉冲3a′、3b′同步，但与系统控制时钟脉冲3a、3b失步。
然后出现在连接12a′上、比特位为4a′、4b′的结果信号4′被存储在发送单元10中包括的缓冲器电路中。
受第一时钟信号3的系统控制时钟脉冲3a、3b精确时控的比特位4a、4b，通过属于发送电路10的缓冲器电路以已知方式在连接11′上发送。
内部分配给第一时钟信号3的时钟脉冲频率超过了100Mb/s，在所述例子中为155Mb/s的标准值。
根据本发明，单元1内部执行的信号处理受生成的频率与第一时钟信号3相同的时钟信号3′的控制。
内部信号处理过程所要求的同步通过将第二时钟信号3′的时钟脉冲3a′的时间位置改变、偏移一段指定、合适的时间距离，以实现与数据信号2′的同步来完成。
这样处理后的数据信号4′能够存储在发送或缓冲器电路10中，这儿认为处理数据信号4′的比特位4a、4b与时钟信号3不同相，在它们作为输出数据信号4出现之前可以改变这种偏差，以与上述第一时钟信号3同步。下面参考图2和图3对其作更详细的描述。
作为主时钟的时钟信号3的时钟脉冲3a、3b在发生器15中产生，它通过线路15c按照和单元10′对应的方式使得从发送单元10输出到连接11″上的信号4同步。
时钟信号3的时钟脉冲3a、3b还通过线路15b提供给单元13。
单元13用来将在此产生的同步信号3′调整到接收机电路12接收的数字信号2′比特位2a′、2b′的时间位置上，在国际专利申请NO.PCT/SE93/00531中对此进行了说明和描述。
我们发现当被处理的信号形式为数据信元或数据分组，特别是结构适合于ATM技术的数据信元时，本发明原理能得到特别合适的应用。
尽管下面信号处理单元1是以一个多路复用单元来描述的，这个单元也可以是任何合适的单元。
本例中，连接11上接收的信号2′在电路12中同步后可以通过连接12a作为多路复用单元20的输入信号，输出信号4作为来自单元的输出信号4′出现，详情如图2和3所示。
图2是更详细地说明多路复用单元20(反方向则是一个多路解复用单元)的模块图。
模块20建立在数字Bi-CMOS电路基础上，上面使用了一层CMOS区20′，它包括由22、22a、22b和22c代表的四个相同子模块。
输入12a包括子模块22的四条输入线，子模块22a的四条输入线等等，总共十六条线。
子模块22-22c还包括各自的输出线23，23a，23b和23c，它们用作到另一模块24的输入线。
模块24有四个输出12a′，可以直接与线路23′、23a′、23b′和23c′连接。
这样，四条输出线23-23c组成了到第五个子模块24的输入线，子模块24的结构与子模块22-22c大致相同。
子模块24还包括四条输入线28，四条输出线12a′和一条输出线21，它们的功能不必详细说明。
图3说明的子模块22适用于多路复用(还有多路解复用)功能，关于多路复用操作是指以155Mb/s速率出现在输入端12a以622Mb/s速率出现在输出端23′(12a′)上。
尽管没有在所述实施例中使用，子模块24的输出21上的信号以2.5Gb/s速率出现。
在多路解复用操作中，信号流反方向运动。
下面将参考图3所示模块图更详细地描述子模块22。
图3中，输入线12a由图中所示四条入线表示。
每条输入线都适用于155Mb/s的最大数据分组传输速率，本例中数据分组形式为ATM信元。
电路22在串一并变换器31和存储器34等的帮助下能够在线路23和连接12a′上以622MHz的频率发送输出数据信号。
如图3所示，子模块22的输入线12a每一条都与串一并变换器31相联。这样线路12a上的输入数字信号就经过了一次四通道串一并变换，到达并行线路31a的信号被送到控制逻辑33以内部速率进行处理。
所需要的同步通过同步单元38完成。
置换为并行格式的信号被传送到控制模块或控制逻辑33，再从那儿到达存储器34，一个RAM存储器。存储的信息通过控制逻辑33从RAM存储器或一个ROM存储器送到缓冲器电路35，它再将信息送到单通道并一串变换器和时钟脉冲变换器3b中。
反之，或反方向进行变换时，线路23′的信号进入串-并变换器和时钟脉冲变换器37中，然后并行格式的信号被送到控制模块33，存储在存储器34中，以并行方式送到缓冲器电路35，它们从那儿被送到并一串变换器32并在线路12a″上输出。
这个示范实施例以功能模块的形式说明了本发明。既然大家已经了解这些功能模块，本专业的技术人员在一般专业技术知识的基础上，借助直观测量而无需创造性的工作就能实现它们，这些模块在此不作详细说明。
对于图2线路27上的信号，假定在相关比特结构的三条线上并行发送的比特位指定相关置换模式。
该比特结构被送到每个控制逻辑电路，例如计算并选择所需信号流，以33表示的电路。
应该注意内部信号处理过程的时钟脉冲速率大约为30Mhz。
上述类型的电路系统或单元可以有效地用于以下单元中，与本专利同时申请，题为“信号接收和信号发送单元”的专利申请中说明和描述的单元，与本专利申请同时申请，题为“多路复用/多路解复用单元”的专利申请，同时申请，题为“同步电路装置”的专利申请中说明和描述的装置。
参考这些专利申请能加深对本发明申请的理解，这些专利申请的内容可以认为是本专利申请的一个部分。
应当懂得本发明并不局限于在此说明和描述的示范实施例，如后面的权利要求所述，可以在本发明原理的范围内对该实施例作改动。

Claims (4)

1.一个信号处理单元(1)，其中传送信号(2′)的入比特位受一个第一时钟信号(3)的时控，且其中，传送信号(4)的出比特位也受所述第一时钟信号(3)的精确时控，且其中在单元(1)内进行的信号处理过程要求有信号(2′)的比特位和时钟信号(3′)的时钟脉冲存在，其特征在于，与第一时钟信号(3)有相同频率的第二时钟信号(3′)的时钟脉冲控制在单元内进行的信号处理；其特征在于，在单元内通过改变第二时钟信号(3′)的时钟脉冲的时间关系使之与信号(2′)的比特位同步来实现对内部信号处理的同步要求；其特征在于，经过这种处理后的数据信号(4′)能够存储在缓冲器电路(10)中；可以改变处理后的信号(4′)的时控关系，使之在作为输出信号(4)出现之前与第一时钟信号(3)的时钟脉冲(3a、3b)同步。
2.按照权利要求1的单元，其特征在于，频率高于100Mb/s，最好是高于150Mb/s。
3.按照权利要求1或2的单元，其特征在于，信号(2，2′；4，4′)作为数据信元或数据分组，特别是其结构适合于ATM技术的数据信元出现。
4.按照权利要求1、2或3的单元，其特征在于，入信号用作到一个多路复用/多路解复用模块(20)的输入信号，出信号作为来自模块的输出信号出现。
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