CN1086885C - 信号接收和信号发送单元 - Google Patents

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Abstract

本发明包括信号接收和信号发送单元(61)，适用于把以第一传输速率接收的载有信息的信号(70c)转换为以不同于第一传输速率的第二传输速率发送的载有信息的信号(70d′)。几个可供使用的输入端，每个输入端适合于与其余输入端的传输速率不同的传输速率，其中的一个信号接收输入端(70c、70d、70e)可根据出现在一个或多个控制导线(71)上的信号被连接(93)到几个可供使用的输出端(70d′、70e′)中的一个信号发送输出端，其中，每个输出端(70d′、70e′)适合于与其余输出端的传输速率不同的传输速率，其中所选择的控制导线和/或所选择的信号信息选择和开始具有所选定的转换指数的转换模式。

Description

信号接收和信号发送单元
技术领域
本发明涉及适用于接收进而发送载有信息的信号并且信号的信息内容无改变的信号接收和信号发送单元。
本发明具体涉及把以第一传输速率接收的载有信息的信号转换为以第二传输速率发送的具有和接收信号相同信息内容的载有信息的信号。
现有技术描述
上述这类的几种不同的信号接收和信号发送单元在现有技术中是熟知的。
通过开关和类似器件转换信号传输速率的不同原理是熟知的，并被应用于电信领域。
使用诸如155Mb/s和622Mb/s的不同传输速率以及其它的传输速率，例如2.5Gb/s，也是熟知的，和标准的。
另外，多路传输信号接收和信号发送单元在现有技术中也是熟知的，其中在连接点处所接收的信号具有155Mb/s的信号传输速率，且被转换成具有622Mb/s的传输速率的连接点发送信号。
可以实现从155Mb/s到2.5Gb/s的这种速率转换的类似单元也是熟知的。
另外，在现有技术中也是熟知的有多路解复用单元，其中信号传输速率从622Mb/s被转换到155Mb/s，等等。
用来转换其它信号传输速率的这类单元也是熟知的。
通常，这种单元适用于一个单个变换系数，每个所希望的速率变换需要一个相应于所选择的速率变换的单元。
因此，在交换设备和其它类型的电子设备中，对于不同的目的需要几个这样的单元。
关于本发明及其具体的应用，可以说明，知道一种信令模式，在多个可供使用的连接上，串行或并行传送诸如ATM信元那样的载有信息的数据分组。
信令模式也是已知的，其中多个可供使用线路适合于诸如ATM信元那样的数据分组内一个字中的比特位置数，以及允许这些线路的每条线路上的信号同时载送各自比特位置的内容，这里，在这些线路上同时出现的多个比特位置一起代表了数据字的信号信息。
本发明可被有利地应用以下论文所描述的系统上：Ericsson Review No.1，1993上的论文Mikael Larsson等：“The ATM Switch Concept and The ATM pipe switch”(ATM开关概念和ATM管道开关)，以及Peter Staxen等：“The Telecom Evolution in the Broadband Era”(宽带时代的电信评估)技术问题
当考虑如上所述的现有技术时，将会看到，在提供一种创造性的信号接收和信号发送单元的能力方面存在着技术问题，这种单元不单能把一个单个接收的载有信息的信号转换为在传输速率之间有单独的特定关系的一种单个的另外的发送的载有信息的信号，而且也能从所包含的、用于接收载有信息的信号的多个传输速率中选择一个速率，并且使这一接收信号能被转换为这样的发送信号，即又可在多个可供使用的传输速率中给它指定另一个传输速率。
也将看到，技术问题在于理解到，使用这种具有多个可供使用的信号接收输入端的单元，其中每个输入端适合于，以不同于在对传输速率有不同要求的电信系统内的其它输入端的传输速率的传输速率接收，诸如数据分组那样的载送信息的信号，要求每个输入端能连接到从几个可供使用的输出中所选择的一个输出端，用于发送诸如数据分组那样的载有信息的信号，其中每个输出适合于不同于其余输出的传输速率的传播速率。
另一个技术问题在于，理解和以简单的方式实现从用于多路复用或多路解复用目的的多种可供使用的转换方法中选择一种转换方法。
又一个技术问题在于理解到，转换模式的选择可按照在一条或多条控制线路上出现的控制信号来完成，其中，所选择的控制线和/或控制信号的信号信息将起始和选择一种转换模式带有所选择的关于传输速率的转换系数。
也将看到，技术问题在于理解到，当所接收到的载有信息的信号和所发送的载有信息的信号由数据分组组成，其中每个分组至少包括可寻址部分和载有信息部分而因此可被有利地包含于ATM系统中时，已经成功地解决了上述的一个或多个技术问题的信号接收和信号发送单元找到了特别适合的应用。
还将看到，技术问题在于，理解与把可供使用的输入端和可供使用的输出端适合于所决定的在所选择的传输速率之间的关系转换有关的结果及其重要性，这样转换比以“4”的因子改变，增加或减少，且由此理解和利用能够以“4”的因子减少或增加线路数目的优点。
也将看到，技术问题在于理解通过构成这样一个单元所提供的灵活性及其重要性，其中可供使用的输入端和可供使用的输出端被做成用于三种不同的传输速率。
当这种单元中的各个输入端和输出端适合用于沿两个方向的每个方向的信号传输或通信时，也可得到技术优点。
另一个技术问题在于，理解在使用上述这类信号接收和信号发送单元时所得到的优点，该单元构成适用于数字信号的多路复用/多路解复用装置，以及将它做成和调整成把以低传输速率接收的数据分组转换成比接收传输速率高四倍的传输速率，或者反之也行。
在这方面，技术问题在于理解，当信号或数据分组的转换在第一阶段，在串行-并行转换阶段中实现时所得到的优点，以后信号或数据分组被存储在存储器中，其内容可通过一个或多个缓冲电路的媒介，转送到带有时钟脉冲转换的并行-串行转换器。
另一个技术问题在于理解对于通常使用于每个信号数据分组传输的所必须的存储器和所使用的缓冲电路的需要，而不管所选择的传输方向，以及理解由此所得到的优点。
另一个技术问题在于理解，当按照把数据信元或数据分组的信息内容转换到可在单元内部使用的并行格式(时)的两个早先已知的信令模式，接收在多条进入线路上同时出现的数据分组或数据单元时的重要性。
另一个技术问题在于理解，当时钟脉冲的频率和/或速率被选成比分别在单元的输入端和输出端接收和发送数据信元时所存在值低的特定值时，可预期的简化。
又一个技术问题在于理解，由在内部并行格式中以数据分组形式中出现的信号信息所提供的益处，在具有前述的假定，在此假定下，同样的同步逻辑、存储器、缓冲器电路等可被用来把多个可供使用的输入端中的一个可供使用的输入端有选择地连接到多个可使用的输出端的一个可供使用的输出端上。
另一个技术问题是提供具有用于接收有不同传输速率的数据分组的多个输入端和用于以不同传输速率发送数据分组的多个输出端的数据分组信号接收和数据分组发送单元，其中，一个输入单元可被用作为输出单元以及一个输出端可被用作为输入端。
关于在引言中所定义这种单元，也将看到，技术问题在于，藉助于简单的装置，例如，使发射信号的总的信号带宽适应于接收信号的总的信号带宽的装置，来创造条件。
解决方案
以解决一个或多个上述的技术问题为目的，本发明以适用于把以第一传输速率接收的载有信息的数字信号转换成以不同于第一传输速率的第二传输速率发送的载有信号的数字信号的数据分组接收和数据分组发送单元为出发点，所述载有信息的数字信号特别适用于ATM系统，其中发射信号中的信息为每个都为标准格式的多个数据分组形式是有益的。
本发明涉及具有多个用于接收数字信号的可供使用的输入端的单元、集成电路、ASIC电路，其中每个输入端适合于与其它输入端的传输速率不同的传输速率。每个输入端可被连接到从适用于数字信号的几个可供使用的输出端中所选择的一个信号发送输出端，且其中，每个输出端适合于与其它输出端的传输速率不同的传输速率。输入端和输出端的选择是按照出现在一条或几条控制线或导线上的信号来进行的，其中所选择的控制线和/或所选择的信号信息选择和起始带有所选的速率转换系数的几种可供使用的转换模式中的一种转换模式。
按照本发明的推荐的实施例，所接收的载有信息的信号和所发送的载有信息的信号具有数据分组或数据信元的形式，例如其信号内容可适合于ATM系统的数据分组或数据信元，其中每个数据分组至少包括寻址部分和载有信息部分。
按照一个实施例，可供使用的输入端和可供使用的输出端相适匹，以在两者之间清楚地转换传输速率，例如以“4”的因子增加或减小传输速率，于是在输入端和输出端处的线路数目以“4”的因子被减小或增大。
按照另一个实施例，单元内的可供使用的输入端和可供使用的输出端在数目上是“3”，被做成用于三种不同的传输速率。
按照本发明，各个输入单元和各个输出单元适合用于沿双向的分开的通信业务。
特点涉及用来把具有低传输速率的接收数字信号转换为比低传输速率高四倍的速率而同时保持信号带宽的多个多路复用/多路解复用都件。
对数据信号的适切的转换将在第一阶段以串行-并行转换方式被优选地实行，其中信号被存储在存储器中，且可从存储器通过一列缓冲器电路被递送到具有用于传输的时钟脉冲转换器的并行-串行转换器。
所必需的存储器和缓冲器电路可被用于沿双向的信号传输。
按照另一个实施例，所接收的和在多条线路上出现的数据信元被转换成适合于单元的内部并行格式，它通常又被选择来用于所有可供使用的输入端和所有可供使用的输出端，其中在通过内部并行格式进行必要的信号处理的情况下，内部时钟速率被选为低于时钟脉冲速率和出现在输入端与/或输出端上的信号的传输速率的数值。
当把几个可供使用的输入端中之一连接到几个可供使用的输出端中之一时，一个同样的同步逻辑电路，诸如存储器，缓冲器电路，控制逻辑电路将被优选地使用。本发明的益处
由按照本发明的信号接收和信号发送单元主要给出的那些优点存在于单个单元、集成电路、ASIC电路的结构，它们给出了用于接收数字的多个可供使用的输入端，其中每个输入端适合于不同于其余输入端的传输速率的传输速率，和用于发送数字信号的多个可供使用的输出端，其中每个输出端适合于不同于其余输出端的传输速率的传输速率。
每个这样的输入端可被连接到数字信号发送输出端之一。它就使一个同样的单元、集成电路和特别是ASIC电路能被用于不同的电信设备。对于特定应用所想要的和具有所选定的转换系数的转换模式可藉激励一个或多个控制导线来选择。所选定的控制导线和/或所选定的信号信息开始选定转换模式。
本发明的信号接收和信号发送单元的主要特点被阐述于以下的权利要求1的特征部分。
附图简述
具有本发明的特点及现在被优选的适用于电信系统，特别是ATM系统的单元的示例性实施例将参照附图予以更详细地描述，其中：
图1显示了利用ATM技术的电信系统原理性结构；
图2概略显示了按照图1的使用于ATM系统中串行出现的数据分组或数据信元；
图3概略显示了连接中心的两个连接面的电路板和排放在机箱中的连接装置的电路板的物理方位；
图4概略显示了按照图1的扩展电信系统中相应的电路板的取向，其中连接中心的冗余板被协调配置在两个机箱中，而连接装置的电路板被协调配置在四个机箱中；
图5显示了每个位于各自的机箱中的两个冗余耦合或连接板和能用于连接装置的电路板的四个机箱之间所需要的主要连接；
图6是想要显示在开关耦合板和代表连接装置的电路板所要的机箱之间的多个光学连接中可供使用的光学连接；
图7显示了按照本发明的信号接收和信号发送单元的主要结构；
图8是概略显示用于单元某些部分的Bi-CMOS集成电路的方框图，其中包括五个多路复用/多路解复用功能模块；以及
图9是概略显示包括CMOS晶体管的这样一个模块的方框图。
优选的示例性实施例的描述
图1是对指定为ATM系统的电信系统的相当简化的显示，它利用包括在数据分组或数据信元中的数据进行工作和信号交换。
对于本领域的技术人员将是很明显的，即信号交换通常是双向的，虽然为了简单起见，以下的描述将只阐明在发射终端装置1的发射机3和接收终端装置2的接收机3a之间的连接和信号交换。
在装置1和2之间的信息交换可藉助于按照ATM系统结构的数据字的数据分组或数据信元(20)来完成。
发射机3通过线路或连接4和有关线路接收单元5共同工作，此接收单元通过线路或连接6连接到输入电路7，此输入电路通过线路或连接8和属于带有两个冗余耦合板或耦合心子11、12的ATM开关的多个耦合端口共同工作，此耦合板或耦合心子通过相应于电路9、7和5的电路(图上未示出)媒介和信号接收单元3a共同工作。
线路4、6、8中的每条线路可包括一个或多个物理导线。
ATM开关的工作需要在数据分组或数据信元中实行信号传输，图2显示了一个这样的数据分组20，它可以有5-字节(8-比特字)地址信息段21(分组头)和一个48-字节(8-比特字)载有信息段22(有用负载)。数据信元也可以包括其它信息。
应当注意，在一个单个物理导线上的发射信号时，一个数据信元20的前面是数据信元20′，其后面跟有数据信元20″，藉此，数据分组或数据信元的串行数据流将沿导线4通过。
还假定，线路4和其导线一起被确定参数以及适合于155Mb/sec的串行比特率。
这样的数据信元串行信号传输在以下描述中被称为“串行传输”。
当类似的“串行传输”同时发生在构成线路的多个导线上时，这种传输被称为“通过成组链路的串行传输”。
然而，数据信元的每个字可在多个导线上同时被传送，导线数相应于所使用的每个字的比特位置数，因而完整字的比特信息可被多个接收机同时接收。
这样的数据信元的并行传输在以下被称为“并行传输”。
图3显示了放置在机箱30中的电路板的主要的物理结构，它用于开关单元10或较低容量的ATM开关。
在机箱的侧面或末端放置各个板31和32，两个板是相同的，都有导线和相应于开关板或选择器板11和12的器件。
在这两个端板31和32间放置有多个板，它们适合于构成连接装置，其中六个这样的板示于图3上，且其中的两个在图3上被称为33和34。
装置板33、34被做成包括与输入电路7和耦合端口9相关的电路结构。导线和总线藉助于引脚连接器被连接到各个板33、34和31、32上。各个板的引脚连接器和装在框架35或背板上的电路(图上未示出)共同工作。
将会看到，如果希望大大增加开关10的容量，即同时通信连接的个数时，那么也必须增加在开关中进行信号传输的速率。
开关容量的所期待的增加藉选择两个机箱40、40a来说明，其中排放在机箱40中的所有板可被看作为代表开关板11，而排放在机箱40a中的所有板可被看作为代表开关板12。
另外还包括有四个其它的机箱41、42、43、44，它们和机箱40、40a以图5所示的方式共同工作，换言之，每个机箱41、42、43、44通过连接和两个开关板40、40a共同工作。很明显，这样的结构将需要以高传输速率的复杂的信号传输。
在每条线路和每个导线上的信号传输以高数据脉冲速率进行，其中典型的脉冲速率是155Mb/s和622Mb/s的标准化的传输速率。
由于信号传输原则上对于图5所示的全部连接可被视为同样的，以下的描述将被限制于只包括用于在由光纤组成的一条线路或一个连接50上的数字脉冲的信号发送和信号接收电路，且此线路的功能为实现图6所示的机箱41和机箱40之间的信号传输。
机箱41包括其上装有多个信号多路复用/多路解复用块的多个集成电路，其中的一个称为61，它被连接到适用于在光链路或导线50上，响应于组件块或器件61的输出信号而发送光脉冲的发射机62。
在线路或导线50上的光脉冲由接收机63接收，此接收机适合于接收光脉冲以及把所述光脉冲转换成电信号或电脉冲。
这些电脉冲被转送到几个可供使用的多路复用/多路解复用块64之一。
本发明也包括一个这样的组件块61或64的具体设计。
组件块61和组件块64是相同的，因此以下的描述将仅限于组件块61，数据信号以比接收的数据信号高的速率传输。
现在将参照图7、8和9更详细地描述一个这样的多路复用/多路解复用块61的主要结构，就像集成电路那样，然后将更透彻地描述组件块在图6所示的电路中的使用。
图7显示了按照本发明的多路复用/多路解复用块61或单元的主要结构。
如图7所示，当时钟脉冲到达导线70b时，同步信号被送到组件块61的导线70a，这些时钟脉冲的作用对于本领域的技术人员是熟知的，因此在这里将不再描述。
在这方面可以提到，组件块61可以装有用于产生内同步信号的装置。
组件块61被做成包括三个不同的输入端，称作70c、70d和70e以及三个不同的输出端，70c′、70d′和70e′。
每个输入端适用于接收具有互相不同的传输速率的数据信元中的载有信息的数字信号。
每个输出端适于发送具有互相不同的传输速率的数据信元中载有信息的数字信号。
更具体地，输入端70c和输出端70c′都适用于155Mb/s的传输速率。
输入端70c和输出端70c′都由16个导线组成，其中数据分组在每个这样的导线上串行地被发送，合在一起构成通过成组的链路的串行传输。
输入端70d和输出端70d′都适用于622Mb/s的传输速率，其中它们每个由四个导线组成，且数据分组以串行方式出现在每个所述的导线上，合在一起构成通过成组的链路的串行传输。
输入端70e和输出端70e′都适用于2.5Gb/s的传输速率，它们由一个单个导线组成，适合于顺序地串行传输数据分组或数据信元。
按照本发明，这样的单元能通过控制信号媒介自由地选择转换模式，因此三个可供使用的输入端70c、70d和70e中的每一个可被连接到从三个可供使用的输出端70c′、70d′或70e′中所选定的一个输出端。
对特定输入端和特定输出端的选择，即所谓的转换模式的选择，按照出现在一个或多个控制导线71上的信号来实现，其中所选定的控制导线和/或信号所载的信息使电路72开始工作，该电路以所选定的适用于特定应用的转换指数，通过控制块93的媒介选择适切的转换模式。
这样的单元或组件块61在开关设备或其它地方的放置法就变得在不同程度上决定哪种转换模将被选择，以及能应用到所选定的应用上。
图8是更详细地图7的多路复用/多路解复用块61的方框图。
组件块61被做在数字Bi-CMOS电路上，并使用放在所述电路上的CMOS部分80，它具有四个完全相同的子块81、81a、81b和81c。
输入端70c包括用于子块81的四个输入导线，用于子块81a的四个输入导线，等等，构成总数16个导线。
子块81、81a、81b和81c也装有4×4的输出导线70c′。
子块81、81a、81b和81c中的每块具有各自的输出导线，例如用于子块81的导线83。
所有四个输出导线83、83a、83b和83c构成到第五个子块84的输入导线，该子块在原则上具有和子块81同样的结构。
子块84包括四个输入导线70d，四个输出导线70d′和一个输出导线70e′。
在图8所示的情况下，组件块61适用于进行多路复用和多路解复用功能，其中在多路复用功能的情况下，出现在输入端70c的数据信号具有155Mb/s的速率，而出现在输出端83、83a、83b和83c上的数据信号具有622Mb/s的速率。
出现在子块84的输出端70e′的信号具有2.5Gb/s的速率。
在多路解复用的情况下，信号流沿相反方向行进。
图9是更详细地显示子块81的方框图。
输入导线70c在图9上由四个输入导线82a…82d表示。
每个导线82a…82d适于使用在这种情况中的ATM信元的形式的数据分组的155Mb/s的最大传输速率。
电路95，藉助于其中的串行-并行转换器91和存储器94，能够在导线83上发送频率为622MHz的包含数据的输出信号。
前面描述中已提到，每个输入端70c、70d和70e以及每个输出端70c′、70d′和70e′可被有选择地耦合，以便获得想要的速率转换，且由到达一个或多个导线71(图8)的启动信号启动适当的转换模式。
与系统有关的时钟脉冲出现在导线或线路87上。
回过来参照图9，将可看到，子块81的每个输入导线82a…82d被连接到串行-并行转换器91。这样，到达导线82a…82d的数字信号被四通道串行-并行转换器转换成20比特并行传输，其中信号在导线或线路99上被送到以内部速率处理它们的控制逻辑电路93。
必要的同步通过同步单元98来实现。
被转换成并行格式的数据信号被送到控制块或控制逻辑电路93，并由此到存储器94，RAM存储器。存储在RAM存储器中的信息由此，或从ROM存储器，通过控制逻辑电路被送到缓冲电路95，它又把信息传送到单通道并行-串行转换器和时钟脉冲转换器96。
当以相反意义进行转换时，导线83′上的信号到达单通道串行-并行转换器和时钟脉冲转换器，其后以并行格式的数据信号被传送到控制块93，被存贮在存储器94中，然后以并行格式传送到缓冲器电路95，其后它们被传送到并行-串行转换器92，以及在导线82′上送出。
示例性实施例以功能块的方式阐明了本发明，由于这些块是以前所熟知的，或对于本领域的技术人员不需要进行创造性的工作，只要本领域通用技术的指导和藉助于显而易见的技巧就可很容易地被做出，因此某些部分不再详细地加以描述。
至于导线71上的信号，假定相关的比特结构的三导线上的并行-传输的比特位置针地相关的转换模式。
比特组合格式被传送到每个控制逻辑电路，例如电路93，藉此它计算和选择必须的信号流和转换模式。
也将注意到，用于内部信号处理的时钟脉冲速率大约是30MHz。
上面所述的这种信号接收和信号发送单元可有利地和以下的装置一起使用：在和本专利申请相同日期提交的，题目为“信号处理单元”的专利申请中所描述和显示的电路装置；在和本专利申请相同日期提交的题目为“多路复用/多路解复用单元”的专利申请中所描述和显示的单元，或在和本专利申请相同日期提交的，题目为“同步电路装置”的专利申请中所描述和显示的装置。
为了更深入了解本发明申请可参考这些有共同界限的专利申请，且这些申请的内容将被取来构成本申请的一部分。
将会看到，本发明并不限于以上所描述和显示的示例性实施例，并可在如下权利要求中所阐明的那样的发明性概念的范围内作出修改。

Claims (12)

1.信号接收和信号发送单元，适用于把所接收的载有信息的信号的第一传输速率转换为与第一传输速率不同的，发送的载有信息的信号的第二传输速率，其特征在于，几个可供使用的输入端，每个输入端适合于与其余输入端的传输速率不同的传输速率，其中的一个信号接收输入端(70c)可根据出现在一个或多个控制导线(71)上的信号被连接到几个可供使用的输出端中(70d′、70e′)的一个信号发送输出端，其中，每个输出端(70d′、70e′)适合于与其余输出端的传输速率不同的传输速率，其中所选择的控制导线和/或所选择的信号信息选择和开始具有所选定的转换系数的转换模式。
2.按照权利要求1的单元，其特征在于，所接收的载有信息的信号和所发送的载有信息的信号包括数据分组(20)或数据信元，其中每个数据分组包括可寻址部分和载有信息部分。
3.按照权利要求1或2的单元，其特征在于，可供使用的输入端(70c、70d、70e)和可供使用的输出端(70c′、70d′、70e′)适用于以“4”的因子增加的传输速率，导线个数以“4”的因子减小。
4.按照权利要求1或2的单元，其特征在于，可供使用的输入端和可供使用的输出端被做成用于三个不同的传输速率。
5.按照权利要求3的单元，其特征在于，各个输入端(82)和输出端(83、83a)适用于双向的通信业务。
6.按照权利要求1的单元，其特征在于，多个多路复用/多路解复用模块(81-81c)被做成把接收的低传输速率的信号(82a-82d)转换到具有比所述低传输速率高4倍的传输速率的信号(83)。
7.按照权利要求6的单元，其特征在于，信号转换在串行-并行电路的第一阶段(91)中实现；然后信号被存贮在存储器(94)中，且可通过缓冲器电路(95)的媒介被传送到具有时钟脉冲转换器(96)的并行-串行转换器。
8.按照权利要求7的单元，其特征在于，必需的存储器和缓冲器电路被用于沿每个方向的传输信号。
9.按照权利要求2所述的单元，其特征在于，在接收出现在多个导线上的数据信元以后，进行转换到适合于单元的内部并行格式，此格式通常又被选来用于每个可供使用的输入端和每个可供使用的输出端。
10.按照权利要求9的单元，其特征在于，当以内部并行格式处理信号时，所选择的时钟脉冲速率比输入端和输出端处的信号可应用的时钟脉冲速率低。
11.按照权利要求10的单元，其特征在于，当把几个输入端中的一个连接到几个输出端中的一个时，可使用同样的同步逻辑电路(93)存储器，缓冲器电路和控制逻辑电路。
12.按照权利要求1的单元，其特征在于，进入信号的总的信号带宽相应于出去信号的总的信号带宽。
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