CN110737627B - 一种数据处理方法、装置及存储介质 - Google Patents

一种数据处理方法、装置及存储介质 Download PDF

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Abstract

本申请公开了一种数据处理方法，包括：接收包含至少一个第二数据的第一数据；将所述至少一个第二数据传输至至少一个第一数据传输通道；根据印刷电路板的链路交叉信息，将所述至少一条第一数据传输通道的数据发送至对应的数据传输链路；基于至少一个端口分别接收至少一个第三数据；根据所述第三数据的通道标识和链路标识，将所述至少一个第三数据发送至对应的数据重组链路。本申请还公开了一种数据处理的装置及存储介质；通过本申请实施例，使得在芯片的印刷电路板存在链路交叉的情况下，保证物理链路端口与数据传输链路一一对应。

Description

一种数据处理方法、装置及存储介质
技术领域
本发明涉及通信技术领域，尤其涉及一种数据处理方法、装置及存储介质。
背景技术
芯片的物理链路在芯片的印刷电路板(Printed Circuit Board，PCB)上存在链路交叉的情况。因此。如何在交换芯片内部实现每个物理链路端口和数据传输链路之间的反交叉，保证物理链路端口与数据传输链路之间能够一一对应是需要解决的技术问题。
发明内容
本申请实施例提供一种数据处理方法、装置及存储介质，使得在芯片的印刷电路板上存在链路交叉的情况下，保证物理链路端口与芯片的数据传输链路之间仍然是一一对应的。
一方面，本申请实施例提供一种数据处理方法，所述方法包括：
接收包含至少一个第二数据的第一数据；
将所述至少一个第二数据传输至至少一个第一数据传输通道；
根据印刷电路板的链路交叉信息，将所述至少一条第一数据传输通道的数据发送至对应的数据传输链路。
上述方案中，所述印刷电路板的链路交叉信息包括：
所述数据传输链路与物理链路端口的对应关系。
上述方案中，所述方法还包括：
根据所述印刷电路板的链路交叉信息配置所述至少一个第一数据传输通道的通道标识。
上述方案中，所述将所述至少一个第二数据传输至至少一个第一数据传输通道包括：
将所述第二数据传输至与所述第二数据的通道标识匹配的第一数据传输通道。
上述方案中，所述方法还包括：
根据所述印刷电路板的链路交叉信息配置所述至少一个数据传输链路的链路标识。
上述方案中，所述根据所述印刷电路板的链路交叉信息，配置所述至少一个数据传输链路的链路标识包括：
在所述印刷电路板的链路交叉信息为第m个数据传输链路对应第n个物理链路端口的情况下，配置所述第m个数据传输链路的链路标识与第n个物理链路端口的端口标识匹配，以使所述第m个数据传输链路的数据能够传输至第n个物理链路端口；
其中，所述m、n均为正整数。
上述方案中，所述将所述至少一条第一数据传输通道的数据发送至对应的数据传输链路，包括：
将所述第二数据发送至与所述第二数据的链路标识匹配的数据传输链路。
第二方面，本申请实施例提供一种数据处理方法，所述方法包括：
基于至少一个端口接收至少一个第三数据；
根据所述第三数据的通道标识和链路标识，将所述至少一个第三数据发送至对应的数据重组链路。
上述方案中，所述方法还包括：
根据所述第三数据的通道标识，配置接收所述至少一个第三数据的至少一个第二数据传输通道的通道标识。
上述方案中，所述根据第三数据的通道标识和链路标识，将所述至少一个第三数据发送至对应的数据重组链路包括：
根据数据重组链路发送的请求信息携带的通道标识，将与所述请求信息的通道标识匹配的至少一个第二数据传输通道的数据，发送至发出所述请求信息的数据重组链路。
第三方面，本申请实施例提供一种数据处理装置，所述装置包括：
第一接收单元，用于接收包含至少一个第二数据的第一数据；
数据选通单元，用于将所述至少一个第二数据传输至至少一个第一数据传输通道；
数据分发单元，用于根据印刷电路板的链路交叉信息，将所述至少一条第一数据传输通道的数据发送至对应的数据传输链路。
上述方案中，所述装置还包括：
配置单元，用于根据所述印刷电路板的链路交叉信息配置所述至少一个第一数据传输通道的通道标识。
上述方案中，所述数据选通单元还用于：
将所述第二数据传输至与所述第二数据的通道标识匹配的第一数据传输通道。
上述方案中，所述配置单元还用于：
根据所述印刷电路板的链路交叉信息配置所述至少一个数据传输链路的链路标识。
上述方案中，所述配置单元，用于在所述印刷电路板的链路交叉信息为第m个数据传输链路对应第n个物理链路端口的情况下，配置所述第m个数据传输链路的链路标识与第n个物理链路端口的端口标识匹配，以使所述第m个数据传输链路的数据能够传输至第n个链路端口；
其中，所述m、n均为正整数。
上述方案中，所述数据分发单元，用于将所述第二数据发送至与所述第二数据的链路标识匹配的数据传输链路。
第四方面，本申请实施例提供一种数据处理方法，所述装置包括：
第二接收单元，用于基于至少一个端口分别接收至少一个第三数据；
数据缓存单元，用于根据所述第三数据的通道标识和链路标识，将所述至少一个第三数据发送至对应的数据重组链路。
上述方案中，所述装置还包括：配置单元，用于根据所述第三数据的通道标识，配置接收所述至少一个第三数据的至少一个第二数据传输通道的通道标识；
所述数据缓存单元，还用于将所述第三数据传输至与所述第三数据的通道标识匹配的第二数据传输通道。
上述方案中，所述数据缓存单元，还用于根据数据重组链路发送的请求信息携带的通道标识，将与所述请求信息的通道标识匹配的至少一个第二数据传输通道的数据，发送至发出所述请求信息的数据重组链路；
所述装置还包括：数据重组单元，用于向数据缓存单元发送所述请求信息；用于根据至少一个第三数据的链路标识，重组所述至少一个第三数据。
本申请实施例还提供一种数据处理的装置，包括存储器、处理器及存储在存储器上并能够由所述处理器运行的可执行程序，所述处理器运行所述可执行程序时实现所述数据处理的方法的步骤。
本申请实施例提供一种数据处理的方法、装置及存储介质，通过接收包含至少一个第二数据的第一数据；将所述至少一个第二数据传输至至少一个第一数据传输通道；根据印刷电路板的链路交叉信息，将所述至少一条第一数据传输通道的数据发送至对应的数据传输链路。使得在芯片的物理链路在芯片的印刷电路板上存在链路交叉的情况下，芯片向印刷电路板上其他模块的物理链路端口传输数据时，仍然能够保证芯片内部的数据传输链路与印刷电路板上其他模块的物理链路端口一一对应。通过接收至少一个第三数据；根据请求信息的通道标识，将所述至少一条第二数据传输通道的数据发送至对应的数据重组链路。使得在芯片的物理链路在芯片的印刷电路板上存在链路交叉的情况下，芯片接收所述印刷电路板上其他模块的数据时，仍然能够保证芯片内部的数据传输链路与印刷电路板上其他模块的物理链路端口一一对应。本申请实施例提供的数据处理方法，扩展性高，在存在多个数据传输通道以及多个数据传输链路的芯片中同样适用；并且，本申请实施例提供的数据处理方法，没有引入数据逻辑链路，进而不会增加芯片数据选择模块的负担，也不会因为数据逻辑链路的时钟，增加芯片后端实时时钟树分析的复杂度。
附图说明
图1为以太网交换芯片和QSFP光模块在PCB上链路连接示意图一；
图2为以太网交换芯片和QSFP光模块在PCB上链路连接示意图二；
图3为以太网交换芯片和以太网接口芯片在背板上链路连接示意图；
图4为现有技术中实现PCB链路反交叉的芯片连接结构示意图；
图5为本申请实施例提供的数据处理方法的芯片发送数据的可选流程示意图；
图6为本申请实施例提供的芯片将至少一个第二数据传输至至少一个第一数据传输通道的可选流程示意图；
图7为本申请实施例中芯片将至少一条第一数据传输通道的数据发送至对应的数据传输链路的可选流程示意图；
图8为本申请实施例提供的数据处理方法的芯片接收数据的可选流程示意图；
图9为本申请实施例提供的芯片将至少一个第三数据传输至至少一条第二数据传输通道的可选流程示意图；
图10为本申请实施例提供的数据处理方法的可选流程示意图；
图11为本申请实施例提供的数据处理装置的芯片发送装置的可选结构示意图一；
图12为本申请实施例提供的数据处理装置的芯片接收装置的可选结构示意图一；
图13为本申请实施例提供的数据处理装置的芯片发送装置的可选结构示意图二；
图14为本申请实施例提供的数据处理装置的芯片接收装置的可选结构示意图二。
具体实施方式
以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
随着互联网对带宽的需求越来越高，交换芯片支持的带宽也随之增加。目前交换芯片可以提供12.8太字节(Terabyte，T)的输入/输出(In/Out，IO)交换带宽。所述可以提供12.8T带宽的交换芯片包括256根支持56吉字节(Gigabyte，G)交换带宽的物理链路，最大可以支持128个100G交换带宽的物理链路端口。
在实施过程中，无论盒式设备应用还是机架式设备应用，随着物理链路的增加，均可能出现交叉走线的情况，进而引起物理链路串扰，无法保证物理链路与物理链路端口一一对应。
相关技术中，一般采用在交换芯片内部，根据PCB交叉情况，增加逻辑链路，但随着数据传输链路数目增加，上述方案的扩展性不高，无法灵活支持随着数据传输链路增加带来的PCB交叉；同时，逻辑链路会导致芯片内部时钟单元增加，进而导致芯片后端实时时钟树分析的复杂度。
图1示出了以太网交换芯片和四通道小尺寸可插拔(Quad Small Form-factorPluggable，QSFP)光模块在PCB上链路连接示意图一。
在一些可选实施例中，所述QSFP的型号为QSFP28，包括4根支持25G交换带宽的物理链路。
如图1所示，所述QSFP28光模块包括4条物理介质依赖通道(Physical MediumDependence Lane，PMDL)，分别是PMDL0_TX至PMDL3_TX。
在以太网交换芯片中的通道是支持100G交换带宽的通道(Port)的情况下，所述通道包括4条链路，与QSFP28的通道数相等。此时，所述交换芯片内部支持100G带宽的通道的物理编码子层(Physical Coding Sublayer，PCS)支持链路交叉后的链路重组，不会出现物理链路与物理链路端口不匹配的情况；即在以太网交换芯片中仅存在一个通道，且所述通道包含的链路数与设备面板口的物理链路端口数一致的情况下，不会出现链路交叉导致物理链路与物理链路端口无法一一对应的情况。
图2示出了以太网交换芯片和QSFP光模块在PCB上链路连接示意图二。
在一些可选实施例中，所述QSFP的型号为QSFP28，包括4根支持25G交换带宽的物理链路。
在以太网交换芯片中的通道是2个支持50G交换带宽的通道Port0和Port1的情况下，所述Port0和Port1均包含2个链路。所述Port0的两个链路连接的的是在设备面板口的PMDL0_TX物理链路端口和PMDL1_TX物理链路端口；所述Port1的两个链路连接的是在设备面板口的PMDL2_TX物理链路端口和PMDL3_TX物理链路端口。如果PCB链路存在交叉，就需要保证Port0的两个链路仍然连接设备面板口的PMDL0_TX物理链路端口和PMDL1_TX物理链路端口，以及Port1的两个链路仍然连接设备面板口的PMDL2_TX物理链路端口和PMDL3_TX物理链路端口。
图3示出了以太网交换芯片和以太网接口芯片在背板上链路连接示意图。
如图3所示，以太网交换芯片中的通道是2个支持100G交换带宽的通道Port0和Port1，每个通道均包含4个链路。如果以太网交换芯片的8条链路和以太网接口芯片的8条链路不是一一对应连接，而是存在交叉连接的情况，为了避免交叉连接，需要在以太网交换芯片内增加额外的反交叉逻辑。
图4示出了现有技术中实现PCB链路反交叉的芯片连接结构示意图。
如图4所示，以太网交换芯片中的通道是2个支持50G交换带宽的通道Port0和Port1，每个通道均包含2个链路。
PCB上链路交叉信息为：以太网交换芯片的物理介质附着通道(Physical MediumAttachment Lane，PMAL)0连接QSFP28光模块的PMDL2_TX物理链路端口，PMAL1_TX连接QSFP28光模块的PMDL0_TX物理链路端口，PMAL2_TX连接QSFP28光模块的PMDL1_TX物理链路端口，PMAL3_TX连接QSFP28光模块的PMDL3_TX物理链路端口。为了使以太网交换芯片和QSFP28光模块连接时支持PCB上的链路交叉，保证以太网交换芯片内部每个50G带宽的两条链路分别与PMDL0_TX物理链路端口、PMDL1_TX物理链路端口、PMDL2_TX物理链路端口、PMDL3_TX物理链路端口连接，需要在以太网交换芯片内部，在变速箱(Gearbox)和PMAL之间，根据PCB上链路交叉的情况，在发送方向PMAL时钟域，增加数据的选择逻辑。所述数据的选择逻辑，不仅对数据进行选择，每个Gearbox使用的时钟也要选择与其相连接的PMAL链路的时钟，从而实现一个反交叉的过程。
但是，随着物理链路数量的增加，为实现反交叉链路，所述数据的选择逻辑也更复杂；随之而来的，数据选择逻辑需要作出更多的数据选择，代价大大提升；同时，数据选择逻辑也会引入更多的时钟，增加以太网交换芯片后端实时时钟树分析的复杂度。
针对目前实现链路反交叉的方法中存在的问题，本申请提出一种数据处理方法,能够解决现有技术方案中无法解决的技术难题和缺点。
图5示出了本申请提供的一种数据处理方法的发送端可选流程示意图，将根据各个步骤进行说明。
步骤S101，接收包含至少一个第二数据的第一数据。
在一些实施例中，芯片接收包含至少一个第二数据的第一数据。所述第二数据为芯片内部通道包含的链路发送的数据，所述第一数据为所有第二数据的集合。
在另一些实施例中，所述芯片的每条第一数据传输通道均接收包含至少一个第二数据的第一数据，所述第一数据传输通道为芯片中用于传输数据的通道，所述第一数据传输通道对应至少一条数据传输链路，所述数据传输链路的数量为传输所述第一数据的所有芯片内部通道包含的总链路数。
在一些实施例中，芯片包含的第一数据传输通道对应的数据传输链路的数量均相等。
例如，芯片中有2个第一数据传输通道，第一个第一数据传输通道对应2个数据传输链路，则第二个第一数据传输通道也对应2个数据传输链路。
在一些实施例中，所述第一数据为芯片所有通道发送的总数据。所述第一数据通过广播的方式发送到所述芯片的所有第一数据传输通道上。
在一些实施例中，所述第一数据还包括：发送所述第一数据中每个数据的通道对应的通道信息；所述通道信息可以为通道标识。所述第二数据携带发送所述第二数据的通道的通道标识。
在另一些实施例中，所述第一数据还包括：发送所述第一数据中每个数据的链路对应的链路信息；所述链路信息可以为链路标识。所述第二数据携带发送所述第二数据的链路的链路标识。
以图2为例，芯片内有2个50G PCS通道，每个50G PCS通道均发送M/2个数据，所述第一数据为2个50G PCS通道发出的总的M个数据，以及发送所述数据的通道的通道标识，和/或发送所述数据的链路的链路标识。所述芯片的第一数据传输通道数目为4条，且每条第一数据传输通道均接收M个数据，以及所述M个数据中每个数据对应的发送所述数据的通道标识和/或链路标识。
在一些可选实施例中，所述第一数据还可以为系统侧所有通道发送的数据，经过时分复用(Time Division Multiplexing，TDM)编码后的总数据。以图2为例，芯片内包含2个50G PCS通道，每个50G PCS通道均发送M/2个数据，，进一步每个50G PCS通道对应的2个链路均发送M/4个数据，对每条链路发送的M/4个数据进行TDM编码，形成第一数据。所述第二数据指每条链路发送的M/4个数据。
步骤S102，将所述至少一个第二数据传输至至少一个第一数据传输通道。
在一些实施例中，所述芯片将所述至少一个第二数据传输至至少一个第一数据传输通道包括步骤S201至步骤S202。图6示出了本申请实施例中所述芯片将所述至少一个第二数据传输至至少一个第一数据传输通道的可选流程示意图，将根据各个步骤进行说明。
步骤S201，根据印刷链路板的链路交叉信息配置所述至少一个第一数据传输通道的通道标识。
在一些实施例中，所述印刷电路板的链路交叉信息包括：数据传输链路与物理链路端口的对应关系。如图4所示，所述印刷电路板的链路交叉信息为：以太网交换芯片的PMAL0_TX连接QSFP28光模块的PMDL2_TX物理链路端口，PMAL1_TX连接QSFP28光模块的PMDL0_TX物理链路端口，PMAL2_TX连接QSFP28光模块的PMDL1_TX物理链路端口，PMAL3_TX连接QSFP28光模块的PMDL3_TX物理链路端口。
在一些实施例中，所述芯片根据所述印刷链路板的链路交叉信息配置所述至少一个第一数据传输通道的通道标识，包括：所述芯片根据所述链路交叉信息，为每条第一数据传输通道配置对应的通道标识。
在一些实施例中，所述第一数据传输通道对应至少一条数据传输链路，且芯片包含的第一数据传输通道对应的数据传输链路数量均相等。
例如，芯片包含两个第一数据传输通道，第一个数据传输通道对应2个数据传输链路，则第二个数据传输通道也对应2个数据传输链路。
例如，为了使图4所示的以太网交换芯片的物理链路与QSFP28的物理链路端口一一对应，确保PCSL0_TX的数据发送到PMDL0_TX物理链路端口、PCSL1_TX的数据发送到PMDL1_TX物理链路端口、PCSL2_TX的数据发送到PMDL2_TX物理链路端口、PCSL3_TX的数据发送到PMDL3_TX物理链路端口。需要保证芯片的PCSL0_TX的数据发送到PMAL1_TX、芯片的PCSL1_TX的数据发送到PMAL2_TX、芯片的PCSL2_TX的数据发送到PMAL0_TX、芯片的PCSL3_TX的数据发送到PMAL3_TX。
也就是说，PMAL1_TX与PMAL2_TX接收通道标识为0的50G PSC通道发出的数据；PMAL0_TX与PMAL3_TX接收通道标识为1的50G PSC通道发出的数据。根据所述印刷电路板的链路交叉信息，配置芯片中的第一条第一数据传输通道至第四条第一数据传输通道的通道标识依次为1、0、0、1。
在另一些实施例中，所述芯片根据所述印刷电路板的链路交叉信息配置所述至少一个第一数据传输通道的通道标识包括：在所述印刷电路板的链路交叉信息为第m个数据传输通道对应第n个物理链路端口的情况下，配置所述第m个数据传输通道的通道标识与第n个物理链路端口的端口标识匹配，以使所述第m个数据传输通道的数据能够传输至第n个物理链路端口；其中，所述m、n均为正整数。
如图4所示，芯片内部通道50G_0PCS TX通过PCSL0链路和PCSL1链路分别向Gearbox0 TX和Gearbox1 TX发送数据；通道50G_1PCS TX通过PCSL0链路和PCSL1链路分别向Gearbox2 TX和Gearbox3 TX发送数据，所述通道50G_0PCS TX的通道标识为0，对应的PCSL0链路的链路标识为0，对应的PCSL1链路的链路标识为1；即通道50G_0PCS TX的PCSL0链路发出的第二数据，携带的通道标识为0，链路标识为0；通道50G_0PCS TX的PCSL1链路发出的第二数据，携带的通道标识为0，链路标识为1。所述通道50G_1PCS TX的通道标识为1，对应的PCSL0链路的链路标识为0，对应的PCSL1链路的链路标识为1；即通道50G_1PCS TX的PCSL0链路发出的第二数据，携带的通道标识为1，链路标识为0；通道50G_1PCS TX的PCSL1链路发出的第二数据，携带的通道标识为1，链路标识为1。
在不存在芯片的印刷电路板链路交叉的情况下，所述通道50G_0PCS TX的PCSL0链路发出的第二数据，携带通道标识0，链路标识0，发送至芯片内部的Gearbox0 TX，再通过Gearbox0 TX发送至PMAL0 TX，再通过PMAL0 TX发送至QSFP28的第一个物理链路端口PMDL0TX。
在芯片的印刷电路板存在如图4所示的链路交叉的情况下，所述PMAL0的数据将通过所述印刷电路板发送至QSFP28的第三个物理链路端口，即PMDL2 TX。
所述芯片根据印刷电路板的链路交叉信息配置所述至少一个数据传输链路的链路标识包括：在所述芯片的印刷电路板不存在链路交叉的情况下，所述QSFP28的第三个物理链路端口PMDL2 TX接收PMAL2的数据，即通道标识为1链路标识为0的数据，为了实现链路反交叉，为所述PMAL0对应的物理链路设置通道标识1，链路标识0，保证所述QSFP28的第三个物理链路端口PMDL2 TX接收通道标识为1链路标识为0的数据。
步骤S202、将所述第二数据传输至与所述第二数据的通道标识匹配的第一数据传输通道。
在一些实施例中，所述芯片将所述第二数据传输至与所述第二数据的通道标识匹配的第一数据传输通道包括：在第二数据对应的通道标识与所述第一数据传输通道的通道标识匹配的情况下，所述芯片将所述第二数据传输至所述第一数据传输通道。
在一些实施例中，所述第二数据对应的通道标识与所述第一数据传输通道的通道标识匹配，是指第二数据对应的通道标识与所述第一数据传输通道的通道标识相等。
例如，第二数据对应的通道标识为1，第一数据传输通道的通道标识也为1，认为第二数据对应的通道标识与所述第一数据传输通道的通道标识匹配，芯片将通道标识为1的第二数据传输至通道标识为1的第一数据传输通道；如果第二数据对应的通道标识为1，第一数据传输通道的通道标识为0，认为第二数据对应的通道标识与所述第一数据传输通道的通道标识不匹配，芯片不会将通道标识为1的第二数据传输至通道标识为0的第一数据传输通道。
在另一实施例中，所述芯片根据所述第二数据对应的通道标识，将所述第二数据传输至于所述第二数据的通道标识匹配的第一数据传输通道。
例如，根据图4所示的印刷电路板的链路交叉信息，配置芯片中的第一条第一数据传输通道至第四条第一数据传输通道的通道标识依次为1、0、0、1。芯片将接收的第一数据中，通道标识为0的第二数据，传输至第二个第一数据传输通道和第三个第一数据传输通道中；芯片将接收的第一数据中，通道标识为1的第二数据，传输至第一个第一数据传输通道和第四个第一数据传输通道中。
在一些实施例中，交换芯片的发送端只有一条第一数据传输通道，所述芯片将第一数据全部传输至所述第一数据传输通道。
步骤S103，根据印刷电路板的链路交叉信息，将所述至少一条第一数据传输通道的数据发送至对应的数据传输链路。
在一些实施例中，所述芯片根据印刷电路板的链路交叉信息，将所述至少一条第一数据传输通道的数据发送至对应的数据传输链路包括步骤S301至步骤S302。图7示出了本申请实施例中所述芯片将所述至少一条第一数据传输通道的数据发送至对应的数据传输链路的可选流程示意图，将根据各个步骤进行说明。
步骤S301，根据印刷链路板的链路交叉信息配置所述至少一个数据传输链路的链路标识。
在一些实施例中，所述芯片根据印刷链路板的链路交叉信息配置所述至少一个数据传输链路的链路标识，包括：所述芯片根据所述链路交叉信息，为每条数据传输链路配置对应的链路标识。
在一些实施例中，所述印刷电路板的链路交叉信息包括：所述数据传输链路与物理链路端口的对应关系。如图4所示，所述印刷电路板的链路交叉信息为：以太网交换芯片的PMAL0_TX连接QSFP28光模块的PMDL2_TX物理链路端口，PMAL1_TX连接QSFP28光模块的PMDL0_TX物理链路端口，PMAL2_TX连接QSFP28光模块的PMDL1_TX物理链路端口，PMAL3_TX连接QSFP28光模块的PMDL3_TX物理链路端口。
例如，为了使图4所示对的芯片的链路与设备面板的端口一一对应，确保PCSL0_TX的数据发送到PMDL0_TX物理链路端口、PCSL1_TX的数据发送到PMDL1_TX物理链路端口、PCSL2_TX的数据发送到PMDL2_TX物理链路端口、PCSL3_TX的数据发送到PMDL3_TX物理链路端口。需要保证芯片的PCSL0_TX的数据发送到PMAL1_TX、芯片的PCSL1_TX的数据发送到PMAL2_TX、芯片的PCSL2_TX的数据发送到PMAL0_TX、芯片的PCSL3_TX的数据发送到PMAL3_TX。
也就是说，PMAL0_TX接收通道标识为1，链路标识为0的数据传输链路发出的数据；PMAL1_TX接收通道标识为0，链路标识为0的数据传输链路发出的数据；PMAL2_TX接收通道标识为0，链路标识为1的数据传输链路发出的数据；PMAL0_TX接收通道标识为1，链路标识为1的数据传输链路发出的数据；根据所述印刷电路板的链路交叉信息，配置芯片中的第一条数据传输链路至第四条数据传输链路的链路标识依次为0、0、1、1。
在另一些实施例中，所述芯片根据印刷电路板的链路交叉信息配置所述至少一个数据传输链路的链路标识包括：在所述印刷电路板的链路交叉信息为第m个数据传输链路对应第n个物理链路端口的情况下，配置所述第m个数据传输链路的链路标识与第n个物理链路端口的端口标识匹配，以使所述第m个数据传输链路的数据能够传输至第n个链路端口；其中，所述m、n均为正整数。
如图4所示，芯片内部通道50G_0PCS TX通过PCSL0链路和PCSL1链路分别向Gearbox0 TX和Gearbox1 TX发送数据；通道50G_1PCS TX通过PCSL0链路和PCSL1链路分别向Gearbox2 TX和Gearbox3 TX发送数据，所述通道50G_0PCS TX的通道标识为0，对应的PCSL0链路的链路标识为0，对应的PCSL1链路的链路标识为1；即通道50G_0PCS TX的PCSL0链路发出的第二数据，携带的通道标识为0，链路标识为0；通道50G_0PCS TX的PCSL1链路发出的第二数据，携带的通道标识为0，链路标识为1。所述通道50G_1PCS TX的通道标识为1，对应的PCSL0链路的链路标识为0，对应的PCSL1链路的链路标识为1；即通道50G_1PCS TX的PCSL0链路发出的第二数据，携带的通道标识为1，链路标识为0；通道50G_1PCS TX的PCSL1链路发出的第二数据，携带的通道标识为1，链路标识为1。
在不存在芯片的印刷电路板链路交叉的情况下，所述通道50G_0PCS TX的PCSL0链路发出的第二数据，携带通道标识0，链路标识0，发送至芯片内部的Gearbox0 TX，再通过Gearbox0 TX发送至PMAL0 TX，再通过PMAL0 TX发送至QSFP28的第一个物理链路端口PMDL0TX。
在芯片的印刷电路板存在如图4所示的链路交叉的情况下，所述PMAL0的数据将通过所述印刷电路板发送至QSFP28的第三个物理链路端口，即PMDL2 TX。
所述芯片根据印刷电路板的链路交叉信息配置所述至少一个数据传输链路的链路标识包括：在所述芯片的印刷电路板不存在链路交叉的情况下，所述QSFP28的第三个物理链路端口PMDL2 TX接收PMAL2的数据，即通道标识为1链路标识为0的数据，为了实现链路反交叉，为所述PMAL0对应的物理链路设置通道标识1，链路标识0，保证所述QSFP28的第三个物理链路端口PMDL2 TX接收通道标识为1链路标识为0的数据。
步骤S302，将所述至少一条第一数据传输通道的数据发送至对应的数据传输链路。
在一些实施例中，所述芯片将所述至少一条第一数据传输通道的数据发送至对应的数据传输链路包括：芯片将第一数据传输通道的数据，发送至与所述数据的链路标识相同的数据传输链路中。
在另一些实施例中，所述芯片根据所述第二数据对应的链路标识，将所述第二数据发送至与所述第二数据的链路标识匹配的第一数据传输通道。所述第二数据包含至少一个第四数据，所述第四数据的通道标识相同，链路标识不同。所述芯片根据所述第四数据的链路标识，将所述第四数据发送至所述第四数据的链路标识匹配的数据传输链路。
例如，第一数据传输通道对应2个数据传输链路，所述第一数据传输通道接收的N个数据中，第1个至第N/2个数据是链路标识为0的数据；第N/2+1个至第N个数据是链路标识为1的数据，所述芯片根据所述N个数据的链路标识，将第1个至第N/2个数据发送至链路标识为0的数据传输链路，将第N/2+1个至第N个数据发送至链路标识为1的数据传输链路。
或者，第一数据传输通道对应2个数据传输链路，所述第一数据传输通道接收的N个数据中，序号为奇数的数据是链路标识为0的数据；序号为偶数的数据是链路标识为1的数据，所述芯片根据所述N个数据的链路标识，将序号为奇数的数据发送至链路标识为0的数据传输链路，将序号为偶数的数据发送至链路标识为1的数据传输链路。
如此，根据上述实施例所述的发送端数据处理方法，芯片可以根据印刷电路板的链路交叉信息配置第一数据传输通道的通道标识，和/或，芯片根据印刷电路板的链路交叉信息配置数据传输链路的链路标识。在芯片存在多条第一数据传输通道，每条第一数据传输通道对应多条数据传输链路的情况下，所述芯片根据通道标识和链路标识发送数据，使得在发送数据时实现反印刷电路板链路交叉的效果。本申请实施例未使用逻辑链路，进而不会引入多余时钟，进一步不会增加芯片后端时钟树选择的负担。同时，随着发送通道以及发送链路增加，本申请实施例可以根据实际情况配置芯片内部第一数据传输通道的通道标识和/或芯片内部数据传输链路的链路标识，实现多条通道以及多条链路场景的反印刷电路板链路交叉，扩展性强。
图8示出了本申请提供的一种数据处理方法的发送端可选流程示意图，将根据各个步骤进行说明。
步骤S401，基于至少一个端口接收至少一个第三数据。
在一些实施例中，所述芯片基于至少一个端口至少一个第三数据；进一步，芯片的每条数据传输通道均接收一个第三数据。
在一些实施例中，所述第三数据携带发送所述第三数据的通道的通道标识，和/或，所述第三数据携带发送端发送所述第三数据的链路的链路标识。所述第三数据为芯片的数据传输链路发出的数据。
步骤S402，根据所述第三数据的通道标识和链路标识，将所述至少一个第三数据发送至对应的数据重组链路。
在一些实施例中，所述芯片根据所述第三数据的通道标识和链路标识，将所述至少一个第三数据发送至对应的数据重组链路包括步骤S501至步骤S502。图9示出了本申请实施例中芯片根据所述第三数据的通道标识和链路标识，将所述至少一个第三数据发送至对应的数据重组链路的可选流程示意图，包括步骤S501至步骤S502，将根据各个步骤进行说明。
步骤S501，根据所述第三数据的通道标识，配置接收所述至少一个第三数据的至少一个第二数据传输通道的通道标识。
在一些实施例中，所述第三数据携带传输所述第三数据的通道标识和链路标识。所述根据所述第三数据的通道标识，配置接收所述至少一个第三数据的至少一个第二数据传输通道的通道标识包括：配置所述第二数据传输通道的通道标识为所述第二数据传输通道接收的第三数据的通道标识。
例如，为了使图4所示对的芯片的链路与设备面板的端口一一对应，确保PMDL0_RX物理链路端口的数据发送到PCSL0_RX、PMDL1_RX物理链路端口的数据发送到PCSL1_RX、PMDL2_RX物理链路端口的数据发送到PCSL2_RX、PMDL3_RX物理链路端口的数据发送到PCSL3_RX。需要保证设备面板的PMAL1_RX的数据发送到芯片的PCSL0_RX、设备面板的PMAL2_RX的数据发送到芯片的PCSL1_RX、设备面板的PMAL0_RX的数据发送到芯片的PCSL2_RX、设备面板的PMAL3_RX的数据发送到芯片的PCSL3_RX。
也就是说，PMAL1_RX与PMAL2_RX接收通道标识为0的数据；PMAL0_RX与PMAL3_RX接收通道标识为1的数据。
根据所述接收数据的通道标准，配置芯片中的第一条第二数据传输通道至第四条第二数据传输通道的通道标识依次为1、0、0、1。
步骤S502，根据数据重组链路发送的请求信息携带的通道标识，将与所述请求信息的通道标识匹配的至少一个第二数据传输通道的数据，发送至发出所述请求信息的数据重组链路。
在一些实施例中，所述请求信息为数据重组链路发出的，用于请求与所述请求信息的通道标识匹配的第三数据。
在一些实施例中，所述芯片接收请求信息，根据请求信息的通道标识，将与所述请求信息的通道标识匹配的至少一个第二数据传输通道的数据，发送至发出所述请求信息的数据重组链路。
在一些实施例中，所述通道标识匹配是指：请求信息的通道标识与第二数据传输通道的通道标识相等。
例如，所述芯片接收的请求信息的通道标识为0，芯片包含的第一条至第四条第二数据传输通道的通道标识依次为1、0、0、1；根据所述请求信息的通道标识，芯片将通道标识为0的第二传输通道的数据发送至发出所述请求信息的数据重组链路；对于通道标识为1的第二传输通道的数据，芯片暂时不做任何处理，在芯片接收的请求信息的通道标识为1的情况下，芯片根据所述请求信息的通道标识，将通道标识为1的第二传输通道的数据发送至发出所述请求信息的数据重组链路。
在一些实施例中，所述数据重组链路用于重组通道标识一致的第三数据。
例如，如图4所示的PCB链路交叉情况，数据重组链路向芯片发送请求信息，所述请求信息的通道标识为0，所述芯片将接收的通道标识为0的数据发送至所述数据重组链路；即所述芯片将第二条第二数据传输通道和第三条第二数据传输通道中的数据发送至所述数据重组链路。在所述第三数据为M/4个数据的情况下，所述数据重组链路接收M/2个通道标识为0的数据，并对所述M/2个通道标识为0的数据进行重组。
在一些实施例中，所述数据重组链路根据数据的链路标识重组所述第三数据。
在另一些实施例中，数据重组链路接收M/2个通道标识为0的数据后，将所述M/2个数据，按照链路顺序排序，并重组出M/2个数据。
例如，所述数据重组链路接收M/2个通道标识为0的数据，所述M/2个数据包括链路标识为0的M/4个数据和链路标识为1的M/4个数据，将所述M/2个数据按照链路标识排序，重组出M/2个数据。
在一些实施例中，所述方法还包括：对数据重组链路重组出去的数据，按照通道标识，进行TDM解码。
在一些实施例中，所述方法还包括：在芯片的相同通道标识对应的第二数据传输通道数目大于当前接收的所述第三数据携带的链路标识的最大值的情况下，所述芯片根据请求信息的通道标识，将第三数据中所有通道标识匹配的数据发送至数据重组链路。所述芯片再次接收所述通道标识的请求信息的情况下，所述芯片将第三数据中所有通道标识匹配的数据中，链路号大于上一次所述第三数据携带的链路标识最大值的数据，发送至所述数据重组链路。
例如，芯片中，通道标识为0的第二数据传输通道数目为Y，所述芯片当前接收的第三数据携带的通道标识为0的数据中，链路标识的最大值为X，且所述Y>X。所述数据重组链路向芯片发送请求信息，请求通道标识为0的数据，芯片将所述X个数据发送至所述数据重组链路。当数据重组链路再一次向芯片发送请求信息，请求通道标识为0的数据，芯片将链路标识大于X的数据发送至数据重组链路；直到数据重组链路接收到链路标识为Y的数据。
如此，在芯片接收数据的链路标识小于芯片相应第二数据传输通道数目的情况下，芯片仍然可以根据多次请求信息向数据重组链路发送相应通道标识的全部数据，使数据重组链路能够对所述数据进行重组。
如此，根据上述实施例所述的接收端数据处理方法，所述芯片可以根据所述印刷电路板的链路交叉信息配置第二数据传输通道的通道标识。所述芯片通过根据通道标识接收数据，实现反印刷电路板链路交叉的效果。本申请实施例未使用逻辑链路，进而不会引入多余时钟，进一步不会增加芯片后端时钟树选择的负担。同时，随着发送通道以及发送链路增加，本申请实施例可以根据实际情况配置芯片内部第二数据传输通道的通道标识，实现多条通道以及多条链路场景的反印刷电路板链路交叉，扩展性强。
图10示出了本申请提供的一种数据处理方法的可选流程示意图，将根据各个步骤进行说明。
步骤S601，接收包含至少一个第二数据的第一数据。
在一些实施例中，芯片接收包含至少一个第二数据的第一数据。所述第二数据为芯片内部通道包含的链路发送的数据，所述第一数据为所有第二数据的集合。
在另一些实施例中，所述芯片的每条第一数据传输通道均接收包含至少一个第二数据的第一数据，所述第一数据传输通道为芯片中用于传输数据的通道，所述第一数据传输通道对应至少一条数据传输链路，所述数据传输链路的数量为传输所述第一数据的所有芯片内部通道包含的总链路数。
在一些实施例中，芯片包含的第一数据传输通道对应的数据传输链路的数量均相等。
例如，芯片中有2个第一数据传输通道，第一个第一数据传输通道对应2个数据传输链路，则第二个第一数据传输通道也对应2个数据传输链路。
在一些实施例中，所述第一数据为芯片所有通道发送的总数据。所述第一数据通过广播的方式发送到所述芯片的所有第一数据传输通道上。
在一些实施例中，所述第一数据还包括：发送所述第一数据中每个数据的通道对应的通道信息；所述通道信息可以为通道标识。所述第二数据携带发送所述第二数据的通道的通道标识。
在另一些实施例中，所述第一数据还包括：发送所述第一数据中每个数据的链路对应的链路信息；所述链路信息可以为链路标识。所述第二数据携带发送所述第二数据的链路的链路标识。
步骤S602，根据印刷链路板的链路交叉信息配置所述至少一个第一数据传输通道的通道标识。
在一些实施例中，所述印刷电路板的链路交叉信息包括：数据传输链路与物理链路端口的对应关系。
在一些实施例中，所述芯片根据所述印刷链路板的链路交叉信息配置所述至少一个第一数据传输通道的通道标识，包括：所述芯片根据所述链路交叉信息，为每条第一数据传输通道配置对应的通道标识。
在一些实施例中，所述第一数据传输通道对应至少一条数据传输链路，且芯片中，每条第一数据传输通道对应的数据传输链路相等。
在另一些实施例中，所述芯片根据所述印刷电路板的链路交叉信息配置所述至少一个第一数据传输通道的通道标识包括：在第m个数据传输链路对应第n个物理链路端口的情况下，将所述第m个数据传输链路的链路标识配置为第n个数据传输链路的链路标识；其中，所述m、n均为正整数。
如图4所示，发送端第一条第一数据传输通道对应的物理链路端口为PMDL2_TX，在不存在PCB链路交叉的情况下，所述PMDL2_TX物理链路端口对应的第一数据传输通道的通道标识为1，因此，配置所述第一条第一数据传输通道的通道标识为1。
在一些实施例中，所述PCB链路交叉包括：芯片的数据传输链路与芯片以外的其他模块的物理链路端口不一一对应。如图4所示，以太网交换芯片的PMAL0_TX连接QSFP28光模块的PMDL2_TX物理链路端口，PMAL1_TX连接QSFP28光模块的PMDL0_TX物理链路端口，PMAL2_TX连接QSFP28光模块的PMDL1_TX物理链路端口，PMAL3_TX连接QSFP28光模块的PMDL3_TX物理链路端口，以太网交换芯片的数据传输链路与QSFP光模块的炉里链路端口不一一对应，认为存在PCB链路交叉。
步骤S603、将所述第二数据传输至与所述第二数据的通道标识匹配的第一数据传输通道。
在一些实施例中，所述芯片将所述第二数据传输至与所述第二数据的通道标识匹配的第一数据传输通道包括：在第二数据对应的通道标识与所述第一数据传输通道的通道标识匹配的情况下，所述芯片将所述第二数据传输至所述第一数据传输通道。
在另一实施例中，所述芯片根据所述第二数据对应的通道标识，将所述第二数据传输至于所述第二数据的通道标识匹配的第一数据传输通道。
例如，根据图4所示的印刷电路板的链路交叉信息，配置芯片中的第一条第一数据传输通道至第四条第一数据传输通道的通道标识依次为1、0、0、1。芯片将接收的第一数据中，通道标识为0的第二数据，传输至第二个第一数据传输通道和第三个第一数据传输通道中；芯片将接收的第一数据中，通道标识为1的第二数据，传输至第一个第一数据传输通道和第四个第一数据传输通道中。
在一些实施例中，交换芯片的发送端只有一条第一数据传输通道，所述芯片将第一数据全部传输至所述第一数据传输通道。
步骤S604，根据印刷链路板的链路交叉信息配置所述至少一个数据传输链路的链路标识。
在一些实施例中，所述芯片根据印刷链路板的链路交叉信息配置所述至少一个数据传输链路的链路标识，包括：所述芯片根据所述链路交叉信息，为每条数据传输链路配置对应的链路标识。
在一些实施例中，所述印刷电路板的链路交叉信息包括：数据传输链路与物理链路端口的对应关系。
在另一些实施例中，所述芯片根据印刷电路板的链路交叉信息配置所述至少一个数据传输链路的链路标识包括：在所述印刷电路板的链路交叉信息为第m个数据传输链路对应第n个物理链路端口的情况下，配置所述第m个数据传输链路的链路标识与第n个物理链路端口的端口标识匹配，以使所述第m个数据传输链路的数据能够传输至第n个链路端口；其中，所述m、n均为正整数。
如图4所示，芯片内部通道50G_0PCS TX通过PCSL0链路和PCSL1链路分别向Gearbox0 TX和Gearbox1 TX发送数据；通道50G_1PCS TX通过PCSL0链路和PCSL1链路分别向Gearbox2 TX和Gearbox3 TX发送数据，所述通道50G_0PCS TX的通道标识为0，对应的PCSL0链路的链路标识为0，对应的PCSL1链路的链路标识为1；即通道50G_0PCS TX的PCSL0链路发出的第二数据，携带的通道标识为0，链路标识为0；通道50G_0PCS TX的PCSL1链路发出的第二数据，携带的通道标识为0，链路标识为1。所述通道50G_1PCS TX的通道标识为1，对应的PCSL0链路的链路标识为0，对应的PCSL1链路的链路标识为1；即通道50G_1PCS TX的PCSL0链路发出的第二数据，携带的通道标识为1，链路标识为0；通道50G_1PCS TX的PCSL1链路发出的第二数据，携带的通道标识为1，链路标识为1。
在不存在芯片的印刷电路板链路交叉的情况下，所述通道50G_0PCS TX的PCSL0链路发出的第二数据，携带通道标识0，链路标识0，发送至芯片内部的Gearbox0 TX，再通过Gearbox0 TX发送至PMAL0 TX，再通过PMAL0 TX发送至QSFP28的第一个物理链路端口PMDL0TX。
在芯片的印刷电路板存在如图4所示的链路交叉的情况下，所述PMAL0的数据将通过所述印刷电路板发送至QSFP28的第三个物理链路端口，即PMDL2 TX。
所述芯片根据印刷电路板的链路交叉信息配置所述至少一个数据传输链路的链路标识包括：在所述芯片的印刷电路板不存在链路交叉的情况下，所述QSFP28的第三个物理链路端口PMDL2 TX接收PMAL2的数据，即通道标识为1链路标识为0的数据，为了实现链路反交叉，为所述PMAL0对应的物理链路设置通道标识1，链路标识0，保证所述QSFP28的第三个物理链路端口PMDL2 TX接收通道标识为1链路标识为0的数据。
步骤S605，将所述至少一个第二数据传输至至少一个第一数据传输通道。
在一些实施例中，所述芯片将所述第二数据传输至与所述第二数据的通道标识匹配的第一数据传输通道包括：在第二数据对应的通道标识与所述第一数据传输通道的通道标识匹配的情况下，所述芯片将所述第二数据传输至所述第一数据传输通道。
在另一实施例中，所述芯片根据所述第二数据对应的通道标识，将所述第二数据传输至于所述第二数据的通道标识匹配的第一数据传输通道。
在一些实施例中，交换芯片内只有一条第一数据传输通道，所述芯片将第一数据全部传输至所述第一数据传输通道。
步骤S606，将所述至少一条第一数据传输通道的数据发送至对应的数据传输链路。
在一些实施例中，所述芯片将所述至少一条第一数据传输通道的数据发送至对应的数据传输链路包括：芯片将第一数据传输通道的数据，发送至与所述数据的链路标识相同的数据传输链路中。
在另一些实施例中，所述芯片根据所述第二数据对应的链路标识，将所述第二数据发送至与所述第二数据的链路标识匹配的第一数据传输通道。所述第二数据包含至少一个第四数据，所述第四数据的通道标识相同，链路标识不同。所述芯片根据所述第四数据的链路标识，将所述第四数据发送至所述第四数据的链路标识匹配的数据传输链路。
步骤S607，基于至少一个端口接收至少一个第三数据。
在一些实施例中，所述芯片基于至少一个端口接收至少一个第三数据；进一步，芯片的每条数据传输通道均接收一个第三数据。
在一些实施例中，所述第三数据携带发送所述第三数据的通道的通道标识，和/或，所述第三数据携带发送端发送所述第三数据的链路的链路标识。所述第三数据为芯片的数据传输链路发出的数据。
步骤S608，根据所述第三数据的通道标识，配置接收所述至少一个第三数据的至少一个第二数据传输通道的通道标识。
在一些实施例中，所述第三数据携带传输所述第三数据的通道标识和链路标识。所述根据所述第三数据的通道标识，配置接收所述至少一个第三数据的至少一个第二数据传输通道的通道标识包括：配置所述第二数据传输通道的通道标识为所述第二数据传输通道接收的第三数据的通道标识。
例如，为了使图4所示对的芯片的链路与设备面板的端口一一对应，确保PMDL0_RX物理链路端口的数据发送到PCSL0_RX、PMDL1_RX物理链路端口的数据发送到PCSL1_RX、PMDL2_RX物理链路端口的数据发送到PCSL2_RX、PMDL3_RX物理链路端口的数据发送到PCSL3_RX。需要保证设备面板的PMAL1_RX的数据发送到芯片的PCSL0_RX、设备面板的PMAL2_RX的数据发送到芯片的PCSL1_RX、设备面板的PMAL0_RX的数据发送到芯片的PCSL2_RX、设备面板的PMAL3_RX的数据发送到芯片的PCSL3_RX。
也就是说，PMAL1_RX与PMAL2_RX接收通道标识为0的数据；PMAL0_RX与PMAL3_RX接收通道标识为1的数据。
根据所述接收数据的通道标准，配置芯片中的第一条第二数据传输通道至第四条第二数据传输通道的通道标识依次为1、0、0、1。
步骤S609，根据数据重组链路发送的请求信息携带的通道标识，将与所述请求信息的通道标识匹配的至少一个第二数据传输通道的数据，发送至发出所述请求信息的数据重组链路。
在一些实施例中，所述请求信息为数据重组链路发出的，用于请求与所述请求信息的通道标识匹配的第三数据。
在一些实施例中，所述芯片接收请求信息，根据请求信息的通道标识，将与所述请求信息的通道标识匹配的至少一个第二数据传输通道的数据，发送至发出所述请求信息的数据重组链路。
在一些实施例中，所述通道标识匹配是指：请求信息的通道标识与第二数据传输通道的通道标识相等。
例如，所述芯片接收的请求信息的通道标识为0，芯片包含的第一条至第四条第二数据传输通道的通道标识依次为1、0、0、1；根据所述请求信息的通道标识，芯片将通道标识为0的第二传输通道的数据发送至发出所述请求信息的数据重组链路；对于通道标识为1的第二传输通道的数据，芯片暂时不做任何处理，在芯片接收的请求信息的通道标识为1的情况下，芯片根据所述请求信息的通道标识，将通道标识为1的第二传输通道的数据发送至发出所述请求信息的数据重组链路。
在一些实施例中，所述数据重组链路用于重组通道标识一致的第三数据。
例如，如图4所示的PCB链路交叉情况，数据重组链路向芯片发送请求信息，所述请求信息的通道标识为0，所述芯片将接收的通道标识为0的数据发送至所述数据重组链路；即所述芯片将第二条第二数据传输通道和第三条第二数据传输通道中的数据发送至所述数据重组链路。在所述第三数据为M/4个数据的情况下，所述数据重组链路接收M/2个通道标识为0的数据，并对所述M/2个通道标识为0的数据进行重组。
在一些实施例中，所述数据重组链路根据数据的链路标识重组所述第三数据。
在另一些实施例中，数据重组链路接收M/2个通道标识为0的数据后，将所述M/2个数据，按照链路顺序排序，并重组出M/2个数据。
例如，所述数据重组链路接收M/2个通道标识为0的数据，所述M/2个数据包括链路标识为0的M/4个数据和链路标识为1的M/4个数据，将所述M/2个数据按照链路标识排序，重组出M/2个数据。
在一些实施例中，所述方法还包括：对数据重组链路重组出去的数据，按照通道标识，进行TDM解码。
在一些实施例中，所述方法还包括：在芯片的相同通道标识对应的第二数据传输通道数目大于当前接收的所述第三数据携带的链路标识的最大值的情况下，所述芯片根据请求信息的通道标识，将第三数据中所有通道标识匹配的数据发送至数据重组链路。所述芯片再次接收所述通道标识的请求信息的情况下，所述芯片将第三数据中所有通道标识匹配的数据中，链路号大于上一次所述第三数据携带的链路标识最大值的数据，发送至所述数据重组链路。
如此，根据上述实施例所述的数据处理方法，芯片可以根据印刷电路板的链路交叉信息配置第一数据传输通道和第二数据传输通道的通道标识，和/或，芯片可以根据印刷电路板的链路交叉信息配置数据传输链路的链路标识。在芯片存在多条第一数据传输通道，且每条第一数据传输通道对应多条数据传输链路的情况下，芯片通过根据通道标识和链路标识发送数据，使得在发送数据时实现反印刷电路板链路交叉的效果。芯片通过根据通道标识接收数据，使得在接收数据时实现反印刷电路板链路交叉的效果。本申请实施例未使用逻辑链路，进而不会引入多余时钟，进一步不会增加芯片后端时钟树选择的负担。同时，随着接收数据的通道标识以及链路标识数目的增加，本申请实施例可以根据实际情况配置第一数据传输通道的通道标识以及第二数据传输通道的通道标识，和/或芯片内部数据传输链路的链路标识，实现多条通道以及多条链路场景的反印刷电路板链路交叉，扩展性强。
图11示出了本申请提供的一种数据处理装置的发送端可选结构示意图一，将根据各个单元进行说明。
芯片700，用于根据印刷电路板的链路交叉信息配置所述至少一个第一数据传输通道的通道标识；和/或，根据印刷电路板的链路交叉信息配置所述至少一个数据传输链路的链路标识。
在一些实施例中，所述芯片700根据所述印刷电路板的链路交叉信息配置所述至少一个数据传输链路的链路标识包括：在所述印刷电路板的链路交叉信息为第m个数据传输链路对应第n个物理链路端口的情况下，配置所述第m个数据传输链路的链路标识与第n个物理链路端口的端口标识匹配，以使所述第m个数据传输链路的数据能够传输至第n个链路端口；其中，所述m、n均为正整数。
TDM编码单元701，用于对芯片所有通道中所有链路发出的数据进行TDM编码，并通过广播的方式发送至所述第一服务单元700的所有数据选通单元702中。
数据选通单元702，用于接收芯片所有通道中所有链路发出的数据进行TDM编码后得到的包含至少一个第二数据的第一数据，并将所述至少一个第二数据传输至至少一个第一数据传输通道。
在一些实施例中，所述数据选通单元702将所述第二数据传输至与所述第二数据的通道标识匹配的第一数据传输通道。
数据分发单元703，用于根据印刷电路板的链路交叉信息，将所述至少一条第一数据传输通道的数据发送至对应的数据传输链路。
在一些实施例中，所述数据分发单元将所述第二数据发送至与所述第二数据的链路标识匹配的数据传输链路。
变速单元704，用于对数据分发单元703发出的数据进行变速。
图12示出了本申请提供的一种数据处理装置的接收端可选结构示意图一，将根据各个单元进行说明。
芯片800，用于根据第三数据的通道标识，配置接收所述至少一个第三数据的至少一个第二数据传输通道的通道标识。
第二接收单元804，用于基于至少一个端口分别接收至少一个第三数据。
数据缓存单元803，用于根据所述第三数据的通道标识和链路标识，将所述至少一个第三数据发送至对应的数据重组链路。
TDM调度重组单元802，用于向数据缓存单元发送请求信息，所述请求信息携带通道标识。
在一些实施例中，所述TDM调度重组单元802按照通道标识顺序，向数据缓存单元发送请求信息。
在一些实施例中，所述数据缓存单元803，还用于，将与所述请求信息的通道标识匹配的至少一个第二数据传输通道的数据，发送至发出所述请求信息的所述TDM调度重组单元802。
在一些实施例中，所述TDM调度重组单元802还用于，根据数据的链路标识重组所述第三数据。
TDM解码单元801，用于对经过TDM调度重组单元802重组的第三数据进行TDM解码。
图13示出了本申请提供的一种数据处理装置的发送端可选结构示意图二，将根据各个单元进行说明。
第一接收单元901，用于接收包含至少一个第二数据的第一数据；
数据选通单元902，用于将所述至少一个第二数据传输至至少一个第一数据传输通道；
数据分发单元903，用于根据印刷电路板的链路交叉信息，将所述至少一条第一数据传输通道的数据发送至对应的数据传输链路。
配置单元904，用于根据所述印刷电路板的链路交叉信息配置所述至少一个第一数据传输通道的通道标识。
所述数据选通单元902还用于：将所述第二数据传输至与所述第二数据的通道标识匹配的第一数据传输通道。
所述配置单元904还用于：根据所述印刷电路板的链路交叉信息配置所述至少一个数据传输链路的链路标识。包括：在第m个数据传输链路对应第n个物理链路端口的情况下，将所述第m个数据传输链路的链路标识配置为第n个数据传输链路的链路标识；其中，所述m、n均为正整数。
所述数据分发单元903，还用于将所述第二数据发送至与所述第二数据的链路标识匹配的数据传输链路。
图14示出了本申请提供的一种数据处理装置的接收端可选结构示意图二，将根据各个单元进行说明。
第二接收单元1001，用于基于至少一个端口分别接收至少一个第三数据。
数据缓存单元1002，用于根据请求信息的通道标识，将所述至少一个第三数据发送至对应数据重组链路。
配置单元1003，用于根据所述第三数据的通道标识，用于根据所述第三数据的通道标识，配置接收所述至少一个第三数据的至少一个数据缓存单元的通道标识。
所述数据缓存单元1002，还用于将与所述请求信息的通道标识匹配的至少一个数据缓存单元的数据，发送至发出所述请求信息的数据重组链路。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序命令相关的硬件来完成，前述的程序可以存储于一存储介质中，该程序在执行时，执行在第一应用运行过程中接收到基于第二应用的通知消息时，在电子设备屏幕上的第一区域响应所述通知消息；其中，所述第一区域小于单独运行第二应用时加载的输入法应用在所述电子设备屏幕上对应的区域。而前述的存储介质包括：移动存储设备、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
或者，本发明上述集成的单元如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明实施例的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干命令用以使得一台计算机设备(可以是个人计算机、服务器、或者网络设备等)执行本发明各个实施例所述方法的全部或部分。而前述的存储介质包括：移动存储设备、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种数据处理方法，其特征在于，所述方法包括：
接收包含至少一个第二数据的第一数据；
根据印刷电路板的链路交叉信息配置至少一个第一数据传输通道的通道标识；
将所述至少一个第二数据传输至至少一个第一数据传输通道；
将所述至少一个第二数据传输至至少一个第一数据传输通道包括：
将所述第二数据传输至与所述第二数据的通道标识匹配的第一数据传输通道；
根据所述印刷电路板的链路交叉信息，将所述至少一条第一数据传输通道的数据发送至对应的数据传输链路。
2.根据权利要求1所述的方法，其特征在于，所述印刷电路板的链路交叉信息包括：
所述数据传输链路与物理链路端口的对应关系。
3.根据权利要求1所述的方法，其特征在于，所述方法还包括：
根据所述印刷电路板的链路交叉信息配置所述至少一个数据传输链路的链路标识。
4.根据权利要求3所述的方法，其特征在于，所述根据所述印刷电路板的链路交叉信息，配置所述至少一个数据传输链路的链路标识包括：
在所述印刷电路板的链路交叉信息为第m个数据传输链路对应第n个物理链路端口的情况下，配置所述第m个数据传输链路的链路标识与第n个物理链路端口的端口标识匹配，以使所述第m个数据传输链路的数据能够传输至第n个物理链路端口；
其中，所述m、n均为正整数。
5.根据权利要求3所述的方法，其特征在于，所述将所述至少一条第一数据传输通道的数据发送至对应的数据传输链路，包括：
将所述第二数据发送至与所述第二数据的链路标识匹配的数据传输链路。
6.一种数据处理方法，其特征在于，所述方法包括：
基于至少一个端口接收至少一个第三数据；
根据所述第三数据的通道标识，配置接收所述至少一个第三数据的至少一个第二数据传输通道的通道标识；
根据所述第三数据的通道标识和链路标识，将所述至少一个第三数据发送至对应的数据重组链路；
根据第三数据的通道标识和链路标识，将所述至少一个第三数据发送至对应的数据重组链路包括：
根据数据重组链路发送的请求信息携带的通道标识，将与所述请求信息的通道标识匹配的至少一个第二数据传输通道的数据，发送至发出所述请求信息的数据重组链路。
7.一种数据处理装置，其特征在于，所述装置包括：
第一接收单元，用于接收包含至少一个第二数据的第一数据；
配置单元，用于根据印刷电路板的链路交叉信息配置至少一个第一数据传输通道的通道标识；
数据选通单元，用于将所述至少一个第二数据传输至至少一个第一数据传输通道；还用于将所述第二数据传输至与所述第二数据的通道标识匹配的第一数据传输通道；
数据分发单元，用于根据所述印刷电路板的链路交叉信息，将所述至少一条第一数据传输通道的数据发送至对应的数据传输链路。
8.根据权利要求7所述的装置，其特征在于，所述配置单元还用于：
根据所述印刷电路板的链路交叉信息配置所述至少一个数据传输链路的链路标识。
9.根据权利要求8所述的装置，其特征在于，
所述配置单元，用于在所述印刷电路板的链路交叉信息为第m个数据传输链路对应第n个物理链路端口的情况下，配置所述第m个数据传输链路的链路标识与第n个物理链路端口的端口标识匹配，以使所述第m个数据传输链路的数据能够传输至第n个链路端口；
其中，所述m、n均为正整数。
10.根据权利要求8所述的装置，其特征在于，
所述数据分发单元，用于将所述第二数据发送至与所述第二数据的链路标识匹配的数据传输链路。
11.一种数据处理装置，其特征在于，所述装置包括：
第二接收单元，用于基于至少一个端口分别接收至少一个第三数据；
配置单元，用于根据所述第三数据的通道标识，配置接收所述至少一个第三数据的至少一个第二数据传输通道的通道标识；
数据缓存单元，用于根据所述第三数据的通道标识和链路标识，将所述至少一个第三数据发送至对应的数据重组链路；还用于将所述第三数据传输至与所述第三数据的通道标识匹配的第二数据传输通道；还用于根据数据重组链路发送的请求信息携带的通道标识，将与所述请求信息的通道标识匹配的至少一个第二数据传输通道的数据，发送至发出所述请求信息的数据重组链路。
12.根据权利要求11所述的装置，其特征在于，
所述装置还包括：数据重组单元，用于向数据缓存单元发送所述请求信息；用于根据至少一个第三数据的链路标识，重组所述至少一个第三数据。
13.一种存储介质，存储有可执行程序，所述可执行程序被处理器执行时，实现权利要求1至5任一项所述的数据处理方法，或者权利要求6所述的数据处理方法。
14.一种数据处理装置，包括存储器、处理器及存储在存储器上并能够由所述处理器运行的可执行程序，其特征在于，所述处理器运行所述可执行程序时执行如权利要求1至5任一项所述的数据处理方法的，或者权利要求6所述数据处理的方法的步骤。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115328849B (zh) * 2022-08-10 2023-10-03 苏州迅芯微电子有限公司 一种用于数据发送和接收的芯片组合结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101227291A (zh) * 2007-01-18 2008-07-23 杭州华三通信技术有限公司 以太网mac层交叉级联系统、传输方法及其应用的芯片
CN101981844A (zh) * 2008-02-04 2011-02-23 中兴通讯股份有限公司 有阻交叉网络实现源路由的方法和装置
CN106612220A (zh) * 2015-10-27 2017-05-03 中兴通讯股份有限公司 灵活以太网的通道管理方法和装置
CN108476456A (zh) * 2016-12-28 2018-08-31 华为技术有限公司 一种数据发送方法、接收方法和发送端以及接收端

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100428732C (zh) * 2003-12-24 2008-10-22 华为技术有限公司 集成交叉交换单元及其业务调度方法
US7792034B2 (en) * 2004-10-29 2010-09-07 Broadcom Corporation Hierarchical flow-level multi-channel communication
WO2007143944A1 (fr) * 2006-06-02 2007-12-21 Hangzhou H3C Technologies Co., Ltd. Procédé et appareil de transfert de données sur ethernet
US8687629B1 (en) * 2009-11-18 2014-04-01 Juniper Networks, Inc. Fabric virtualization for packet and circuit switching
US8825900B1 (en) * 2011-04-05 2014-09-02 Nicira, Inc. Method and apparatus for stateless transport layer tunneling
US8953606B1 (en) * 2011-09-21 2015-02-10 Qlogic, Corporation Flexible edge access switch and associated methods thereof
US20130201316A1 (en) * 2012-01-09 2013-08-08 May Patents Ltd. System and method for server based control
US9203770B2 (en) * 2013-06-28 2015-12-01 Broadcom Corporation Enhanced link aggregation in a communications system
KR20160098402A (ko) * 2013-12-16 2016-08-18 후아웨이 테크놀러지 컴퍼니 리미티드 데이터 전송 방법, 장치 및 시스템
US9648148B2 (en) * 2013-12-24 2017-05-09 Intel Corporation Method, apparatus, and system for QoS within high performance fabrics

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101227291A (zh) * 2007-01-18 2008-07-23 杭州华三通信技术有限公司 以太网mac层交叉级联系统、传输方法及其应用的芯片
CN101981844A (zh) * 2008-02-04 2011-02-23 中兴通讯股份有限公司 有阻交叉网络实现源路由的方法和装置
CN106612220A (zh) * 2015-10-27 2017-05-03 中兴通讯股份有限公司 灵活以太网的通道管理方法和装置
CN108476456A (zh) * 2016-12-28 2018-08-31 华为技术有限公司 一种数据发送方法、接收方法和发送端以及接收端

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