KR100277756B1 - 신호처리장치 - Google Patents

Abstract

인입 비트-위치 반송 신호(2')가 제1클럭 신호(3)에 관해 시간-제어되고 또한 인출 비트-위치 반송 신호(4)가 상기 제1클럭 신호(3)에 관해 정확히 시간-제어되고, 또한 유니트(1) 내에서 내부적으로 수행된 신호 처리 절차는 신호(2')의 비트 위치와 클럭 신호(3')의 클럭 펄스의 존재를 필요로 하는 신호처리 유니트(1)이다. 유니트(1, 20)에서 내부적으로 수행된 신호 처리는 제1클럭 신호(3)와 동일한 주파수를 가지는 제2클럭 신호(3')의 클럭 펄스에 의해 제어된다. 내부적인 신호 처리에 필요한 동기화는 제2클럭 신호(3')의 클럭 펄스의 시간-관계를 변화시켜 신호(2')의 비트 위치와 동기화함으로써 유니트(13) 내에서 이루어진다. 처리된 데이터 신호(4')는 버퍼 회로(10) 내에 저장될 수 있고, 처리 신호(4')에 속하는 시간-제어 관계를 변화시켜 신호가 출력 신호(4)로서 나타나기 전에 제1클럭 신호(3)의 클럭 펄스(3a, 3b)와 동기화할 수 있다.

Description

신호처리장치

상기 정의된 일반적인 종류 및 상기 기술 분야의 수많은 다른 종류의 신호처리 유닛은 당업자에게는 공지되어 있다.

본 발명은, 특히 신호가 데이터 패킷으로 구성되는 시스템에 사용될 수 있지만, 간략한 설명을 위해 후술되는 설명은 데이터 패킷에 적용된 멀티플렉싱 또는 디멀티플렉싱 유닛을 참조하여 행해진다.

이런 종류의 멀티플렉싱/디멀티플렉싱 유닛은 전기 통신 시스템에서 사용될 수 있는 스위치 또는 선택기의 단말 유닛에 포함될 수 있다.

그러한 유닛의 멀티플렉싱 기능을 사용할 때 다수의 라인상에서 동시에 제1속도(first rate)로 발생하는 수신된 데이터 셀은 제어 논리에 의해 직렬-병렬 변환되고, 메모리에 병렬 저장되며, 버퍼 회로, 병렬-직렬 변환기 및 클럭 펄스 변환기를 통해 높은 제2속도로 출력된다. 속도는 표준 전송 속도간에 변하고, 155Mb/s 및 622Mb/s가 일반적이다.

공지된 기술을 실시할 때, 수신 신호는 이러한 종류의 유닛 내에서 내부적으로 처리되는 데, 이런 신호는 주 클럭(master clock)에서 발생된 시스템-제어 클럭 신호의 클럭 펄스와 매우 정확하게 관계될 수 있도록 항상 시간적으로 조정된다.

이들 유닛 내에서 신호를 처리할 때 항상 반복되는 문제는 신호의 비트 위치가 항상 시간적으로 클럭 신호의 클럭 펄스와 동상에 있어야 하고, 이들 비트 위치 사이에서 제어 회로를 통해 조정되어 정정되는 경미한 시간 불일치가 종종 발생한다는 것이다.

내부 신호 처리 절차에 앞서거나, 그 중에 또는 그 후에 개별 회로에 의한 조건을 생성시켜, 데이터 신호의 비트 위치가 시스템-제어 클럭 펄스와의 정확한 동기화를 위해 시간적으로 약간 시프트(shift)(지연)될 수 있다는 것이 공지되었다.

또한, 정확한 동기화를 위해 비트 위치의 시간 위치(time-position)를 시간적으로 시프트시킨 비트 위치를 적용하는 데에는 광범위한 구성 작업이 요구되는 것도 공지되어 있다.

더욱이, 적응형 비트-위치 지연 수단을 이용하여 비트 위치와 동기 펄스 간의 동기화를 달성하기 위해 의도된 이러한 형태의 동기화 회로는 에너지를 필요로 하고, 큰 전력을 발생시켜, 실리콘 캐리어의 실리콘 표면적을 크게 차지한다.

이런 절차가 기초되는 원리는 개별적인 비트 위치가 정정되어, 비트 위치의 시간부에서 지연을 변화시키는데 어려움이 있게 된다.

본 발명은 전기적 정보 반송(information-carrying) 신호를 처리하는 유닛에 관한 것으로서, 특히, 디지털 신호에서 비트 위치로서 발생하는 신호를 처리 및 조정하는 데에 적용되는 유닛에 관한 것이다.

본 발명은 전기 통신 분야에서, 특히 ATM 시스템에서와 같이 정보가 데이터 패킷 또는 데이터 셀에 존재하는 신호 시스템 내에 사용된다.

본 발명에 따른 신호 처리 유닛은 처리되는 각 인입(incoming) 신호의 비트위치가 함께 클럭 신호를 형성하는 제1시스템-제어 클럭 신호 또는 시스템-제어 클럭 펄스에 관하여 시간-제어되고, 상기 유닛으로부터 출력하는 각 신호의 비트위치가 제1시스템-제어 클럭 신호에 정확히 시간-관계된다는 가정을 기초로 한다

이로부터, 시스템-제어 클럭 신호에 관해서 전송된 데이터 신호는 클럭-신호 클럭 펄스와 정확히 동기화된다는 것을 알 수 있다.

수신된 신호는 이런 정확한 동기화를 불필요로 하지만, 이런 신호는 클럭 신호 펄스에 관련되어, 클럭 신호 펄스에 의해 시스템에 관련된다.

당연히 신호 처리 절차중 적어도 하나 이상은 클럭 신호의 클럭 펄스의 존재를 필요로 한다.

본 발명은 클럭 신호의 클럭 펄스가 100Mb/s 또는 100Mhz 이상의 주파수를 가질 때 적합하게 사용된다.

제1도는 신호 정보가 데이터 셀 또는 데이터 패킷 형태로 존재하는 신호 전송 시스템에 포함된 유닛의 개략적인 블럭도이다.

제2도는 ATM 시스템 내에 포함된 멀티플렉싱/디멀티플렉싱 블럭의 형태의 신호 처리 유닛을 도시한 것이다.

제3도는 제2도에 도시된 유닛 내의 다수의 상호 동일한 신호 처리부-블럭중 하나를 도시한 것이다.

[실시예]

제 1 도는 접속선 또는 라인(11')상의 송신 회로(10')를 통해 신호(2)를 비트 위치 반송 신호 형태로 송신하는 신호 송신 유닛(1')을 도시한 것이다.

신호(2)의 비트 위치(2a, 2b)는 주 클럭 신호 발생기(15)에서 발생된 클럭 신호(3)의 클럭 펄스(3a, 37)와 정확한 시간 관계에 있음으로써 , 위치 및 클럭 펄스는 동기화된다.

신호 발생기(15)는 정확히 동일한 시간 간격으로 떨어져 있고, 100Mb/s 이상의 주파수에서 발생하는 클럭 펄스(3a, 3b)를 포함하는 시스템-제어 클럭 신호를 발생시킨다.

송신 회로(10')에서 송신에 필요한 클럭 신호는 라인(15a)을 통해 신호 발생기(15)로부터 전달된다.

송신 회로(10') 내의 버퍼 회로를 이용하여 클럭 신호의 클럭 펄스(3a, 3b)와 동기화하는 정보 반송 신호의 비트 위치를 송신하는 기술은 공지되었기 때문에, 이 기술은 여기에서 상세히 기술되지 않는다.

그러나, 각 신호가 접속선을 통해 비트 위치를 송신하는 데에는 천이 시간(transit time)을 포함한다는 것이 공지되었는데, 이는 비트 위치가 클럭 펄스와 동기화하여 송신되면 수신 시에 클럭 펄스에 관한 미지(unknown)의 위상 위치를 가진다는 것을 의미한다.

설명된 실시예에서, 신호(2)가 수신 회로(12)에서 신호(2')로서 발생하면, 비트 위치(2a', 2b')는 더 이상 클럭 신호의 클럭 펄스와 동상이 아닌 것으로 한다.

비트 위치(2a', 2b')는 클럭 펄스(3a, 3b)에 관한 임의 위상으로 접속선(11) 상에서 발생하고, 그 후의 신호 송신은 하나의 클럭 펄스와 동기화하도록 수정하는 것을 필요로 한다.

이 경우, 비트 위치(2a' 및 2b')는 송신 회로(10')에서와 동일한 방식으로 시스템-제어 클럭 펄스(3a, 3b)와 동기화될 수 있다.

그러나, 이런 동기화는 "내부적으로" 형성된 클럭 신호(3')를 이용하여 본 발명에 의하지 않고 이루어지는데, 상기 클럭 신호(3')는 적용된 상기 클럭 펄스(3a' 및 3b')와 함께 수신 회로(12)에 인가되어, 비트 위치(2a' 및 2b')와 동기하여 접속선(12a)상에서 발생하도록 조정된다.

클럭 신호에는 클럭 펄스(3a, 3b)와 동일한 주파수가 할당되는 한 내부적으로 형성된 상기 클럭 신호(3')는 시스템-제어 클럭 펄스(3a, 3b)에 "관계(related)" 되는 반면, 클럭 신호(3')의 클럭 펄스(3a', 3b')는 수신된 비트 위치(2a', 2b')에 적용될 수 있는 시간 위치와 동기화하도록 시간적으로 조정될 수 있다.

동기화하도록 조정된 클럭 펄스(3a' 및 3b')의 시간 위치 및 비트 위치(2a' 및 2b')를 가진 신호(2')는 라인 또는 접속선(12a) 상의 신호 처리 유닛(1)으로 전달된다.

유닛(1)에 인입하는 비트 위치(2a' 및 2b')를 가진 신호(2')는 유닛(1') 및 송신 회로(10')에서 제1클럭 신호(3)의 클럭 펄스(3a, 3b)에 관해 정확히 시간-제어되고, 유닛(7)으로부터 비트 위치(4a' 및 4b')를 가진 신호(4')는 시스템-관련 클럭 펄스(3a', 3b')와 동기하여 있지만, 시스템-제어 클럭 펄스(3a, 3b)와는 동기하여 있지 않은 것으로 추정될 수 있다.

그래서 , 접속선(12a') 상에서 발생하여 비트 위치(4a', 4b')를 가지는 합성 신호(4')는 송신 장치(10) 내에 포함된 버퍼회로에 저장된다.

제1클럭 신호(3)의 시스템-제어 클럭 펄스(3a, 3b)와 정확히 시간-제어되는 관계에 있는 비트 위치(4a, 4b)는 공지된 방법으로 송신 회로(10)에 속하는 버퍼 회로를 통해 접속선(11") 상에 송신될 수 있다.

제1클럭 신호(3)에 내부적으로 할당된 클럭 펄스 주파수는 100Mb/s를 초과하고, 전술된 경우에서는 155Mb/s 의 표준화된 값을 가진다.

본 발명에 따르면 유닛(1) 내에서 내부적으로 실행된 신호 처리는 제1클럭 신호(3)와 동일한 주파수가 주어지는 발생된 제2클럭 신호(3')에 의해 제어된다.

내부 신호 처리 절차에 필요한 동기화는 소정의 시간 간격을 통해 제2클럭 신호(3')의 클럭 펄스(3a')의 시간 위치를 변화시키고 시프트시켜서 데이터 신호(2')와 동기화함으로써 이루어진다.

이에 의해 처리된 데이터 신호(4')는 송신 또는 버퍼 회로(10) 내에 저장될 수 있고, 처리 데이터 신호(4')의 비트 위치(4a, 4b)는 클럭 신호(3)와 위상이 다른 것으로 추정되는데, 이런 불일치는 출력 데이터 신호(4)로서 발생하기 전에 상기 제1클럭 신호(3)와 동기화하도록 변화할 수 있다. 이는 제2도와 제3도를 참조로 아래에서 보다 상세히 설명되어 있다.

클럭 신호(3)의 클럭 펄스(3a, 3b)는 발생기(15) 내에서 발생되는데, 이런 발생기(15)는 주 클럭으로서 역할을 하고, 유닛(10')에 대응하는 방식으로 라인(15c)을 통해 송신 유닛(10)으로부터 접속선(11")으로 출력하는 신호(4)를 동기화시킨다.

클럭 신호(3)의 클럭 펄스(3a, 3b)는 또한 라인(15b)을 통해 유닛(13)에 인가된다.

이런 유닛(13)은 그 내부에서 발생된 동기화 신호(3')를 수신 회로(12)에 의해 수신된 현재 디지털 신호(2')의 비트 위치(2a'2b')의 시간 위치에 적용시키는 기능을 하고, 이는 국제 특허 출원 PCT/SE93/00531호에 기술되어 있다.

처리될 신호가 데이터 셀 또는 데이터 패킷, 특히 ATM 기술에 적합한 구조를 가지는 데이터 셀의 형태를 가질 때 본 발명의 개념은 특히 적합하게 적용되는 것으로 판명되었다.

신호 처리 유닛(1)은 아래에서 멀티플렉싱 유닛으로서 기술된다 하더라도 어느 적합한 유닛일 수 있다.

이 경우, 접속선(11)상에 수신된 신호(2')는 회로(12)에서 동기된 후 접속선(12a)을 통해 입력 신호로서 멀티플렉싱 유닛(20)에 인가될 수 있고, 인출 신호(4)는 그 유닛으로부터의 인출 신호(4')로서 발생한다. 이는 제2도 및 제3도에 보다 상세히 도시되어 있다.

제2도는 멀티플렉싱 블럭(20)(또한 반대 방향의 디멀티플렉싱 블록)을 더욱 명확하게 설명하는 개략적인 블록도이다.

블록(20)은 디지털 Bi-CMOS 회로상에 구성되어 있고, 이 회로상에 있는 4개의 부-블럭 참조 번호(22, 22a, 22b 및 22c)를 가진 CMOS부(20')를 이용한다.

입력(12a)은 부-블럭(22)에 대한 4개의 입력 라인, 부-블럭(22a)에 대한 4개의 입력 라인 등 모두 16개의 라인으로 구성된다.

또한, 부-블럭(22-22c)은 제각기 출력 라인(23, 23a, 23b 및 23c)을 포함하는데, 이는 다른 블록(24)에 대한 입력 라인으로서 기능을 한다.

블럭(24)은 4개의 출력(12a')을 가지는데, 이들은 라인(23, 23a, 23b 및 23c) 에 직접 접속될 수 있다.

따라서, 모든 4개의 출력 라인(23-23c)은 제5부-블럭(24)에 대한 입력 라인을 형성하는데, 이는 원칙적으로 부-블럭(22-22c)과 같은 방법으로 구성된다.

부-블럭(24)은 또한 4개의 입력 라인(28), 4개의 출력 라인(12a'), 4개의 출력라인(120'), 4개의 출력 라인(23', 23a', 23b' 및 23c')과 출력 라인(21)을 포함하는데, 그 기능은 상세히 설명될 필요가 없다.

제3도에 설명된 부-블럭(22)은 멀티플렉싱( 및 디멀티플렉싱) 기능에 적용되는데, 멀티플렉싱 기능에 대해서는 155Mb/s 의 속도로 입력(12a) 상에 발생하는 신호는 622Mb/s 의 속도로 출력(23(12a'))에서 발생한다.

비록 설명된 실시예에 사용되지 않는다 하더라도 신호는 2.5Gb/s의 속도로 부-블럭(24)의 출력(21)에서 발생한다.

디멀티플렉싱 기능의 경우에 신호 스트림은 반대방향으로 이동한다.

부-블럭(22)은 제3도에 도시된 개략적인 블럭을 참고해 보다 상세히 기술될 것이다.

제3도에서 입력 라인(12a)은 도면에 도시된 4개의 인입 라인으로 표시된다.

각 라인은 155Mb/s의 최대 데이터 패킷 송신 속도에 적용되는데, 데이터 패킷은 전술된 경우에서 ATM 셀의 형태를 가진다.

회로(22)는 무엇보다도 직렬-병렬 변환기(31) 및 메모리(34)를 이용하여 라인(23) 및 접속선(12a') 상에 출력 데이터 신호를 622MHz의 주파수로 송신할 수 있다.

제3도에 도시된 바와 같이, 부-블럭(22)의 각 입력 라인(12a)은 직렬-병렬 변환기(31)에 접속된다. 따라서, 라인(12a) 상의 인입 디지털 신호는 4-채널 직렬-병렬 변환을 하게 되는데, 병렬 라인(31a) 상에 도달하는 신호는 제어 논리(33)에 전달되고, 그곳에서 내부 속도로 처리된다.

필요한 동기화는 제어 논리(33)로부터의 신호를 수신하는 동기 유닛(38)을 통해 이루어진다.

병렬 포맷으로 변환된 신호는 제어 블럭 또는 제어 논리(33)에 전달되고, 그 곳에서 메모리(34), RAM 메모리로 전달된다. 저장된 정보는 제어 논리(33)를 통해 RAM 메모리 또는 ROM 메모리로부터 버퍼 회로(35)로 전달되는데, 버퍼 회로는 정보를 단일 채널 병렬-직렬 변환기 및 클럭-펄스 변환기(36)에 전달한다.

반대 방향, 또는 역으로 변환할 때, 신호는 라인(23') 상의 단일 채널 직렬-병렬 변환기 및 클럭-펄스 변환기(37)에 입력되고, 그 후 병렬 포맷 신호는 제어 블럭(33)에 전송되고, 메모리(34)에 저장되며, 버퍼 회로(35)에 병렬 형태로 전달되어, 신호는 버퍼 회로(35)에서 병렬-직렬 변환기(32)로 전달되어 라인(12")에 공급된다.

예시적인 실시예는 본 발명을 기능적인 블럭 형태로 설명한다. 그러한 기능적 블럭이 공지되었거나, 당업자에 의해 본 분야의 일반적인 기술을 기초하여 발명적인 성질이 없이 자명한 측정을 이용하여 구성될 수 있기 때문에 이들 블럭은 여기에서 상세히 기술되지 않았다.

제 2 도의 라인(27) 상의 신호에 관해서는 관련 비트 구성의 3개의 라인 상에 병렬로 송신된 비트 위치는 관련 변환 모드를 지시하는 것으로 한다.

이런 비트 구성은, 참조 번호(33)와 같은 각 제어 논리 회로에 전송되는데, 이런 회로는 계산하여 필요한 신호 흐름을 선택한다.

내부 신호 처리 절차의 클럭 펄스 속도는 약 30Mhz 라는 것을 명심해야 한다.

상기 종류의 회로 배열 또는 유닛은 본 특허 출원과 동시에 출원된 특허출원 "A Signal Receiving and Signal Transmitting Unit"에 기술된 유닛에 또는 본 특허출원과 동시에 출원된 특허출원 "Multiplexing/De-multiplexing Unit"에 기술된 유닛, 또는 본 출원과 동시에 출원된 특허출원 "A Synchronizing CircuitArrangement"에 기술된 유닛에 유리하게 사용될 수 있다.

본 발명의 출원의 깊은 이해를 위해 이들 특허 출원을 참조로 하고, 이들 특허 출원의 내용은 본 특허출원의 일부를 형성하는 것으로 여겨진다.

본 발명은 기술된 실시예에 제한되지 않고, 이 실시예는 첨부된 청구범위에 기술되는 바와 같은 발명적인 개념의 범위 내에서 수정될 수 있다는 것을 알아야 한다.

전술된 바와 같은 공지된 기술 상황을 고려하면, 내부 신호 처리 절차를 실행하면서 유닛 내에서 내부적으로 시스템-제어 클럭 신호의 클럭 펄스, 즉 주 클럭의 시간 결정 클럭 펄스에 단순히 동기화하지 않음으로써 생긴 잇점에도 불구하고, 비트 위치에 따른 각 인출(outgoing) 신호가 출력 접속선에 속하는 유닛에서 주 클럭의 클럭 펄스와 정확히 동기화를 이루는 조건을 생성시켜야 하는 기술적 과제가 있음을 알 수 있다.

또한, 유닛 내에서 신호를 정확히 처리하여 조정할 수 있고, 그 신호가 주 클럭의 클럭 펄스와 정확히 동기 상태에 있게 하면서 인입 신호의 비트 위치가 반드시 주 클럭의 클럭 펄스와 정확히 동기화 될 필요가 없다는 사실을 수용하는 의의를 실현시켜야 하는 기술적 과제도 있다.

또한, 다른 기술적 문제점은, 수신된 신호를 유닛 내에서 처리하기 위해 수신 신호 사이에서 명백한 시간 간격을 나타내고, 평균값을 취하면 시스템-제어 클럭 신호의 클럭-펄스 주파수와 동일한 주파수를 가지는 "자유(free)" 클럭 신호 및 그의 클럭 펄스를 이용하는 의의를 실현하고, 이런 클럭 신호의 클럭 펄스가 주 클럭 주파수에 대응하는 클럭 펄스 주파수를 가진다해도 클럭 펄스의 시간 위치 및 시간 관계는 가변적이어서, 상기 신호의 시간-관련 비트 위치에 적용될 수 있다는 것을 의미하는 것이다.

인입 신호가 시간적으로 제1시스템-제어 클럭 신호에 관계되고, 인출 신호가 제1클럭 신호에 관해 시간적으로 정확히 제어되며, 제1클럭 신호에 할당된 주파수가 100Mb/s 보다 크게 선택되는 신호 처리 유닛의 경우, 유닛 내에서 내부적으로 수행된 신호-처리 절차는 비트 위치를 포함한 신호와 클럭 신호의 클럭 펄스의 존재를 필요로 하는데, 유닛 내에서 내부적으로의 신호 처리가 제1클럭 신호의 주파수와 같은 제2시스템-관련 클럭 신호의 클럭 펄스에 의해 제어될 시에 수반되는 잇점을 실현시켜야 하는 기술적 과제가 있고, 여기서, 상기 신호의 내부처리에 필요한 동기화는 제2클럭 신호에 속하는 클럭 펄스의 시간-관계를 변화시켜서 신호의 비트 위치와 동기화함으로써 달성된 후, 라인상에서와 같은 유닛의 인출 접속선 상에서 인출 신호로서 발생하기 전에 처리된 신호를 버퍼 회로에 저장할 수 있고, 처리 신호의 비트 위치를 시간적으로 변경하여 상기 제1클럭 신호와 동기를 이룰 수 있는 잇점이 있다.

또한, 비트 위치 및 클럭 펄스가 150Mb/s 또는 150MHz 보다 큰 주파수로 발생할 때 본 발명의 실제적인 기술적 효과가 얻어진다는 것을 실현시키는 데에 기술적 과제가 있음을 알 수 있다.

다른 기술적 과제로서는 상기 기술적 과제중 하나 또는 그 이상을 해결하는 상기 원리는 그 비트 위치가 특히 ATM 기술에 적합한 셀 구조를 가지는 데이터 셀 또는 데이터 패킷으로 나타나도록 조정되는 신호에 관한 특정 잇점에 적용될 수 있음을 실현하는 것이다.

또 다른 기술적 과제로서는 인입 신호를 입력 신호로서 멀티플렉싱/디멀티플렉싱 유닛에 인가하고, 인출 신호가 상기 유닛으로부터의 인출 신호로서 발생하여, 이런 인출 신호의 비트 위치가 주 클럭 또는 시스템-제어 클럭 펄스와 정확한 동기 상태로 배치되어, 시스템 전체에 적용한 시간 관계로 전송될 수 있을 때 수반되는 잇점을 실현하는 것이다.

상기 기술적 문제점중 하나 또는 그 이상을 해결하는 목적으로서, 본 발명은 그의 개시점으로서 인입 신호의 비트 위치가 제1시스템-제어 클럭 신호와 그의 클럭 펄스에 대해 시간-제어되는 신호 처리 유닛을 취하는데, 여기서, 인출 신호의 비트 위치는 제1클럭 신호의 클럭 펄스에 대해 정확히 시간-제어되고, 제1클럭 신호에 할당된 주파수는 100Mb/s를 초과하며, 유닛 내에서 내부적으로 실행된 신호 처리 절차는 시간에 관련된 신호 및 클럭 신호의 클럭 펄스의 존재를 필요로 한다.

본 발명에 따르면, 유닛 내에서 신호의 비트 위치의 내부 처리는 제1클럭 신호의 클럭 펄스와 동일한 주파수를 가지는 제2클럭 신호의 클럭 펄스, 시스템-관련 클럭 신호의 클럭 펄스에 의해 제어되는데, 여기서 내부 신호 처리 절차에 필요한 동기화는 제2클럭 신호에 속하는 클럭 펄스의 시간 관계를 변화시켜 신호의 비트 위치와 동기화 시킴으로써 이루어지고, 처리 신호는 버퍼 회로 내에 저장될 수 있으며, 처리 신호의 시간-제어 관계는, 상기 클럭 펄스가 하나 또는 그 이상의 라인과 같은 인출 접속선상에서 인출신호로서 발생하기 전에 상기 제1클럭 신호의 클럭 펄스와 동기화 하도록 변화될 수 있다.

제안된 실시예에 따르면, 선택된 주파수는 150Mb/s를 초과할 수 있다.

또한, 신호는 데이터 셀 또는 데이터 패킷, 특히 ATM 기술에 적용된 구조를 가지는 데이터 셀로서 발생할 수 있다.

본 발명의 개념이 데이터 셀 기술에 적용될 때, 인입 신호는 입력 신호로서 멀티플렉싱/디멀티플렉싱 유닛에 접속될 수 있고, 또한 인출 신호는 인출 접속선을 통해 상기 유닛상에서의 인출 신호로서 발생할 수 있다.

주로 본 발명의 신호 처리 유닛에 의한 잇점은 시간 위치가 발생하는 신호의 비트 위치에 대응하는 시간 위치에 적용될 수 있는 동기 신호 또는 클럭 신호의 클럭 펄스를 이용하여 내부 신호 처리를 성취할 수 있는 능력에 있는데, 신호 처리 절차의 완료시, 데이터 신호의 비트 위치는 공지된 방법으로 주 클럭의 시스템-제어 클럭 펄스와 동기화 하도록 복귀된다. 이런 절차로 더욱 간단한 동기화 원리가 내부적으로 사용될 수 있는데, 그 이유는 내부 클럭 신호 또는 내부 동기화 신호의 시간 관계가 신호 내의 비트 위치의 시간 위치에 적용될 수 있기 때문이다.

이하, 첨부한 도면을 참조로 본 발명의 신호 처리 유닛의 양호한 실시예를 더욱 상세히 설명하기로 한다

Claims (4)

1. 인입(incoming) 비트 위치 반송 신호(carrying signal)를 처리하여 인출(outgoing) 비트 위치 반송 신호를 출력하는 신호 처리 장치에 있어서, 상기 인입 비트 위치 반송 신호를 처리하여 상기 인출 비트 위치 반송 신호를 발생시키는 신호 처리 유닛으로서, 상기 인입 비트 위치 반송 신호는 제1클럭 신호에 대해 시간 제어되고, 상기 인출 비트 위치 반송 신호는 시간 제어되며, 상기 제1클럭 신호와 동일한 주파수를 가진 제2클럭 신호는 상기 신호 처리 유닛내에서 상기 인입 비트 위치 반송 신호를 처리된 인입 비트 위치 신호로 처리하는 데에 이용되는 신호 처리 유닛, 상기 제2클럭 신호의 클럭 펄스의 시간 관계를 변화시켜 상기 제2클럭 신호를 상기 인입 비트 위치 반송 신호와 동기화시킴으로써 상기 신호 처리 유닛 내의 처리를 동기화시키는 동기화 유닛 및, 상기 처리된 인입 비트 위치 반송 신호를 저장하는 버퍼 회로로서, 상기 처리된 인입 비트 위치 반송 신호가 상기 인출 비트 위치 반송 신호로서 출력되기 전에 상기 처리된 인입 비트 위치 반송 신호의 타이밍을 변화시켜 상기 제1클럭 신호와 동기화시키는 버퍼 회로를 구비하는 것을 특징으로 하는 신호 처리 장치.
2. 제1항에 있어서, 상기 주파수는 100Mb/s를 초과하며, 바람직하게는 150Mb/s를 초과하는 것을 특징으로 하는 신호 처리 장치.
3. 제1항 또는 제2항에 있어서, 상기 반송 신호는 데이터 셀 또는 데이터 패킷, 특히 ATM 기술에 적용된 구조를 가지는 데이터 셀로서 발생되는 것을 특징으로 하는 신호 처리 장치.
4. 제1항 또는 제2항에 있어서, 상기 인입 신호는 입력 신호로서 멀티플렉싱/디멀티플렉싱 블럭에 인가되고, 상기 인출 신호는 상기 블록으로부터의 인출 신호로서 발생하는 것을 특징으로 하는 신호 처리 장치.