JP2748840B2 - 無瞬断切換方法およびその装置 - Google Patents
無瞬断切換方法およびその装置Info
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- JP2748840B2 JP2748840B2 JP5349279A JP34927993A JP2748840B2 JP 2748840 B2 JP2748840 B2 JP 2748840B2 JP 5349279 A JP5349279 A JP 5349279A JP 34927993 A JP34927993 A JP 34927993A JP 2748840 B2 JP2748840 B2 JP 2748840B2
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- Japan
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Description
【０００１】
【産業上の利用分野】本発明は通信装置を無瞬断で切り
換える無瞬断切換方法およびその装置に関するものであ
る。
換える無瞬断切換方法およびその装置に関するものであ
る。
【０００２】
【従来の技術】従来、この種の無瞬断切換方式は通信装
置等において、伝送路を収容するハイウェイ単位に無瞬
断切換を行うという目的に使用されている。図４は従来
の無瞬断切換方式の一例を示すブロック図である。この
回路は０系の回線２４、１系の回線２５、０系の書込制
御器２６、１系の書込制御器２７、０系のメモリ２８、
１系のメモリ２９、パターン比較器３０、パターン比較
器３０の入力である切換制御信号１４、切換応答信号３
１、選択回路１１、選択回路１１の出力信号１６とを有
する。
置等において、伝送路を収容するハイウェイ単位に無瞬
断切換を行うという目的に使用されている。図４は従来
の無瞬断切換方式の一例を示すブロック図である。この
回路は０系の回線２４、１系の回線２５、０系の書込制
御器２６、１系の書込制御器２７、０系のメモリ２８、
１系のメモリ２９、パターン比較器３０、パターン比較
器３０の入力である切換制御信号１４、切換応答信号３
１、選択回路１１、選択回路１１の出力信号１６とを有
する。
【０００３】この装置は０系の回線２４を現用回線、１
系の回線２５を予備回線と仮定すると、０系の回線２４
と１系の回線２５とで、各々の入力信号に位相差による
フレーム位相の不一致がある場合、切換制御信号１４が
パターン比較器３０に入力される。０系の回線の信号と
１系の回線の信号はそれぞれ０系の書込制御器２６と１
系の書込制御器２７を介して０系のメモリ２８と１系の
メモリ２９に蓄えられる。０系のメモリ２８と１系のメ
モリ２９に蓄えられた０系の回線の信号パターンと、１
系の回線の信号のパターンは、パターン比較器３０に切
換制御信号１４が入力されているために、パターン比較
器３０で１ビットずつ比較される。図５はパターン比較
器３０の動作を示す図であり、図５（ａ）は０系の回線
の信号パターン、図５（ｂ）は１系の回線の信号パター
ン、（ｃ）は１ビットシフトされた０系の回線の信号パ
ターン、（ｄ）は１系の回線の信号パターン、（ｅ）は
更に１ビットシフトされた０系の回線の信号パターン、
（ｆ）は１系の回線の信号パターンである。（ａ）、
（ｄ）、（ｆ）は同一の信号を重複して記載している。
今、０系の回線の信号のパターン（ａ）と１系の回線の
信号パターン（ｂ）が一致していなければ、パターン比
較器３０より制御信号が書き込み制御器２６へ供給さ
れ、書込制御信号２６において０系の回線の信号のパタ
ーンが１ビットシフトされたうえ、メモリ２８に書き込
まれるので、パターン比較器３０において１ビットシフ
トした０系の回線の信号のパターン（ｃ）と１系の回線
の信号のパターン（ｄ）が比較される。ここでも、双方
のパターンが一致していなければ、更に１ビットシフト
された０系の信号のパターン（ｅ）と１系の信号のパタ
ーン（ｆ）が比較される。この動作を繰返し、パターン
の一致後、０系の回線と１系の回線のデータの位相が一
致した場合、０系の回線から１系の回線に無瞬断で切り
換えられる。
系の回線２５を予備回線と仮定すると、０系の回線２４
と１系の回線２５とで、各々の入力信号に位相差による
フレーム位相の不一致がある場合、切換制御信号１４が
パターン比較器３０に入力される。０系の回線の信号と
１系の回線の信号はそれぞれ０系の書込制御器２６と１
系の書込制御器２７を介して０系のメモリ２８と１系の
メモリ２９に蓄えられる。０系のメモリ２８と１系のメ
モリ２９に蓄えられた０系の回線の信号パターンと、１
系の回線の信号のパターンは、パターン比較器３０に切
換制御信号１４が入力されているために、パターン比較
器３０で１ビットずつ比較される。図５はパターン比較
器３０の動作を示す図であり、図５（ａ）は０系の回線
の信号パターン、図５（ｂ）は１系の回線の信号パター
ン、（ｃ）は１ビットシフトされた０系の回線の信号パ
ターン、（ｄ）は１系の回線の信号パターン、（ｅ）は
更に１ビットシフトされた０系の回線の信号パターン、
（ｆ）は１系の回線の信号パターンである。（ａ）、
（ｄ）、（ｆ）は同一の信号を重複して記載している。
今、０系の回線の信号のパターン（ａ）と１系の回線の
信号パターン（ｂ）が一致していなければ、パターン比
較器３０より制御信号が書き込み制御器２６へ供給さ
れ、書込制御信号２６において０系の回線の信号のパタ
ーンが１ビットシフトされたうえ、メモリ２８に書き込
まれるので、パターン比較器３０において１ビットシフ
トした０系の回線の信号のパターン（ｃ）と１系の回線
の信号のパターン（ｄ）が比較される。ここでも、双方
のパターンが一致していなければ、更に１ビットシフト
された０系の信号のパターン（ｅ）と１系の信号のパタ
ーン（ｆ）が比較される。この動作を繰返し、パターン
の一致後、０系の回線と１系の回線のデータの位相が一
致した場合、０系の回線から１系の回線に無瞬断で切り
換えられる。
【０００４】
【発明が解決しようとする課題】しかしながらこのよう
な従来の装置は、伝送路を収容するハイウェイ単位の無
瞬断切換を目的としているために、ネットワークを管理
する上での最小の単位であるパス単位の無瞬断切換はで
きず、ネットワークの細部に対する信頼度が低いという
課題を有する。本発明はこのような状況に鑑みてなされ
たもので、パス単位の無瞬断切換を行うようにしたもの
である。
な従来の装置は、伝送路を収容するハイウェイ単位の無
瞬断切換を目的としているために、ネットワークを管理
する上での最小の単位であるパス単位の無瞬断切換はで
きず、ネットワークの細部に対する信頼度が低いという
課題を有する。本発明はこのような状況に鑑みてなされ
たもので、パス単位の無瞬断切換を行うようにしたもの
である。
【０００５】
【課題を解決するための手段】このような課題を解決す
るために、請求項１記載の発明は、０系および１系伝送
路の運用に先立って行われる試験時には、０系および１
系伝送路の遅延差を検出し、検出した遅延差に基づいて
０系および１系の遅延量を調整することにより０系およ
び１系から受信した信号を出力する場合の出力位相を予
め一致させておき、実際の運用時には、所定パスの切り
換えを要求する切換制御信号に応じて、前記パスの時間
位置に同期したタイミングで０系および１系の伝送路か
ら得られた信号を無瞬断で切り換えるようにしたもので
ある。 また、請求項２記載の発明は、請求項１記載の発
明において、試験時には、送信側から周期的に変化する
所定のテストパターンを０系および１系に同時に送信
し、受信側で０系および１系から受信した両テストパタ
ーンの信号変化点から０系と１系との遅延差を求め、遅
延の小さい方の信号を遅延の大きい方の信号の位相に合
致させることにより出力位相を一致させるようにしたも
のである。 また、請求項３記載の発明は、０系伝送路か
ら得られた信号を取り込み、任意の読み出し位相で出力
する第１のバッファと、１系伝送路から得られた信号を
取り込み、任意の読み出し位相で出力する第２のバッフ
ァと、０系および１系伝送路の運用に先立って行われる
試験時に、０系および１系伝送路から得られた両信号の
遅延差を検出する遅延差検出手段と、この遅延差検出手
段により検出された遅延差に基づいて第１および第２の
バッファの読み出し位相を制御することにより、第１お
よび第２のバッファから出力される信号の位相を一致さ
せる読出タイミング制御回路と、実際の運用時に、所定
パスの切り換えを要求する切換制御信号に応じて、前記
パスの時間位置に同期したタイミングで第１および第２
のバッファからの出力を無瞬断で切り換える選択回路と
を備えるものである。
るために、請求項１記載の発明は、０系および１系伝送
路の運用に先立って行われる試験時には、０系および１
系伝送路の遅延差を検出し、検出した遅延差に基づいて
０系および１系の遅延量を調整することにより０系およ
び１系から受信した信号を出力する場合の出力位相を予
め一致させておき、実際の運用時には、所定パスの切り
換えを要求する切換制御信号に応じて、前記パスの時間
位置に同期したタイミングで０系および１系の伝送路か
ら得られた信号を無瞬断で切り換えるようにしたもので
ある。 また、請求項２記載の発明は、請求項１記載の発
明において、試験時には、送信側から周期的に変化する
所定のテストパターンを０系および１系に同時に送信
し、受信側で０系および１系から受信した両テストパタ
ーンの信号変化点から０系と１系との遅延差を求め、遅
延の小さい方の信号を遅延の大きい方の信号の位相に合
致させることにより出力位相を一致させるようにしたも
のである。 また、請求項３記載の発明は、０系伝送路か
ら得られた信号を取り込み、任意の読み出し位相で出力
する第１のバッファと、１系伝送路から得られた信号を
取り込み、任意の読み出し位相で出力する第２のバッフ
ァと、０系および１系伝送路の運用に先立って行われる
試験時に、０系および１系伝送路から得られた両信号の
遅延差を検出する遅延差検出手段と、この遅延差検出手
段により検出された遅延差に基づいて第１および第２の
バッファの読み出し位相を制御することにより、第１お
よび第２のバッファから出力される信号の位相を一致さ
せる読出タイミング制御回路と、実際の運用時に、所定
パスの切り換えを要求する切換制御信号に応じて、前記
パスの時間位置に同期したタイミングで第１および第２
のバッファからの出力を無瞬断で切り換える選択回路と
を備えるものである。
【０００６】
【作用】請求項１から請求項３の発明は、回線を運用す
る前にパス試験を行って０系のパスと１系のパスとの間
の時間差を検出し、その時間差より０系のバッファと１
系のバッファの読出タイミングを決め、この読出タイミ
ングを固定し、位相が一致した状態で実際の回線運用中
の無瞬断切換を行う。
る前にパス試験を行って０系のパスと１系のパスとの間
の時間差を検出し、その時間差より０系のバッファと１
系のバッファの読出タイミングを決め、この読出タイミ
ングを固定し、位相が一致した状態で実際の回線運用中
の無瞬断切換を行う。
【０００７】
【実施例】図１は本発明の一実施例を示すブロック図で
ある。図１において、図４と同一部分は同記号を用いて
いる。本発明はネットワークの細部の信頼性を向上させ
るのに必要なパス単位の無瞬断切換を可能にするように
している。ここでパスとはネットワークを管理する上で
の最小単位である。一般に、ディジタル伝送方式では、
ネットワークを管理する最小の単位である複数のパス
（例えば、ＩＳＤＮにおける仮想パス）をフレームに時
分割多重するとともに、これら複数のフレームによりマ
ルチフレームを構成することにより、比較的小さな通信
帯域を有する多数のパスを、広帯域の伝送路上に効率よ
く設定して通信を行うものとなっている。
ある。図１において、図４と同一部分は同記号を用いて
いる。本発明はネットワークの細部の信頼性を向上させ
るのに必要なパス単位の無瞬断切換を可能にするように
している。ここでパスとはネットワークを管理する上で
の最小単位である。一般に、ディジタル伝送方式では、
ネットワークを管理する最小の単位である複数のパス
（例えば、ＩＳＤＮにおける仮想パス）をフレームに時
分割多重するとともに、これら複数のフレームによりマ
ルチフレームを構成することにより、比較的小さな通信
帯域を有する多数のパスを、広帯域の伝送路上に効率よ
く設定して通信を行うものとなっている。
【０００８】無瞬断切換回路は０系のパッケージ１、１
系のパッケージ２、特定パターンの変化点を検出する０
系の遅延検出回路５、１系の遅延検出回路６、０系の遅
延検出回路５の出力と１系の遅延検出回路６の出力との
比較を行う比較器７、読出タイミング制御回路１０、０
系のパッケージの出力と１系のパッケージの出力で冗長
系の一方を選択する選択回路１１と、選択回路１１にお
ける切換動作をコントロールする切換回路１４、切換制
御信号１５、選択回路１１の出力信号１６とからなる。
系のパッケージ２、特定パターンの変化点を検出する０
系の遅延検出回路５、１系の遅延検出回路６、０系の遅
延検出回路５の出力と１系の遅延検出回路６の出力との
比較を行う比較器７、読出タイミング制御回路１０、０
系のパッケージの出力と１系のパッケージの出力で冗長
系の一方を選択する選択回路１１と、選択回路１１にお
ける切換動作をコントロールする切換回路１４、切換制
御信号１５、選択回路１１の出力信号１６とからなる。
【０００９】０系のパッケージ１は０系のパス１２を収
容し、伝送路クロックを装置内クロックへ乗せ換えるフ
レームアライナ３、０系のフレームアライナ３の出力を
取り込む０系のバッファ８を有する。同様に、１系のパ
ッケージ２は１系のパス１３を収容し、１系のフレーム
アライナ４、１系のバッファ９を有する。
容し、伝送路クロックを装置内クロックへ乗せ換えるフ
レームアライナ３、０系のフレームアライナ３の出力を
取り込む０系のバッファ８を有する。同様に、１系のパ
ッケージ２は１系のパス１３を収容し、１系のフレーム
アライナ４、１系のバッファ９を有する。
【００１０】送信側の回路は０系の送信パッケージ１
７、１系の送信パッケージ１８、パス試験時の特定パタ
ーンを発生するパターン発生回路２３とからなる。０系
の送信パッケージ１７は０系の送信側の入力パス２１を
収容し、０系の試験接続部１９を有する。１系の送信パ
ッケージ１８は１系の送信側の入力パス２２を収容し、
１系の試験接続部２０を有する。
７、１系の送信パッケージ１８、パス試験時の特定パタ
ーンを発生するパターン発生回路２３とからなる。０系
の送信パッケージ１７は０系の送信側の入力パス２１を
収容し、０系の試験接続部１９を有する。１系の送信パ
ッケージ１８は１系の送信側の入力パス２２を収容し、
１系の試験接続部２０を有する。
【００１１】このように構成された装置の動作は次の通
りである。回線を運用する前に、送信側から０系、１系
のパスにパス試験のため、同時刻に特定パターンをイン
サートし、受信側でそのパターンをドロップさせ、受信
できるようにする。パターン発生回路２３から生じる特
定パターンは０系の送信パッケージの試験接続部１９
と、１系の送信パッケージの試験接続部２０へ送出され
る。０系の送信パッケージの試験接続部１９と１系の送
信パッケージの試験接続部２０では、パターン発生回路
２３から送られる信号を出力するようになっている。
りである。回線を運用する前に、送信側から０系、１系
のパスにパス試験のため、同時刻に特定パターンをイン
サートし、受信側でそのパターンをドロップさせ、受信
できるようにする。パターン発生回路２３から生じる特
定パターンは０系の送信パッケージの試験接続部１９
と、１系の送信パッケージの試験接続部２０へ送出され
る。０系の送信パッケージの試験接続部１９と１系の送
信パッケージの試験接続部２０では、パターン発生回路
２３から送られる信号を出力するようになっている。
【００１２】この動作により０系のパスおよび１系のパ
スに同一の特定パターンがインサートされる。パス試験
時の特定パターンはマルチフレーム以上の周期であり、
一定時間間隔毎にパターンが変化するようにしておく。
図２はパス試験時の特定パターンの長さを示す図であ
り、マルチフレームのフレーム数はｓで、斜線がパス試
験時の特定パターンで、マルチフレームの周期Ｓの前後
に１フレームずつ加え、マルチフレームの周期Ｓよりも
長い周期となるように構成してある。
スに同一の特定パターンがインサートされる。パス試験
時の特定パターンはマルチフレーム以上の周期であり、
一定時間間隔毎にパターンが変化するようにしておく。
図２はパス試験時の特定パターンの長さを示す図であ
り、マルチフレームのフレーム数はｓで、斜線がパス試
験時の特定パターンで、マルチフレームの周期Ｓの前後
に１フレームずつ加え、マルチフレームの周期Ｓよりも
長い周期となるように構成してある。
【００１３】この理由としては、パス試験時の特定パタ
ーンがマルチフレーム以下の周期であった場合、パス試
験時の特定パターンの変化点がマルチフレームの周期よ
り短い間隔となるため、後に説明する遅延検出回路にお
いて、特定パターン上の誤った位相に同期する可能性が
あるためである。
ーンがマルチフレーム以下の周期であった場合、パス試
験時の特定パターンの変化点がマルチフレームの周期よ
り短い間隔となるため、後に説明する遅延検出回路にお
いて、特定パターン上の誤った位相に同期する可能性が
あるためである。
【００１４】そのパス試験時の特定パターンは０系のパ
ス１２と１系のパス１３を通って０系の受信パッケージ
１と１系の受信パッケージ２に取り込まれる。受信側パ
ッケージ内のフレームアライナの出力が、パス試験時に
は０系の遅延検出回路５と、１系の遅延検出回路６では
パス試験時の特定パターンの変化点が検出される。
ス１２と１系のパス１３を通って０系の受信パッケージ
１と１系の受信パッケージ２に取り込まれる。受信側パ
ッケージ内のフレームアライナの出力が、パス試験時に
は０系の遅延検出回路５と、１系の遅延検出回路６では
パス試験時の特定パターンの変化点が検出される。
【００１５】図３は０系のパス試験時の特定パターンの
変化点タイミングと、１系のパス試験時の特定パターン
の変化点タイミングと、それらの遅延量を示す図であ
る。０系のパス試験時の特定パターンを（ａ）、１系の
試験時の特定パターンを（ｂ）０系のパス試験時の特定
パターンの変化点をｍ、１系のパス試験時の特定パター
ンの変化点をｎとすると、０系の遅延検出回路５は
（ａ）の変化点のタイミングｍを１系の遅延検出回路６
は（ｂ）の変化点のタイミングｎを検出する。
変化点タイミングと、１系のパス試験時の特定パターン
の変化点タイミングと、それらの遅延量を示す図であ
る。０系のパス試験時の特定パターンを（ａ）、１系の
試験時の特定パターンを（ｂ）０系のパス試験時の特定
パターンの変化点をｍ、１系のパス試験時の特定パター
ンの変化点をｎとすると、０系の遅延検出回路５は
（ａ）の変化点のタイミングｍを１系の遅延検出回路６
は（ｂ）の変化点のタイミングｎを検出する。
【００１６】比較器７がそれぞれの変化点のタイミング
を取り込み、比較し、遅延量の大きい（ｂ）の変化点の
タイミングを読出タイミング制御回路１０に通知する。
読出タイミング制御回路１０は０系のバッファ８内と、
１系のバッファ９内のパターンの出力位相を完全に一致
させる制御信号を０系のバッファ８と１系のバッファ９
へ送出する。これにより、遅延量の小さい（ａ）が入力
される０系のバッファ８において、遅延量ｐに相当する
時間を吸収し、０系のバッファ８と１系のバッファ９は
同位相でパターンを出力する。
を取り込み、比較し、遅延量の大きい（ｂ）の変化点の
タイミングを読出タイミング制御回路１０に通知する。
読出タイミング制御回路１０は０系のバッファ８内と、
１系のバッファ９内のパターンの出力位相を完全に一致
させる制御信号を０系のバッファ８と１系のバッファ９
へ送出する。これにより、遅延量の小さい（ａ）が入力
される０系のバッファ８において、遅延量ｐに相当する
時間を吸収し、０系のバッファ８と１系のバッファ９は
同位相でパターンを出力する。
【００１７】このようにして、読出タイミングを一致さ
せた状態にしておくことにより、実際の回線運用中にパ
ス切換に同期して発生する切換制御信号１５によって切
換制御回路１４が駆動され、そこからの出力を受けた選
択回路１１がマルチフレームタイミングに同期して切り
換わることで、瞬断なく切換が実行できる。
せた状態にしておくことにより、実際の回線運用中にパ
ス切換に同期して発生する切換制御信号１５によって切
換制御回路１４が駆動され、そこからの出力を受けた選
択回路１１がマルチフレームタイミングに同期して切り
換わることで、瞬断なく切換が実行できる。
【００１８】
【発明の効果】以上説明したように請求項１から請求項
３の発明は、回線を運用する前にパス単位でパス試験を
行って０系のパス、１系のパスとの伝送路の経路差によ
って生ずる遅延量を検出し、遅延量の大きい側のパス試
験時の特定パターンの変化点タイミングに基づいて読出
タイミングを決め、この読出タイミング固定し、位相が
一致した状態で実際の回線運用中の無瞬断切換を行うよ
うにしたので、ネットワークを管理する上で最小単位で
あるパス単位の無瞬断切換が可能になり、ネットワーク
細部に対する信性の向上につながるという効果を有す
る。
３の発明は、回線を運用する前にパス単位でパス試験を
行って０系のパス、１系のパスとの伝送路の経路差によ
って生ずる遅延量を検出し、遅延量の大きい側のパス試
験時の特定パターンの変化点タイミングに基づいて読出
タイミングを決め、この読出タイミング固定し、位相が
一致した状態で実際の回線運用中の無瞬断切換を行うよ
うにしたので、ネットワークを管理する上で最小単位で
あるパス単位の無瞬断切換が可能になり、ネットワーク
細部に対する信性の向上につながるという効果を有す
る。
【図１】本発明の一実施例を示す図である。
【図２】パス試験時の特定パスの長さを示す図である。
【図３】０系のパス試験時の特定パターンの変化点タイ
ミングと、１系のパス試験時の特定点タイミングと、そ
の遅延差を示す図である。
ミングと、１系のパス試験時の特定点タイミングと、そ
の遅延差を示す図である。
【図４】従来の無瞬断切換方式の一例を示すブロック図
である。
である。
【図５】パターン比較器３０の動作を説明するための図
である。
である。
１、２ 受信パッケージ ３、４ フレームアライナ ５、６ 遅延検出回路 ７ 比較器 ８、９ バッファ １０ 読出タイミング制御回路 １１ 選択回路 １２、１３、２１、２２ パス １４ 切換制御回路 １７、１８ 送信パッケージ １９、２０試験接続部 ２３ パターン発生器 ２４、２５ 回線 ２６、２７ 書込制御器 ２８、２９ メモリ ３０ パターン比較器
Claims (3)
- 【請求項１】 複数のパスがフレームに時分割多重化さ
れ、かつこれら複数のフレームからマルチフレームが構
成されている信号を、並列的に設けられた０系および１
系の伝送路に送信し、受信側で０系および１系の伝送路
から得られた信号を必要に応じて無瞬断で切り換える無
瞬断切換方法において、０系および１系伝送路の運用に先立って行われる試験時
には、 ０系および１系伝送路の遅延差を検出し、検出した遅延
差に基づいて０系および１系の遅延量を調整することに
より０系および１系から受信した信号を出力する場合の
出力位相を予め一致させておき、 実際の運用時には、 所定パスの切り換えを要求する切換制御信号に応じて、
前記パスの時間位置に同期したタイミングで０系および
１系の伝送路から得られた信号を無瞬断で切り換える こ
とを特徴とする無瞬断切換方法。 - 【請求項２】 請求項１記載の無瞬断切換方法におい
て、 試験時には、 送信側から周期的に変化する所定のテストパターンを０
系および１系に同時に送信し、受信側で０系および１系
から受信した両テストパターンの信号変化点から０系と
１系との遅延差を求め、遅延の小さい方の信号を遅延の
大きい方の信号の位相に合致させることにより出力位相
を一致させる ことを特徴とする無瞬断切換方法。 - 【請求項３】 複数のパスがフレームに時分割多重化さ
れ、かつこれら複数のフレームからマルチフレームが構
成されている信号を、送信側から並列的に設けられた０
系および１系の伝送路に送信し、受信側で０系および１
系の伝送路から得られた信号を必要に応じて無瞬断で切
り換える無瞬断切換装置において、 ０系伝送路から得られた信号を取り込み、任意の読み出
し位相で出力する第１のバッファと、 １系伝送路から得られた信号を取り込み、任意の読み出
し位相で出力する第２のバッファと、 ０系および１系伝送路の運用に先立って行われる試験時
に、０系および１系伝 送路から得られ両信号の遅延差を
検出する遅延差検出手段と、 この遅延差検出手段により検出された遅延差に基づいて
第１および第２のバッファの読み出し位相を制御するこ
とにより、第１および第２のバッファから出力される信
号の位相を一致させる読出タイミング制御回路と、 実際の運用時に、所定パスの切り換えを要求する切換制
御信号に応じて、前記パスの時間位置に同期したタイミ
ングで第１および第２のバッファからの出力を無瞬断で
切り換える選択回路とを備える ことを特徴とする無瞬断
切換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5349279A JP2748840B2 (ja) | 1993-12-28 | 1993-12-28 | 無瞬断切換方法およびその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5349279A JP2748840B2 (ja) | 1993-12-28 | 1993-12-28 | 無瞬断切換方法およびその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202857A JPH07202857A (ja) | 1995-08-04 |
| JP2748840B2 true JP2748840B2 (ja) | 1998-05-13 |
Family
ID=18402694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5349279A Expired - Lifetime JP2748840B2 (ja) | 1993-12-28 | 1993-12-28 | 無瞬断切換方法およびその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2748840B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5797749A (en) * | 1980-12-10 | 1982-06-17 | Fujitsu Ltd | Synchronous switching system without momentary break |
| JPH03201840A (ja) * | 1989-12-28 | 1991-09-03 | Nippon Telegr & Teleph Corp <Ntt> | 無瞬断切替回路 |
| JPH04243335A (ja) * | 1991-01-18 | 1992-08-31 | Fujitsu Ltd | 無瞬断回線切替回路 |
-
1993
- 1993-12-28 JP JP5349279A patent/JP2748840B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202857A (ja) | 1995-08-04 |
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