JPS59224941A - デ−タ伝送方式 - Google Patents
デ−タ伝送方式Info
- Publication number
- JPS59224941A JPS59224941A JP58099356A JP9935683A JPS59224941A JP S59224941 A JPS59224941 A JP S59224941A JP 58099356 A JP58099356 A JP 58099356A JP 9935683 A JP9935683 A JP 9935683A JP S59224941 A JPS59224941 A JP S59224941A
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- JP
- Japan
- Prior art keywords
- circuit
- data
- line
- signal
- interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、データ交換網とデータ端末間のデータ伝送方
式に係り、特にＸ、２１接続手順を有する同期式端末に
好適な、網との接続方式に関するものである。
式に係り、特にＸ、２１接続手順を有する同期式端末に
好適な、網との接続方式に関するものである。
公衆データ交換網と同期式データ端末間のインタフェー
スの１つとして、ＣＣ工ＴＴよシＸ、２１で規定されて
いるインタフェースが勧告されている。本インタフェー
スは、データ端末（ＤＴＥ＞とデータ交換網の回線終端
装置（ＤＣＥ）間に５対の信号線を要する。すなわち、
ＤＴＥよりＤＣＥへの送信データ線Ｔ、コントロール線
Ｃ１ＤＣＥよりＤＴＰへの受信データ線Ｒ１インデイケ
ーション線■、および信号エレメントタイミング線Ｓで
ある。このために、本インタフェースを有する端末を有
する端末を接続するデータ通信システムを構築する場合
、データ通信網と端末間の線数が多いため、工事ケーブ
ル数が増してしまうという欠点がある。
スの１つとして、ＣＣ工ＴＴよシＸ、２１で規定されて
いるインタフェースが勧告されている。本インタフェー
スは、データ端末（ＤＴＥ＞とデータ交換網の回線終端
装置（ＤＣＥ）間に５対の信号線を要する。すなわち、
ＤＴＥよりＤＣＥへの送信データ線Ｔ、コントロール線
Ｃ１ＤＣＥよりＤＴＰへの受信データ線Ｒ１インデイケ
ーション線■、および信号エレメントタイミング線Ｓで
ある。このために、本インタフェースを有する端末を有
する端末を接続するデータ通信システムを構築する場合
、データ通信網と端末間の線数が多いため、工事ケーブ
ル数が増してしまうという欠点がある。
本発明の目的は、上記欠点をなくシ、信号線数の削減を
図る方式を提供することにある。
図る方式を提供することにある。
本発明は、Ｘ、２１接続手順を提供する網のインタフェ
ースである回線終端装置（ＤＣＥ）側には、マルチプレ
クス回路、デマルチプレクス回路および同期化回路を設
け、Ｘ、２１接続手順を有するデータ端末（ＤＴＥ側）
側には、ＤＣＥからの受信データから伝送速度を再生す
るディジタルＰ Ｌ Ｌ（ｐｈＢｓｅ−ｌｏｃｋｅｄ
Ｌｏｏｐ ） 、−ｒルナプレ２２回路、デマルチプレ
クス回路および同期化回路を設け、データ速度の２倍の
速度で伝送するととによシ、データ信号と制御信号とを
多重化し、信号エレメントクロック線を不要とすること
で、ＤＴＥとＤＣＢ間の信号線数を削減するものである
。
ースである回線終端装置（ＤＣＥ）側には、マルチプレ
クス回路、デマルチプレクス回路および同期化回路を設
け、Ｘ、２１接続手順を有するデータ端末（ＤＴＥ側）
側には、ＤＣＥからの受信データから伝送速度を再生す
るディジタルＰ Ｌ Ｌ（ｐｈＢｓｅ−ｌｏｃｋｅｄ
Ｌｏｏｐ ） 、−ｒルナプレ２２回路、デマルチプレ
クス回路および同期化回路を設け、データ速度の２倍の
速度で伝送するととによシ、データ信号と制御信号とを
多重化し、信号エレメントクロック線を不要とすること
で、ＤＴＥとＤＣＢ間の信号線数を削減するものである
。
以下、本発明の一実施例を図を用いて説明する。
第１図は本発明におけるＸ、２１インタフエースを有す
る端末（ＤＴＥ）と網の回線終端装置（ＤＣＥ）の−接
続例である。ＤＣＢのインタフェース変換回路ＩＣ０Ｎ
Ｖ１は、Ｘ、２１インタフエースにおけるＲ線およびＴ
線の情報をマルチプレクス回路２によシ多重化し、Ｒ′
線に送出するとともに、ＤＴＥよシのＴ′線の情報をＴ
線とＣ線の情報に分離する。一方、ＤＴＥのインタフェ
ース変換回路Ｃ０ＮＶ２は、Ｘ、２１インタフエースに
おけるＴ線およびＴ線の情報をマルチプレクス回路１に
よシ多重化しＴ′線に送出するとともに、ＤＣＥよりの
Ｒ′線の情報をＲ線とＴ線の情報に分離する。第２図に
、データ伝送に関して本発明で使用するクロックの関係
を示す。Ｃ０ＮＶ２けクロックＳ／からクロック生成回
路２が信号５を生成しマルチプレクス回路２に送る。マ
ルチプレクス回路２は信号５に従って、Ｒ線、Ｔ線の情
報を同期情報Ｓとともに多重化してＲ′線に送出する。
る端末（ＤＴＥ）と網の回線終端装置（ＤＣＥ）の−接
続例である。ＤＣＢのインタフェース変換回路ＩＣ０Ｎ
Ｖ１は、Ｘ、２１インタフエースにおけるＲ線およびＴ
線の情報をマルチプレクス回路２によシ多重化し、Ｒ′
線に送出するとともに、ＤＴＥよシのＴ′線の情報をＴ
線とＣ線の情報に分離する。一方、ＤＴＥのインタフェ
ース変換回路Ｃ０ＮＶ２は、Ｘ、２１インタフエースに
おけるＴ線およびＴ線の情報をマルチプレクス回路１に
よシ多重化しＴ′線に送出するとともに、ＤＣＥよりの
Ｒ′線の情報をＲ線とＴ線の情報に分離する。第２図に
、データ伝送に関して本発明で使用するクロックの関係
を示す。Ｃ０ＮＶ２けクロックＳ／からクロック生成回
路２が信号５を生成しマルチプレクス回路２に送る。マ
ルチプレクス回路２は信号５に従って、Ｒ線、Ｔ線の情
報を同期情報Ｓとともに多重化してＲ′線に送出する。
この場合の多重化されたＲ′線の一つの例を第２図に示
す。ＤＴＥのＣ０ＮＶ１はＲ′線を受信すると、ディジ
タｋ Ｐ Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｊ、
ｏｏｐ ）が、クロックＳ“を再生しクロック生成回路
１に送る。
す。ＤＴＥのＣ０ＮＶ１はＲ′線を受信すると、ディジ
タｋ Ｐ Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｊ、
ｏｏｐ ）が、クロックＳ“を再生しクロック生成回路
１に送る。
クロックＳ″とクロックＳ′とは第２図に示すように、
同位相、同一周波数である。クロック生成回路１は、ク
ロックＳ“から信号２、および信号３を生成し、それぞ
れデマルチプレクス回路１、同期回路１に送信する。デ
マルチプレクス回路１は、信号２に従ってＲ′線からＲ
線、１線情報を分離し、一方同期回路１は、信号３に従
って、Ｒ′線の情報から同期情報Ｓを取り込み、同期外
れが生じているかどうかを判定し、同期外れが発生した
場合は、クロック生成回路１に信号４で通知する。クロ
ック生成回路１は、信号４によって、同期外れが発生し
た旨の通知を受けた場合、信号２および信号３を調整す
ることで同期外れを補正する。
同位相、同一周波数である。クロック生成回路１は、ク
ロックＳ“から信号２、および信号３を生成し、それぞ
れデマルチプレクス回路１、同期回路１に送信する。デ
マルチプレクス回路１は、信号２に従ってＲ′線からＲ
線、１線情報を分離し、一方同期回路１は、信号３に従
って、Ｒ′線の情報から同期情報Ｓを取り込み、同期外
れが生じているかどうかを判定し、同期外れが発生した
場合は、クロック生成回路１に信号４で通知する。クロ
ック生成回路１は、信号４によって、同期外れが発生し
た旨の通知を受けた場合、信号２および信号３を調整す
ることで同期外れを補正する。
尚第２図においてＴ、Ｒ，Ｃ，ＩはそれぞれＴ線）Ｒ線
、Ｃ線、Ｔ線の情報を示し、Ｓは同期情報を示す。
、Ｃ線、Ｔ線の情報を示し、Ｓは同期情報を示す。
ＤＴＥからのＴ線、およびＣ線情報は、ＣＯＮ■１のマ
ルチプレクス回路１が、信号１に従って同期情報Ｓとと
もに多重化され Ｔ／線に送出される。
ルチプレクス回路１が、信号１に従って同期情報Ｓとと
もに多重化され Ｔ／線に送出される。
Ｔ′線はＣ０ＮＶ２のデマルチプレックス回路２が、ク
ロック生成回路２からの信号６に従って、Ｔ線、および
Ｃ線情報に分離する。Ｃ０ＮＶ２の同期回路２はＣ０Ｎ
Ｖ１の同期回路１と同様な動作によって同期の維持を行
なう。
ロック生成回路２からの信号６に従って、Ｔ線、および
Ｃ線情報に分離する。Ｃ０ＮＶ２の同期回路２はＣ０Ｎ
Ｖ１の同期回路１と同様な動作によって同期の維持を行
なう。
本実施例は、インタフェース変換回路Ｃ０ＮＶ １゜Ｃ
０ＮＶ２ がそれぞれＤＴＢ、ＤＣＥ内ｉｎる場合（５
） ２３ について示したが、第３図に示すように、Ｃ０ＮＶ１、
Ｃ０ＮＶ２を、Ｄ’ｌ’Ｅ、ＤＣＥの外部装置トシて設
置することも可能である。このとき、Ｃ０ＮＶ１内に、
信号エレメントクロック線ＳからクロックＳ′を生成し
得るディジタルＰＬＬを設けるととにより、ＤＣＥ側の
インタフェースを全く変更なしに、本方式を適用するこ
とも可能である。
０ＮＶ２ がそれぞれＤＴＢ、ＤＣＥ内ｉｎる場合（５
） ２３ について示したが、第３図に示すように、Ｃ０ＮＶ１、
Ｃ０ＮＶ２を、Ｄ’ｌ’Ｅ、ＤＣＥの外部装置トシて設
置することも可能である。このとき、Ｃ０ＮＶ１内に、
信号エレメントクロック線ＳからクロックＳ′を生成し
得るディジタルＰＬＬを設けるととにより、ＤＣＥ側の
インタフェースを全く変更なしに、本方式を適用するこ
とも可能である。
本発明によシ、データ交換網とデータ端末間を、ＣＣＩ
ＴＴ勧告Ｘ、２１手順で接続するインタフェースにおい
て、データ信号Ｔ、Ｈに制御信号Ｃ１■を多重化するこ
とができ、かつ信号エレメントクロック線Ｓを不要とす
ることができるので、端末と網間の信号線数を削減でき
る効果がある。
ＴＴ勧告Ｘ、２１手順で接続するインタフェースにおい
て、データ信号Ｔ、Ｈに制御信号Ｃ１■を多重化するこ
とができ、かつ信号エレメントクロック線Ｓを不要とす
ることができるので、端末と網間の信号線数を削減でき
る効果がある。
第１図〜第３図は本発明の詳細な説明図であ１；
Claims (1)
- データ交換網とデータ端末間を接続する網と端末間イン
タフェースにおいて、データ交換網側とデータ端末側そ
れぞれに、マルチプレクス回路、デマルチプレクス回路
、同期化回路、およびディジタルＰＬＬ回路とから構成
されるインタフェース変換回路を設け、データ信号と制
御信号とを多重化し、信号線と信号エレメントクロック
線を削減することを特徴とするデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58099356A JPS59224941A (ja) | 1983-06-06 | 1983-06-06 | デ−タ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58099356A JPS59224941A (ja) | 1983-06-06 | 1983-06-06 | デ−タ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59224941A true JPS59224941A (ja) | 1984-12-17 |
Family
ID=14245311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58099356A Pending JPS59224941A (ja) | 1983-06-06 | 1983-06-06 | デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224941A (ja) |
-
1983
- 1983-06-06 JP JP58099356A patent/JPS59224941A/ja active Pending
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