JPH08507422A - ビット同期装置 - Google Patents

Abstract

(57)【要約】 本発明は、受信機において受信されたビットデータストリームが、該受信機の時間領域内に存在する等時性または独立同期クロック信号によりストローブされる時の、該ビットデータストリームの解釈のためのビット同期装置を提供する。これは、活動状態の位相アライナの遅延制御電圧の監視に基づく、第１および第２位相アライナのそれぞれの交互の活動化および非活動化によって実現される。これらの位相アライナは、それぞれ差動遅延素子（ＤＤＥ）を含む差動遅延線を利用し、該差動遅延素子はさらに、反転装置（ＩＮＶ１、ＩＮＶ２）の対を含み、それぞれの対の両装置は、正エッジに対する制御可能遅延と、負エッジに対するパルス波形回復機能とを、あるいは代わりに、負エッジに対する制御可能遅延と、正エッジに対するパルス波形回復機能とを有する。それぞれのＤＤＥは対称的に構成されているので、ＩＮＶ２の出力ＱおよびＱ（バー）からＩＮＶ１の入力ＦＢおよびＦ（バー）Ｂ（バー）への帰還は容易に行われることができ、遅延素子（ＤＤＥ）内のＩＮＶ１の出力ＱおよびＱ（バー）から前の遅延素子（ＤＤＥ）内のＩＮＶ２の入力ＦＢおよびＦ（バー）Ｂ（バー）のそれぞれへの帰還は容易に行われることができる。反転装置においてスレショルド電圧への到達が行われると直ちに、帰還経路がランプエッジを速やかに完全論理レベルへ変化させるので、前の段は、それが次のデータエッジに対して有するであろう回復機能のために準備され、妨害効果を回避する。

Description

【発明の詳細な説明】 ビット同期装置技術分野 本発明は、ビット同期装置に関し、特に好ましくは、メガヘルツ領域内のクロ ック周波数で動作し、かつ別個のクロック信号が実際的な理由のために同時に伝 送されえない、通信システムにおいて用いるためのビット同期装置に関する。序論 あるシステムにおける同期通信にとって、物理的振幅、信号周波数、伝送速度 は重要である。信号遅延が過度になると、受信機側において信頼性をもってデー タを解釈することは不可能である。これまで大多数の電子通信システムは、数十 メガヘルツまたはそれより低い領域内のクロック周波数によって動作してきた。 大多数のシステムの大きさにおいて、これは、クロック信号をしてシステム全体 を通じてクロッキングを行うのに有効ならしめるように、また伝送遅延がクロッ ク周期よりも一般に小さくなるように、クロック信号が発生せしめられうること を意味する。信号は、例えば、ケーブル、プリント回路板、光ファイバおよび集 積回路のような、大多数の媒体内を光速度のほぼ半分に等しい速度で伝搬しうる 。 クロック分配に対する要求は、システム速度が増大するのに伴って次第に大き くなる。正確な平衡化によれば、クロック信号が、それらが使用されるシステム 内の全てのサイトに同時に到着するように、クロッキング分配を構成することは 可能である。これは、通信が、共通の信号遅延上限を有するシステムの選択され た諸部分間において、クロッキング受信素子のためのセットアップ時間および保 持時間（クリィティカルレンジ）を超えないように行われることを可能にする。 さらに高いクロック周波数が用いられる時は、システム内の全ての信号は、もは や１クロック周期のスペース内において、それらの信号のそれぞれの宛先点に到 達することができなくなる。通常は、諸信号の一部は、該周期の終了以前にそれ らの宛先に到達する必要があるが、他の信号は、後の周期内に到着することが許 されうる。これを利用することにより、また、システムの最も重要な部分を高密 度に集積することにより、さらに高い周波数を用いること、また、ある信号が前 記周期時間の多数倍である伝送遅延を有するほど高い周波数を用いることさえで きる。そのような信号を信頼性をもって受信しうるためには、受信機能は、入来 信号の位相を検出しえなくてはならず、また、ローカルクロックとの関連におい て、いかなる位相比をも正しく処理しえなくてはならならない。高クロック周波 数は現代のディジタルシステムにおいて用いられ、その多くの場合に伝送におい て生じうる時間遅延は、単一データビットの時間に相当する大きさに達する。背景技術の説明 情報通信システムは、比較的長期間の間、前述のことに対する例外であった。 この場合、通信システム間の距離は、すでに中位の信号周波数において同期を必 要とするほど大きいものであった。この点に関し、以下の２つの方法が主として 適用されてきた。 １）ソースから宛先点への、データ信号およびクロック信号の双方の伝送。この 場合、受信機はクロック信号を伝送信号の解釈のために受信する。クロックおよ びデータ信号における伝送遅延への適応もまたデータを解釈する時に行われなく てはならない。 ２）いわゆるＰＬＬ技術の補助による、発振回路または位相同期ループを経ての クロックの再生。これはラインコードの使用を必要とする。 解釈の後、大多数の場合には、さらなる処理の前にデータを受信機の時間領域 へ伝送する必要がある。これは上述の技術の双方について言える。二重ポートメ モリ機能がこの目的のため必要になる。一般に、これらのシステムにおいては、 わずかな信号のみが同期を必要とする。 米国特許第４，１８１，９７５号明細書は、例えば、クロック信号およびデー タ信号の双方が伝送される場合のためのディジタル遅延線装置を教示している。 その構成は、通常用いられる増分的アナログ遅延素子に代わるディジタル連続遅 延を発生する技術を示している。それらのアナログ遅延素子は、遅延せしめられ るべき信号がディジタルビットまたはパルスである時に、相互に隣接する信号間 に時には相互変調を導入する傾向があるのである。これは、上記副段落１）にお いて述べたプロシージャに対応している。 米国特許第５，００３，５６１号明細書は、位相偏移またはジッタをも含みう る２進ディジタル信号を受信するもう１つの方法を教示しており、該ディジタル 信号は、該ディジタル信号に関連するなんらかの所望の位相位置を有することが でき、かつ該ディジタル信号のビットシーケンス周波数から周波数的にわずかに それることができる、付随するクロック信号を有する。 上記副段落２）によるクロック回復の例は、例えば、米国特許第４，５３５， ４５９号明細書に与えられている。この例は、２つの二安定Ｄ型フリップフロッ プと、２つの排他的ＯＲゲートと、可変周波数の被制御発振器との補助により行 われる。ＮＲＺシステムのための対応するシステムは、米国特許第５，１１７， １３５号明細書に示されている。 ディジタル位相アラインメントのもう１つの例は、米国特許第４，８２１，２ ９６号明細書に与えられている。この例は、入来信号の既知の同期ビット速度の 利点と、これらの信号が比較的純粋である事実とを利用しており、その場合デー タは、ローカルクロックの２つの位相０°および１８０°においてサンプリング され、その際これらの２つのサンプルが正しいデータを含むことが仮定される。 同じ発明者による米国特許第４，７５６，０１１号明細書にも、同様の技術が説 明されており、それによれば、サンプルは、ローカルクロックの位相角０°、９ ０°、１８０°および２７０°においてとられる。この技術は、多くの入来信号 を有する、より大きいシステムにおける位相アラインメントを実現するための多 数のレジスタの使用に基づいている。 多くの今日のシステムにおいては、無数の高周波データ信号が、実際のシステ ムおよび外部通信の双方に用いられている。システムを管理するために必要な高 精度で伝搬遅延を制御することは、同期なしには不可能である。大多数の信号は 、そのようなシステムにおいて同期を必要とし、上記副段落１）および２）に定 められている方法は、この環境においてはある欠点を有する。 クロックおよびデータ信号の双方を伝送する方法１）は、それぞれの信号に対 する接続の数を２倍にする。回路または回路板に対する接続の数は、長期間にわ たり、制限的構造要因を構成してきた。少数の信号に対する接続数の２倍化は通 常受入れられうるが、それは大多数の信号に対しては実現されえない。 方法２）のための発振回路またはＰＬＬ装置は、ピンを稀な利用度で使い尽く すことをも行う精密時間制御成分を必要とする。方法１）および２）は、共にそ れぞれの信号に対する二重ポートメモリを必要とする。 これらの弱点は、本発明によって克服される。全てのデータ信号は、局所的時 間制御領域内において共通クロック信号に位相アライン可能であり、従って、二 重ポートメモリ機能を必要としない。発明の要約 大きい調節フィールドおよび広帯域幅を有する遅延線の構成は、カスケードに 結合せしめられるべき複数の遅延素子であって、それぞれの該素子が全遅延の一 部に寄与する該複数の遅延素子を必要とする。データ信号の波形は、それぞれの 遅延段の後の増幅器段において回復される必要がある。同時に、ジッタおよびひ ずみを最小化するために、遅延段の数を最小化することが必要である。これは、 調節可能遅延段および波形再生段が、２つ一緒に非反転的になるように、共に適 切に反転を行うことを意味する。これは、正および負のエッジまたはフランク（ flank）間の遅延のどのような差でも、チェイン内において累算されることを意 味する。そのような波形のひずみは、このような遅延ロックループにおいて極め て厄介である。出力波形が、入力信号の遅延したコピーであることは、本質的に 重要である。大多数の機能の状況において、パルスひずみはデータ破壊を生じる 。これを避けるために、遅延素子は、本発明によれば、例えば、正のデータエッ ジに対する調節可能遅延素子として、また負エッジに対する波形回復素子として 作用する。該遅延素子は反転的なものである。これは、偶数の相互に同じ遅延素 子から、カスケード結合せしめられたチェインを構成することが可能であること を意味し、その場合、奇数番号素子は、例えば、正エッジを遅延させかつ負エッ ジを回復する。偶数の順番を有する素子は正確に同じことを行うが、これらの素 子は反転されたデータに作用し、その効果は反対で、すなわち、負エッジを遅延 させかつ正エッジを再生する。このようにして、遅延線を経ての途中におけるそ れぞれの信号変化は、調節可能遅延と信号改善との間の必要な交替を行う。全て の素子は同じであり、同じタイプのデータエッジにおいて同じタイプの装置と共 に機能するので、パルスひずみは偶数の素子に対しては極めて小さくなる。 調節可能遅延は、バイアス回路網により諸エッジの１つのエッジレートを制御 することによって得られる。それに続くパルス長回復段は、このランプをそれが 入力スレショルドに達するまで低レベルであるものとして解釈する。パルス長回 復段は、次に、ランプ信号がなお該回復段のスレショルドに近い間に速やかに切 り替わる。漏話効果を避けるために、また、先行段が次のデータエッジにおいて 有すべき回路機能のために速やかに該先行段を準備するために、それぞれの段は 、受信機段のスレショルド電圧への到達が行われると直ちに、ランプエッジを完 全論理レベルに速やかに変化させる帰還経路を有する。 大多数のシステムにおいては、共通クロックと個々のデータ信号との間に安定 した位相関係を保証することは不可能である。従って、ビット同期装置は、クロ ックとデータとの間の位相ドリフトを管理しえなくてはならない。位相アライナ の遅延調節範囲は限定されているので、ロックされた遅延ループは、位相ドリフ トが使用可能範囲の外側の遅延を必要とするようなものである時は、故障機能を 行うように固定される。機能を確実ならしめるために、２つの位相アライナは交 互に機能するように用いられる。これらの位相アライナは、少なくとも１単位間 隔の遅延調節範囲をカバーするように構成される。活動状態の位相アライナが、 駆動位相比を有する後続データの結果として、その遅延調節範囲の限界に近づく 時、クロックは休止またはアイドリング位相アライナを活動化し、該位相アライ ナは活動状態の遅延調節範囲内に十分にある帰還ループにおいて平衡を見出すよ うにステアリングされる。これは、位相ドリフトの方向に依存して、ビットスト リーム中において活動状態の位相アライナに関し１ビット前または後となる。こ の新たに活動化された位相アライナがロックされると、ビット同期制御論理装置 は、ビット同期による出力データを受信する論理装置に対して、他の位相アライ ナからのデータを予期するように命令する。それはまた、受信論理装置に、生じ たドリフトのタイプを知らせる。受信論理装置は、この情報を用いスイッチング 期間中に入力データを正しく処理する。もしデータ速度がクロック速度よりも大 きければ、受信論理装置は、スイッチング期間中に双方の位相アライナからデー タを受信する。もしデータ速度がクロック速度よりも遅ければ、受信論理装置は 、同じデータビットが切換え中の相互順次期間内に生じるようにするために、補 償 する必要がある。必要な動作範囲は、１位相アライナが反転クロック信号により 動作しうるようにすることによって、２単位間隔から１単位間隔へ減少せしめら れうる。 ビット同期装置の位相アライナの機能制御は、動作範囲の上限および下限が上 下へ超えられないように保証するために用いられる、位相アライナの遅延制御電 圧の補助により行われる。遅延制御電圧が高過ぎる、または低過ぎる時は、カッ トオーバまたは変化が開始される。使用可能な遅延機能範囲の限界点は、遅延電 圧を基準電圧と比較することによって確立される。位相アラインメントのために 使用可能な遅延動作範囲は、供給電圧、回路特性および温度に依存するので、適 応形基準電圧発生器が用いられる。発明の要約 本発明の第１目的は、受信機において該受信機の時間領域内において受信され たデータビットストリームを解釈するためのビット同期装置を提供することであ る。 本発明のもう１つの目的は、活動状態の位相アライナの遅延制御電圧の監視に 基づいて、第１および第２位相アライナをそれぞれ交互に活動化し、また非活動 化するためのビット同期装置に対する機能制御装置を提供することである。 本発明の第３目的は、位相相関クロック信号を伝送することなく、受信機の時 間領域内に存在する等時性または独立同期クロック信号により伝送信号がストロ ーブされる瞬間において該伝送信号が有効であることを保証する、ビット同期装 置のための位相アライナを提供することである。 本発明のもう１つの目的は、位相アライナに対する遅延線を提供することであ り、該遅延線は、反転素子の諸対の両素子が正エッジに対する制御可能遅延と負 エッジに対するパルス波形回復機能とを有し、あるいは、負エッジに対する制御 可能遅延と正エッジに対するパルス波形回復機能とを有する該反転素子の諸対を 含む。 本発明のさらにもう１つの目的は、受信機の時間領域内において、該受信機に より受信されたデータビットストリームを解釈するためのビット同期装置内の第 １および第２位相アライナを交互に活動化および非活動化する機能制御動作をス テアリングする適応形基準発生器を提供することである。図面の簡単な説明 次に、本発明を本発明の実施例に関して添付図面を参照しつつ詳述する。添付 図面において、 第１図は、従来技術の遅延素子および対応するパルスダイヤグラムを概略的に 示し、 第２図は、本発明の遅延線を示すブロック図であり、 第３図は、パルス長リセットを伴うデータビット遅延を概略的に示し、 第４図は、本発明による、カスケードにされた１対の反転装置を有する差動遅 延素子を示し、 第５図は、第４図の差動遅延素子におけるパルス波形の概略的時間図であり、 第６図は、本発明の差動遅延素子内の相互に同じ反転装置の一方に対する回路 の実施例を示し、 第７図は、本発明による、２つの位相アライナを含むビット同期装置の位相ア ライン部分のブロック図であり、 第８図は、本発明のビット同期装置内の第１および第２位相アライナの機能領 域を示し、 第９ａ図は、信号図を用いて、ＰＨＡ１からのアラーム信号ＡＬＯ１またはＡ ＨＩ１と、ビット同期装置からの出力信号としてのＤ１からＤ２までの後のカッ トオーバを有する、ＰＨＡ２から得られる信号ＩＮＳＹＮＣ２との間の関係を示 し、 第９ｂ図は、データがクロックよりも低いまたは高い周波数を有することによ り、Ｄ１とＤ２との間のスイッチが起こる正確な時点における第９ａ図の信号図 の一部を拡大して示す。実施例の説明 選択された期間の間パルス信号を遅延させるためには、通常、該遅延をいくつ かの固定されたまたは可変の増分的かつ個別的遅延に分割する必要がある。第１ 図は、制御電圧ＣＲＴＬによって制御されうる時定数を有するＲＣリンクを用い る、現在の技術の立場による遅延段を示す。通過パルスは、測定点１、２および ３のそれぞれにおいて示されている。現在の技術の立場によって与えられる解決 に伴う困難は、遅延せしめられるべきパルスの正および負のエッジの双方が、同 じ長さ遅延せしめられなくてはならないことである。換言すれば、例えば、測定 点２におけるパルスエッジは、次のインバータのトリガスレショルドにある測定 点３において再構成される遅延パルスの前部エッジと後部エッジとの間に同じ時 間距離が得られるように、正確に同じ傾斜をもたなくてはならない。もしこれが 実現されなければ、パルスは、そのようなディジタル遅延線を通過するのに伴っ て、逐次短縮または延長される。もしパルスが短縮されれば、該パルスが正しく 解釈されるのに短くなりすぎるか、または該パルスが完全に消失する危険がある 。パルスが延長される時は、諸パルスは互いに次第に融合して、データビット信 号の情報内容を不明瞭にする。 第２図は、本発明により構成されたビット同期装置用の位相アライナに用いら れるディジタル遅延線を示す。図示されている遅延線は、いくつかの差動遅延素 子ＤＤＥを含み、該素子ＤＤＥはさらに、正信号エッジまたは負信号エッジのた めの調節可能時間遅延を有する相互に同じ反転装置の対を含む。 第３図は、３つの時間図１、２および３を用いて、パルス長のリセットを伴う データビット遅延を概略的に示す。時間図１の与えられたパルス長を有する信号 ａは、図示の場合には印加信号の正エッジが調節可能遅延ＤＬＹだけ遅延せしめ られる第１反転装置内の遅延段の作用を受ける。時間図３は、パルスがパルス波 形ｂに反転せしめられるのと同時に、信号ａの正エッジが時間ＤＬＹだけ遅延せ しめられた後の、この第１反転装置からの出力信号を示す。第１反転装置からの 出力信号は、時刻ｔ₁における正の入力信号に応答して期間ｔ₂の後に負に変化す る。一方、該反転装置は、入力信号ａの負エッジに殆ど直ちに応答して時刻ｔ₃ において直ちに正に変化する。換言すれば、反転されたパルスｂは、基本的には パルスａの負に変化するエッジと同時に終了する。その理由は、この反転装置は 、負に変化するエッジに対し認めうる遅延を与えないからである。換言すれば、 パルスａは、それが遅延せしめられるのと同時に短縮される。正しいパルス長を 維持するために、パルスｂは、入力信号の正エッジに対してと同じ調節可能遅延 ＤＬＹを有する、さらなる同じ反転装置に印加される。第２反転装置は、時 刻ｔ₃において直ちに高出力信号へスイッチするが、パルスｂが時刻ｔ₃において 正に変化すると、第２反転装置からの出力信号の降下、すなわち立下りは、時刻 ｔ₄すなわち遅延ＤＬＹ後まで起こらない。 第４図は、第１反転装置ＩＮＶ１および第２反転装置ＩＮＶ２を含む本発明に よる遅延素子ＤＤＥを示すブロック図である。相互に同じ反転装置ＩＮＶ１およ び第２反転装置ＩＮＶ２は、差動入力と出力と帰還入力ＦＢおよびＦ（バー）Ｂ （バー）とを有する。それぞれの反転装置は、また、制御電圧用の入力ＣＴＬを 有し、この入力は、実施例においては負に変化するエッジの遅延時間を決定する 。入力ＣＴＬ上の制御電圧は、この場合は遅延せしめられるべきパルス信号の負 に変化するエッジの時間遅延を得るために用いられるランプの傾斜を決定し、こ れは、第４図を用いて示されている。 第５図は、第３図に示されている遅延素子内の反転装置ＩＮＶ１およびＩＮＶ ２における論理入力および出力信号に対応する１’、２’および３’を有する５ つの時間図を示し、時間図２”および３”は、レベル回復前のそれぞれの反転装 置における電気信号を示す。信号１’は、時刻ｔ₁₁およびｔ₁₂間において高レベ ルに変化するパルスを示す。第１反転装置は、信号１’を検出し、ｔ₁₁において 開始される反転信号２”を作る。第１反転装置は、パルス信号１’の負エッジに 対する調節可能遅延を有する。この遅延は、信号１’が負に変化するとき、ｔ₁₃ においてランプを開始することによって作られる。このランプが、与えられたス レショルド値に達すると、該ランプは完全論理レベルにスイッチし、それはパル ス信号１’の後部エッジに対して遅延ＤＬＹ＝ｔ₁₃−ｔ₁₄を発生する。このエッ ジのレベルは、次に反転装置ＩＮＶ１において回復され、信号２’が発生せしめ られて第２反転装置ＩＮＶ２へ印加される。以上に対応して、信号２’の負に変 化する第１エッジは、第２反転装置ＩＮＶ２に対するランプを開始させる。この ランプは、対応するスレショルドにおいて、時刻ｔ₁₂に信号３”の前部エッジに 対する完全論理レベルを発生し、それによってＤＬＹ−ｔ₁₁−ｔ₁₂＝ｔ₁₃−ｔ₁₄ となる。このエッジのレベルは、次に反転装置ＩＮＶ２において回復され、信号 ３’は遅延素子ＤＤＥから供給される。ランプスレショルドは、通常、論理値「 ０」と論理値「１」との間の差の５０％の所に存在する。ランプの傾斜は、接 続ＣＴＬ上の入力電圧すなわち負エッジ入力に対する反転装置における切換えの ための時定数によって整定される。スレショルド値に達し、出力Ｑおよび出力Ｑ が高レベルへ変化すると、本発明の反転装置をさらに詳細に示している第６図に 関連して詳述されるように、ランプの時定数は、ＩＮＶ２の出力ＱおよびＱ（バ ー）のそれぞれからＩＮＶ１の入力ＦＢおよびＦ（バー）Ｂ（バー）のそれぞれ への帰還によってＩＮＶ１の入力上へ短絡される。 第６図は、本発明の遅延素子ＤＤＥ内の、負に変化するパルスエッジに対する 制御可能時定数を有する反転装置、また対応するブロックＩＮＶ１またはＩＮＶ ２に対する回路の実施例を示す。この反転装置は、１３個のトランジスタを含み 、基板チップまたはウエハ、例えばシリコンチップの上にユニットとして集積さ れるように意図されており、その場合、多くのそのような装置が１つの同じチッ プ上に取付けられうる。トランジスタＴ₁−Ｔ₈は、Ｐチャネルを有する電界効果 構造を含み、一方、トランジスタＴ₇−Ｔ₁₁は、Ｎチャネルを有する電界効果構 造を含み、トランジスタＴ₁₂およびＴ₁₃は、２つのＮＰＮ形バイポーラトランジ スタである。この装置は、ＩＮとＩ（バー）Ｎ（バー）との間の差動入力と、Ｑ とＱ（バー）との間の差動出力とを有する。接続ＩＮは、トランジスタＴ₁およ びＴ₇のゲート電極に接続され、一方、接続Ｉ（バー）Ｎ（バー）は、トランジ スタＴ₄およびＴ₉のゲート電極に接続されている。出力Ｑ（バー）は、トランジ スタＴ₈とバイポーラトランジスタＴ₁₂のエミッタとの間に接続され、出力Ｑは 、トランジスタＴ₁₀とバイポーラトランジスタＴ₁₃のエミッタとの間に接続され ている。トランジスタＴ₃およびＴ₆のゲート電極は、帰還入力ＦＢおよびＦ（バ ー）Ｂ（バー）のそれぞれに接続され、一方、トランジスタＴ₂およびＴ₅のゲー ト電極は、ランプ制御電圧用の入力ＣＴＬに接続されている。 バイポーラＮＰＮトランジスタは、低出力インピーダンスの電流増幅段を形成 する。Ｐチャネルを含む電界効果トランジスタは、低入力電圧において伝導し、 一方、Ｎチャネルを含む電界効果トランジスタは、高入力電圧において伝導する 。従って、トランジスタＴ₁、Ｔ₇およびＴ₄、Ｔ₉は反転段を形成し、負電圧エッ ジにおける該反転段のカットオーバまたは切換えは、バイポーラＮＰＮトランジ スタＴ₁₂およびＴ₁₃のそれぞれにおける浮遊容量およびベース−エミッタ容量 の組合せと、入力ＣＴＬを経て印加される電圧により制御される、Ｔ₂およびＴ₅ のそれぞれにおけるチャネル抵抗とにより形成されるタイムリンクによって制御 される。トランジスタＴ₃およびＴ₆のそれぞれのゲート電極に低電位が与えられ ると、これらのトランジスタは、それぞれの並列トランジスタＴ₂およびＴ₅を短 絡し、その結果、前記タイムリンクにおける時定数を与えるチャネル抵抗の短絡 を生じる。第６図に示されている回路の機能は、従って、第５図の時間図によっ て示されている機能に対応する。 第４図および第６図のそれぞれによる、２つの反転装置ＩＮＶ１およびＩＮＶ ２を有する遅延素子ＤＤＥの対称的構成の結果として、原理的には、第２図によ り任意の所望遅延用の遅延線を構成することは比較的容易である。ディジタル信 号のそれぞれの増分的遅延の後においては、パルス幅が維持され、それと同時に 明確なパルス波形が得られ、従って、偶数の反転装置により極めてひずみの小さ い信号の実現が保証される。それぞれのＤＤＥは対称的に構成されるので、ＩＮ Ｖ２のそれぞれの出力ＱおよびＱ（バー）から、ＩＮＶ１のそれぞれの入力ＦＢ およびＦ（バー）Ｂ（バー）へ帰還し、かつ、遅延素子ＤＤＥ内のＩＮＶ１の出 力ＱおよびＱ（バー）上の信号を、前の遅延素子ＤＤ１内のＩＮＶ２の入力ＦＢ およびＦ（バー）Ｂ（バー）へ帰還することは比較的容易である。換言すれば、 反転装置ＩＮＶ２およびＩＮＶ１により、このようにして遅延素子ＤＤＥ’が形 成され、従って、本発明によれば、前段へのこの帰還は絶えず得られる。遅延線 を構成する全てのＤＤＥ内の反転装置の全ての入力ＣＴＬは、それぞれのＤＤＥ における増分的遅延を決定し、それによって組合わされたディジタル遅延線にお ける全遅延を決定する共通制御電圧源に結合せしめられる。 １つのそのような差動遅延線内の遅延素子ＤＤＥの数は、得ることのできる全 遅延が、例えば、遅延せしめられるべき信号の１単位間隔に達するように選択さ れ、また例えば、たとえ理論的には１ＤＤＥによりパルス長の殆ど１００％まで 調節可能であっても、それぞれのＤＤＥにおいて１０％まで調節するようにされ る。このようにして、いくつかのＤＤＥの補助により、ディジタル入力信号の遅 延を容易に電圧制御しうる位相アライナが構成される。 ビット同期装置は、第７図に示されている、おのおのが本発明によるそれぞれ の差動遅延線を含む、２つの位相アライナＰＨＡ１およびＰＨＡ２を用いて構成 される。これら２つの位相アライナは、やや異なる位相調節範囲を与えられてお り、第１位相アライナＰＨＡ１は、最小値から第１最大値に至る、少なくとも１ 単位間隔の大きさを有する位相調節範囲を有し、一方、第２位相アライナＰＨＡ ２は、前記最小値に好ましくは少なくとも単位間隔の１／２を加算した値から第 ２最大値に至る、全体で少なくとも１単位間隔に相当する位相調節範囲を有する 。２つの位相アライナＰＨＡ１およびＰＨＡ２の位相調節範囲の例は、第８図に 示されている。位相アライナの必要な調節範囲を最小化するために、この場合に は、反転クロック信号が位相アライナＰＨＡ２に印加される。このようにして、 位相アライナの動作範囲内に１／２ビット間隔の偏移が得られる。ＰＨＡ１およ びＰＨＡ２の両者は、上方アラームレベルＡＨＩ１およびＡＨＩ２よりやや上方 において動作し、また、下方アラームレベルＡＨＯ１およびＡＨＯ２のそれぞれ よりやや下方において動作し、それによって機能マージンを与える。第８図によ れば、ＰＨＡ１およびＰＨＡ２に対するそれぞれのマージンは、＋πおよび−π であり、一方、実施例の動作範囲は２πである。 一方の位相アライナを活動状態に、すなわち使用可能にし、他方の位相アライ ナを使用不能に、すなわち休止状態にする切換えは、第７図のＣＯＮＴＲで示さ れている機能制御装置によって制御される。この制御機能は、活動状態の位相ア ライナが、十分にその位相制御範囲内において動作しうるように保証する。機能 制御装置は、第１位相アライナが活動化され、第２位相アライナが休止状態にあ ることを保証するように動作し、その場合、休止状態にある第２位相アライナは 、第１の活動状態の位相アライナが、独立同期ローカルクロックとビットデータ ストリームとの間の変動する位相関係に従う結果として、その遅延調節範囲の外 側へ移動する危険が生じると直ちに、位相アラインメントを引き継ぐ。休止状態 にある第１位相アライナもまた、第２の活動状態の位相アライナが、その遅延調 節範囲の外側へ移動する危険が生じると直ちに、位相アラインメントを引き継ぐ 。これは単に前記機能制御装置が主として、活動状態の位相アライナの差動遅延 線の制御入力ＣＴＬに印加される制御電圧を監視することにより実現される。 第７図に示されている実施例によれば、遅延せしめられるべきディジタル信号 Ｄは、両位相アライナＰＨＡ１およびＰＨＡ２を通過せしめられ、これらは代わ りにそれぞれの信号Ｄ１およびＤ２を供給する。機能制御装置ＣＯＮＴＲは、信 号Ｄ１およびＤ２のいずれが、２つの位相アライナＰＨＡからの信号ＩＮＳＹＮ Ｃ、ＡＬＯおよびＡＨＩに基づいて変換されるべきかを決定する。換言すれば、 該機能制御装置は、位相アライナＰＨＡ１およびＰＨＡ２のいずれが、活動状態 の位相アライナとなるかを決定する。両位相アライナＰＨＡ１およびＰＨＡ２は また、その基準としてクロック信号ＣＬを得るが、図示の場合にはＰＨＡ２は、 このクロック信号の反転されたもの、すなわち原理的には時間間隔の１／２だけ 変位せしめられたものを受け、これは第８図に示されている動作範囲内の偏移を 与える。高過ぎるアラーム信号ＡＨＩおよび低過ぎるアラーム信号ＡＬＯは、例 えば、位相調節範囲の上限および下限のフラグを立てる。基準信号ＲＥＦＨ１、 ＲＥＦＮ１、ＲＥＦＬ１およびＲＥＦＨ２、ＲＥＦＮ２、ＲＥＦＬ２もまた前記 機能制御装置に印加される信号ＡＨＩ、ＡＬＯ、ＩＮＳＹＮＣを作るために、そ れぞれの位相アライナＰＨＡ１およびＰＨＡ２へ供給されるので、前記機能制御 装置の論理装置は、公知のようにして、いずれの位相アライナが最も有利に動作 するかを決定しうる。 基準ＲＥＦＨは位相調節範囲の高い限界を定め、基準ＲＥＦＮは位相調節範囲 の公称中央領域を定め、また基準ＲＥＦＬは位相調節範囲の低い限界を定め、こ れらは、適応基準電圧発生器の補助により発生せしめられ、該適応基準電圧発生 器は、本発明により実際のビット同期装置内の位相アライナＰＨＡ１およびＰＨ Ａ２において用いられているもののコピーである差動遅延線を含む同じタイプの 位相アライナを利用する。 このようにして適応基準電圧発生器は、位相アライナのコピーを用いて、ビッ ト同期装置における関係の使用可能遅延範囲を定める基準電圧を発生する。それ ぞれの基準発生器は、２つの位相アライナをも含み、一方の位相アライナの制御 電圧は、遅延が現在行われている機能状態において実現されうる最小遅延である ように強制される。他の位相アライナの帰還ループは、クロック信号へ向けての 位相アラインの代わりにではあるが活動化され、遅延は、遅延線の出力データが 、最小遅延で動作するように強制されるその遅延線から到着するデータと位相ア ラ インされるように調節される。最小遅延に強制されている遅延線へ供給される信 号は、まず一連の２安定フリップフロップにおいて遅延せしめられ、かつ／また は直ちに記憶されるが、固定パターンの同じデータ信号が、両遅延線へ供給され る。低アラームレベルまたはスレショルドを発生する第１基準発生器の場合は、 固定データパターンをクロック周期の１／２だけ遅延せしめる単一の中間記憶装 置が適切である。これは、第２位相アラインメント制御電圧が、位相アライナが 下方へ調節可能であるのを終わるレベルからの遅延が１／２単位間隔に等しくな る電圧にあることを意味する。この電圧レベルは、低遅延アラーム電圧として、 基準電圧発生器から供給される。ビット同期装置は、このレベルをビット同期の ための位相アライナ用の低遅延限界として用いうる。１／２単位間隔は、活動状 態の位相アライナに対する十分な位相ドリフトマージンを与え、一方、新しく活 動化された位相アライナはその平衡状態をシークする。 アラーム上限は、同様に動作する第２基準電圧発生器において発生せしめられ る。１つの相違は、基準発生器の２つの位相アライナへの供給パターン間の時間 領域の偏差が、例えば、１／２単位間隔の代わりに３／２単位間隔であることで ある。ビット同期装置は、この基準電圧を用いて、それらそれぞれの位相アライ ナを過度に高い遅延レベルで動作しないように監視する。前述のように、遅延線 は、ハンドオーバプロシージャ中に与えられた重なりに対して空間を与えるよう 、高アラームレベルを超える遅延レベルまで動作しうるように構成されるが、第 ８図をも参照されたい。適応形電圧発生器は、また、位相アライナの使用可能な 遅延動作範囲が、入来データ信号の位相位置のほかに、もちろん、供給電圧、回 路特性および温度にも依存するので重要である。 第９ａ図は、ＰＨＡＩが活動状態にあり、かつそれからの信号Ｄ１がビット同 期装置の出力信号である状態を示す。アラームレベルＡＬＯ１またはＡＨＩ１は 、一定の時点において到達される。制御装置ＣＯＮＴＲは、ＲＥＦＮ２の補助に より、ＰＨＡ２をその動作範囲の中央領域へステアリングする。短期間の後、Ｐ ＨＡ２は安定状態を見出し、それによって、ＰＨＡ２が今は正しい遅延をもって 入力信号にロックインされていることの表示として、信号ＩＮＳＹＮＣ２を「真 」にセットする。制御装置ＣＯＮＴＲが、位相アライナの正しい位相調節を表示 す る信号ＩＮＳＹＮＣ２を受けると、制御装置ＣＯＮＴＲは、出力信号をＤ１から Ｄ２へ変える。第９ｂ図は、この変化がどのように、データがクロックよりも低 い、または高い周波数を有するかに関連して行われるかをさらに正確に示す。制 御装置ＣＯＮＴＲは、受信論理装置（図示されていない）に対し発生したドリフ トのタイプを知らせる。受信論理装置は、この情報を用いて切換え期間中に入力 データを正しく処理する。もしデータ速度がクロック速度より大きければ、受信 論理装置は、このようにして切換え期間中に両位相アライナからのデータを処理 する。もしデータ速度がクロック速度より遅ければ、受信論理装置は、例えば、 切換え中の相互順次期間において同じデータビット３９の発生を補償する必要が ある。新しい状態が発生した時は、アラームレベルＡＬＯ２またはＡＨＩ２を得 るために、ＰＨＡ１に対して対応する動作が行われることができ、その場合ＰＨ Ａ１は同期せしめられ、信号ＩＮＳＹＮＣ２によってＤ１への復帰変化が起こり うることを知らせる。 ビット同期装置は、遅延がクロックとデータとの間の位相ドリフトに等しい大 きさだけ変化せしめられるように、位相調節器の遅延制御電圧が制御されるので 、自身のクロック対して独立同期的であるデータ信号を処理しうる。このように して、出力信号は、クロックに対して安定した位相位置を得、すなわちそれは同 期せしめられる。位相アライナは有限の動作範囲を有するので、位相ドリフトは 、位相アライナをその許された動作範囲外へ強制的に出すことにより誤動作を生 ぜしめうる。従って、位相アライナは、信号ＡＨＩまたはＡＬＯにより、該位相 アライナが、その動作範囲の上限または下限に近づきつつあることを、この危険 が現実のものになる前に早く、制御論理装置へ知らせる。制御論理装置は、非活 動状態に保持されていた位相アライナを活動化することにより応答する。非活動 状態の位相アライナは、基準電圧ＲＥＦＮの補助により、その動作範囲の中央領 域へ強制される。第８図に示されているように、アラームレベルまたはスレショ ルドＡＨＩおよびＡＬＯは、活動状態の位相アライナがアラームレベル付近にお いて動作する時に、非活動状態の位相アライナの遅延ループが前記動作範囲の中 心付近に平衡状態を有するように選択される。活動状態の位相アライナがアラー ムレベルを通過すると、非活動状態にあった位相アライナが活動化される。この 位 相アライナは、次に、正しい同期を実現するために、動作範囲の中央領域付近に おいて平衡状態をシークする。この位相アライナが平衡状態に達した時は、制御 論理装置に対するそのフラグＩＮＳＹＮＣが「真」に等しくセットされ、その結 果、制御論理装置は、応答して活動状態の位相アライナをスイッチングする。 本発明によれば、正信号エッジに対するまたは代わりに負信号エッジに対する 時間遅延を有する対をなす反転装置を含む遅延素子から構成されるディジタル遅 延線であって、前記遅延が印加される電圧レベルにより制御可能である前記ディ ジタル遅延線を用いることにより、入来ビットストリームを確実にかつ信号ひず みなく、ビットデータストリームの簡単な解釈および処理のために、局所的等時 性時間領域に位相アラインさせうるビット同期装置を構成しうる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マダー，ハインツ スイス国シーエィチ ― 8570 ヴァイン フェルテン，ハウシュトラーセ 13 【要約の続き】 の入力ＦＢおよびＦ（バー）Ｂ（バー）のそれぞれへの 帰還は容易に行われることができる。反転装置において スレショルド電圧への到達が行われると直ちに、帰還経 路がランプエッジを速やかに完全論理レベルへ変化させ るので、前の段は、それが次のデータエッジに対して有 するであろう回復機能のために準備され、妨害効果を回 避する。

Claims (1)

1. 【特許請求の範囲】 １．位相アライナにおける遅延線のための差動遅延素子であって、それぞれの 遅延素子（ＤＤＥ）が反転装置（ＩＮＶ１、ＩＮＶ２）の対を含み、第１反転装 置がデータビットストリーム内の個々のパルスの第１または第２エッジを遅延せ しめる動作をし、第２反転装置が前記パルスの前記第２エッジまたは前記第１エ ッジを回復する動作をし、前記データビットストリーム内の情報のパルス幅を維 持するようになっていることを特徴とする位相アライナにおける遅延線のための 差動遅延素子。 ２．前記遅延素子（ＤＤＥ）が正パルスエッジに対する制御可能遅延を有する ことを特徴とする請求項第１項記載の差動遅延素子。 ３．前記遅延素子（ＤＤＥ）が負パルスエッジに対する制御可能遅延を有する ことを特徴とする請求項第１項記載の差動遅延素子。 ４．前記差動遅延素子（ＤＤＥ）を形成する対の内のそれぞれの反転装置（Ｉ ＮＶ１、ＩＮＶ２）が、影響を受けかつ遅延せしめられたエッジを正しい論理レ ベルへ回復するレベル回復段としても機能することを特徴とする請求項第２項ま たは第３項記載の差動遅延素子。 ５．２つのカスケード結合せしめられた反転装置（ＩＮＶ１、ＩＮＶ２）のそ れぞれが、遅延せしめられるべきそれぞれのパルスエッジに対して同じ動作をし 、該遅延せしめられたパルスの長さが原パルスの長さに等しいことを保証する、 前記２つのカスケード結合せしめられた反転装置（ＩＮＶ１、ＩＮＶ２）の対称 的構成を特徴とする請求項第２項または第３項記載の差動遅延素子。 ６．後続の反転装置（ＩＮＶ２）から前の反転装置（ＩＮＶ２）への正帰還経 路が、該前の装置の遅延期間の終了時における該前の装置の安定した出力レベル を保証し、前記帰還経路が非遅延エッジの内部ビット妨害を最小化するようにも 機能する前記正帰還経路を特徴とする請求項第５項記載の差動遅延素子。 ７．前記遅延素子（ＤＤＥ）における前記遅延が、遅延せしめられるべきエッ ジに対応するランプ電圧の傾斜を決定する調節可能電圧を発生させることにより 、バイアス回路網を経て該ランプ電圧の補助により遅延せしめられるべき該エッ ジ のエッジ速度をステアリングすることによって実現され、帰還経路が前記エッジ ランプ電圧を、該電圧が決定されたスレショルド電圧へ到達すると直ちに、前記 反転装置における完全論理レベルヘ速やかに変化させるようになっていることと 、前記対の第２反転装置が、他のエッジに対するランプ電圧がなお前記決定され たスレショルド値に接近した状態に留まっている間に速やかに変化することとを 特徴とする請求項第６項記載の差動遅延素子。 ８．それぞれの反転装置（ＩＮＶ１、ＩＮＶ２）が、複数の、Ｎチャネルを有 する電界効果トランジスタ（Ｔ₁−Ｔ₆）およびＰチャネルを有する電界効果トラ ンジスタ（Ｔ₇−Ｔ₁₁）、およびさらに少なくとも２つの出力トランジスタ（Ｔ_{1 2} −Ｔ₁₃）から構成され、それらが、１つの且つ同じ基板チップまたはダイの上 に集積され且つ相互に接続されることによって構成され、複数の、反転装置の対 を含む前記遅延素子が、ディジタル遅延線を形成し、該遅延線の遅延時間が、前 記集積反転装置内の抵抗またはキャパシタの形式のさらなる成分を必要とするこ となく、アナログ電圧によって制御されることを特徴とする請求項第１項から第 ７項までのいずれかに記載の差動遅延素子。 ９．それぞれの反転装置（ＩＮＶ１、ＩＮＶ２）が、低インピーダンスの電流 増幅出力段を形成する２つのバイポーラ出力トランジスタ（Ｔ₁₂、Ｔ₁₃）を含む ことを特徴とする請求項第８項記載の差動遅延素子。 １０．それぞれの後続の段から、それぞれの前の段への正帰還経路が、該前の 段の遅延期間の終了時における該前の段からの安定した出力レベルを保証し、前 記帰還経路が非遅延エッジの内部ビット妨害を最小化するようにも機能する前記 正帰還経路を有する遅延素子を特徴とする請求項第１項から第９項までの１つま たはそれ以上に記載の遅延素子を含む差動遅延線。 １１．高クロック速度を有する通信システム内の受信機において、ディジタル ビットデータストリームの解釈のためにディジタルビットデータストリームを遅 延させる位相アライナであって、該位相アライナが、帰還制御ループを備えてお り、基準クロック信号の分離された伝送なしに、前記ビットデータストリームの みが伝送され、該ビットデータストリームが差動信号として前記位相アライナへ 供給されることと、複数の、同じ電圧制御反転装置（ＩＮＶ１、ＩＮＶ２）の対 から成る差動遅延素子（ＤＤＥ）を含む遅延装置が含まれていることと、前記遅 延素子（ＤＤＥ）が一緒に電圧制御ディジタル遅延線を形成し、前記位相アライ ナが前記ビットデータストリームを、該データ信号が前記位相アライナの遅延期 間を制御する帰還ループへも供給される等時性クロック信号によりストローブさ れる瞬間において、前記データ信号が有効であるように遅延せしめ、前記位相ア ライナからの前記ビットデータストリームのストロービングまたは解釈が受信機 の時間領域内において行われることとを特徴とするディジタルビットデータスト リームを遅延させる位相アライナ。 １２．独立同期通信システム内の受信機により受信される好ましくは高データ 速度のビットデータストリームを解釈するためのビット同期装置であって、該同 期装置が、第１位相アライナ（ＰＨＡ１）および第２位相アライナ（ＰＨＡ２） を含み、該第１位相アライナが活動化され、該第２位相アライナが休止状態にあ り、該休止状態にある該第２位相アライナが、前記活動状態の第１位相アライナ が前記独立同期ローカルクロックと前記ビットデータストリームとの間の変化す る位相関係に従う結果として、その遅延調節範囲から離れる危険にあれば、直ち に位相アラインメントを引き継ぎ、次に前記休止状態にある前記第１位相アライ ナが、前記活動状態の第２位相アライナがクロックとビットデータストリームと の間の変化する位相関係に従う結果として、その遅延調節範囲から離れる危険に あれば、直ちに位相アラインメントを引き継ぐようになっていることを特徴とす るビット同期装置。 １３．活動状態のおよび非活動状態の第１および第２位相アライナのそれぞれ の間の前記変化が、前記活動化された位相アライナの動作点を監視する機能制御 装置の補助によって連続的に行われ、前記ビット同期装置からの出力を、前記第 １位相アライナ（ＰＨＡ１）および前記第２位相アライナ（ＰＨＡ２）のそれぞ れの出力（Ｄ１、Ｄ２）の間でスイッチすることを特徴とする請求項第１２項記 載のビット同期装置。 １４．前記連続性が前記２つの位相アライナ間で動作点を上下いずれかへ１／ ２局所的単位間隔だけ偏移せしめることにより、かつ前記第１または前記第２位 相アライナからの前記出力を交互せしめかつ該交互すなわちスイッチング期間中 に両位相アライナからのデータであって該データが１／２単位間隔のみ異なって いる該データを受けることにより実現されることを特徴とする請求項第１３項記 載のビット同期装置。 １５．前記活動状態の位相アライナの前記遅延制御電圧の監視に基づく、第１ 位相アライナ（ＰＨＡ１）および第２位相アライナ（ＰＨＡ２）のそれぞれの交 互の活動化および非活動化を特徴とする請求項第１２項から第１４項までのいず れかに記載のビット同期装置に対する機能制御装置。 １６．前記第１位相アライナが、最小値から少なくとも１単位間隔の程度の第 １最大値に至る位相調節範囲を有することと、前記第２位相アライナが、前記最 小値に好ましくは少なくとも１／２単位間隔を加算した値から第２最大値に至る 位相調節範囲を有し、全範囲が少なくとも１単位間隔に相当することとを特徴と する請求項第１５項記載の機能制御装置。 １７．請求項第１２項から第１４項までに記載のビット同期装置内の２つの位 相アライナの交互の活動化および非活動化用の機能制御装置を制御する適応形基 準発生器であって、該基準発生器が、第１および第２二次位相アライナを用い、 これらの位相アライナがさらに、制御されるべき前記一次位相アライナのコピー であり、前記第１二次位相アライナが絶対最小遅延レベルにおいて動作し、前記 第２二次位相アライナが、ロック遅延ループにより該絶対最小遅延レベルのｎ半 クロック周期上方にあるように制御される遅延レベルにおいて動作することを特 徴とする適応形基準発生器。 １８．前記第２二次位相アライナからの出力信号の、前記第１二次位相アライ ナからの出力信号に対する位相アラインメントによって、基準信号が発生せしめ られ、これらの出力信号が２つのディジタル信号パターンの主体であり、該２つ のディジタル信号パターンのうちの、前記第１二次位相アライナへ供給される一 方の信号パターンが、前記第２二次位相アライナへ供給される信号の遅延したコ ピーであり、この遅延が、ｎを正の整数として、半クロック周期のｎ倍であるこ を特徴とする請求項第１７項記載の適応形基準発生器。