KR960701511A - 비트 동기화장치(bit synchronizer) - Google Patents

비트 동기화장치(bit synchronizer) Download PDF

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Abstract

본 발명은 수신기의 타임도메인에 있는 비동기 및 동기 클럭신호에 의해 스트로브될때 수신기에 수신된 비트 데이터 스트립을 해석하기 위해 비트 동기화기를 제공하는 것이다. 이것은 활성 위상 배열기의 지연 제어전압을 감지함으로서 제1 및 제2위상 배열기의 교변 작동과 비작동에 의해 성취된다. 위상 배열기는 미분지연소자(DDE)를 포함하는 미분지연선을 활용하고, (DDE)는 한쌍의 인버팅장치(INV1, INV2)를 포함하고, 각각의 쌍의 장치는 양의 모서리 및 음의 모서리에 대해 펄스 형성 복원기능과 음의 모서리 및 양의 모서리의 펄스 형성복원 기능을 지닌다. 각각의 (DDE)가 대칭적으로 구성되어 있기 때문에 출력 Q 및으로부터의 피드백이 (INV1)의 입력및 FB에서 쉽게 활용되고 지연소자 (DDE)의 출력 Q및으로부터 선형지연소자(DDE)의 INV2의 입력 FB및

Description

비트 동기화장치(BIT SYNCHRONIZER)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 지연선을 도시한 블록도.
제4도는 본 발명의 직렬의 한쌍의 반전장치의 차동지연 소자를 도시한 도면.
제6도는 본 발명의 차동지연 소자의 서로 동일한 반전장치 중 하나의 최고의 실시예를 도시한 도면.

Claims (18)

  1. 각각의 지연소자(DDE)는 쌍의 인버터장치(INV1, INV2)를 구비하고, 제1인버팅장치는 데이터 비트 스트립의 각각의 펄스의 제1 또는 제2모서리를 지연시킬때 작동하고, 제2인버터장치는 데이터 비트 스트립에 정보의 펄스폭을 유지하도록 제1도는 제2펄스폭의 모서리를 복원할때, 작동하는 것을 특징으로 하는 위상배열기의 지연성용 미분지연소자.
  2. 제1항에 있어서, 지연소자(DDE)는 양의 펄스 모서리에 대해 제어가능한 지연을 지니는 것을 특징으로 하는 미분지연소자.
  3. 제1항에 있어서, 지연소자(DDE)는 부의 펄스 모서리에 대해 제어가능한 지연을 가지는 것을 특징으로 하는 미분지연소자.
  4. 제2항 또는 제3항에 있어서, 미분지연소자(DDE)를 쌍으로 형성하는 각각의 인버팅장치(INV1, INV2)는 정확한 논리레벨로 지연된 모서리를 복원하는 레벨 단계로 역할하는 것을 특징으로 하는 미분지연소자.
  5. 제2항 또는 제3항에 있어서, 두개의 직열로 커플린 인버터장치(INV1, INV2)의 대칭구조를 특징으로 하고 각각의 인버팅장치는 지연된 각각의 펄스 모서리에 작동하고, 지연된 펄스의 길이가 원펄스의 길이와 같게 하는 미분지연소자.
  6. 제5항에 있어서, 진행장치의 지연주기의 끝에서 진행장치로부터 인정한 출력 레벨을 보장하기 위해 추종하는 인버터장치(INV2)에서 진행 인버팅장치(INV2)까지의 양의 피드백 루우트를 특징으로 하고 또한 상기 피드백 루우트는 지연되지 않는 모서리의 내부 비트 방해를 최소화하는 미분지연소자.
  7. 제6항에 있어서, 지연소자의 지연은 바이어싱망을 통해 램프 전압의 도움으로 경사를 결정하는 조정전압을 발생시킴으로서 지연된 모서리의 모서리 속도를 조성함으로서 성취되고 결정된 임계 전압에 도달하자마자 피드백 루우트가 모서리 램프 전압을 인버팅장치의 전논리레벨로 신속하게 변경시키고 나머지 모서리에 대한 램프전압이 결정된 임계치에 접근하는 신속히 변경되는 것을 특징으로 하는 미분지연소자.
  8. 제7항에 있어서, 각각의 인버팅장치(INV1, INV2)는 N-채널(T1-T6및 P-채널 (T7-T11)과 접적화되고, 동일기판 칩 또는 다이에 상호 연결된 두개 이상의 출력 트랜지스터(T12-T13)에서 구성되고, 쌍의 인버팅장치는 포함하는 다수의 이러한 지연소자는 디지탈 지연선을 형성하고, 디지탈 지연선의 지연시간은 집적화된 인버팅장치의 저항 또는 캐리시던스형의 또 다른 소자없이 아날로그 전압에 의해 제어되는 것을 특징으로 하는 미분지연소자.
  9. 제8항에 있어서, 각각의 인버팅장치(INV1, INV2)는 저림피던스의 전류 증폭 출력 단계를 형성하는 두개의 쌍극 출력 트렌지스터(T12, T13) 을 포함하는 것을 특징으로 하는 미분지연장치.
  10. 제9항에 있어서, 지연소자를 포함하는 미연지연선에 지연소자는 (DDE)는 진행단계의 지연주기의 끝에서 선행단계로부터 안정한 출력레벨을 보장하기 위해 각각의 추종단계로부터 각각의 진행단계까지의 양의 피드백 루우트를 지니고, 피드백 루우트는 지연되지 않은 모서리의 내부 비트방해를 최소화하는 것을 특징으로 하는 미분지연장치.
  11. 높은 클럭비를 지닌 통신장치의 수신기의 디지탈 비트 데이터 스트립의 해석을 위해 디지탈 비트 데이터 스트립을 지연시키는 위상 배열기에 있어서, 비트 데이터 스트립만이 기준클럭 신호의 분리전송없이 수신기에 전송되고, 비트 데이터 스트립이 미분신호로 위상배열기에 전달되고, 지연장치는 동일한 쌍의 전압제어 인버팅장치(INV1, INV2)를 포함하는 다수의 미분지연소자(DDE)를 포함하고 지연소자(DDE)는 전압제어 디지탈 지연선을 함께 형성하고, 위상배열기는 데이터 신호가 위상배열기 지연체를 제어하기 위해 피드백 루우트에 전달되는 비동기 클럭신호에 의해 스트로브 될때 유효하도록 비트데이터 스트립을 지연시켜, 위상배열기로부터의 비트데이터 스트립의 스트로빙 또는 해석이 수신기 타입 도메인에서 수행되는 것을 특징으로 하는 위상배열기.
  12. 비동기 통신장치의 수신기에 의해 수신된 데이터 고주의 비트 데이터 흐름을 해석하는 비트 동기화기에 있어서, 제1위상 배열기(PHA) 및 제2위상 배열기(DHA)를 구비하고, 제1위상 배열기는 작동하고, 제2위상 배열기는 정지상태에서 있고, 상기 정지상태의 제2위상 배열기는 비동기 군부 클립과 비트 데이터 스트립 간의 가변위상 관계를 추종함으로서 제1활성 위상 배열기가 지연뱅열을 떠날때 즉시 위상배열을 승계하고, 상기 정지상태의 제1위상 배열기가 클럭과 비트 데이터 스트립간의 가변위상 관계를 추종함으로서 지연조절 범위를 떠나는 위험이 있을때 즉시 위상배열을 승제하는 것을 특징으로 하는 비트 동기화기.
  13. 제12항에 있어서, 활성과 비활성 제1 및 제2위상 배열기간의 변경이 작동된 위상배열기의 작동점을 감지하는 기능제어에 의해 연속으로 실행되고, 제1위상 배열기(PHA1)과 제2위상배열기(PHA2)로부터의 각각의 출력(D1, D2)간의 비트동기화기로부터 출력을 스위칭하는 것을 특징으로 하는 비트 동기화기.
  14. 제13항에 있어서, 상기 연속성이 위, 아래로 1/2국부간의 간격만큼 두개이 위상 배열기간의 작업점을 시프팅하고, 교번주기동안 제1 또는 제2위상 배열기로부터의 출력과 위상배열기로부터의 수신데이터 사이를 교번하므로서 성취되고, 상기 데이터는 1/2단위간격 만큼만 다른 것을 특징으로 하는 비트 동기화기.
  15. 제12항, 제3항 또는 제14항중 어느 한 항에 있어서, 활성 위상배열기의 지연 지연 제어전압은 감지함으로서 제1위상 배열기(PHA1)아 제2위상 배열기(PHA2)를 교번하는 것을 특징으로 하는 비트 동기화기.
  16. 제15항에 있어서, 제1위상 배열기는 하나 이상의 단위 간격의 순서로 최소값에서 제1최대값으로 연장한 위상 배열범위를 지니고, 제2위상 배열기는 최소값 펄스에서 1/2단위간격으로 제2최대값까지 연장한 위상 조절 범위를 갖고, 전체범위는 하나 이상의 단위 간격에 해당하는 것을 특징으로 하는 비트 동기화기.
  17. 제12항, 제13항 또는 제14항중 한 항에 있어서, 비트 동기화기의 두개의 위상 배열기의 작동 및 비작동을 교번하는 기능제어를 제어하고 적응 기준발생기에서, 기준발생기는 제1 및 제2위상 배열기를 이용하고 이 배열기는 제어된 일차 위상배열기의 카피이고, 제1위상 배열기도 절대 최소지역 레벨에서 작동하고, 제2위상 배열기는 절대 최소 지연레벨 이상의 2분의 n클럭 주기로된 록 지연 루우프에서 제어되는 지연레벨에서 작동하는 것을 특징으로 하는 비트 동기화기.
  18. 제17항에 있어서, 기준신호는 제2위상 배열기로부터 제2위상 배열기의 출력신호까지 출력신호를 위상 배열하여 발생하고 이는 두개의 디지탈 패턴이고 이 패턴이 제1위상 배열기에 전달된 하나의 신호패턴은 제2위상 배열기에 전달된 신호의 지연카피이고 이 지연은 클럭주기의 반의 n개이고, n은 양의 정수인 것을 특징으로 하는 비트 동기장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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