SE502114C2 - Bitsynkroniserare - Google Patents

Description

502 114 2 har överföringsfördröjningar som är åtskilliga gånger periodti- den. För att tillförlitligt kunna motta en sådan signal, måste mottagningsfunktionen vara istånd att detektera fasen för den in- kommande signalen och på ett riktigt sätt hantera vilket som helst fasförhållande i relation till den lokala klockan.

I moderna digitala system används höga klockfrekvenser, varvid de tidsfördröjningar som kan uppstå vid en överföring i många fall uppgår till en storlek motsvarande tiden för en enstaka databit.

Teknikens ståndpunkt Telekommunikationssystem har under ganska lång tid varit ett undantag för vad som sagts ovan. Här har avstànden mellan kommunicerande system varit så stora att synkronisering krävts redan vid moderata signalfrekvenser. Två metoder har huvud- sakligen utnyttjats: 1) Sändning av både en datasignal och en klocksignal från källan till destinationspunkten, varvid mottagaren använder klocksignalen för att tolka datasignalen. Anpassning till överföringsfördröjningar för klock- och datasignalerna måste dessutom ske vid tolkningen av data. 2) Återskapande av klockan genom en svängningskrets eller en faslåst slinga genom så kallad PLL-teknik. Detta kräver att linjekod används.

I de flesta fallen måste dessutom data efter tolkning överföras till mottagarsystemets tidsdomän före ytterligare bearbetning.

Detta gäller båda teknikerna ovan. För detta krävs en dubbelpor- tad minnesfunktion. Antalet signaler som krävde synkronisering i dessa system var i allmänhet få.

I US-A-4 181 975 visas t.ex. en digital fördröjninglednings- apparat för ett fall där både klocksignal och datasignal över- förs. Anordningen visar en teknik att åstadkomma en digital kontinuerlig fördröjning som ersätter vanligen använda inkre- mentella analoga fördröjningselement, vilka ibland tenderar att 502 114 3 introducera intermodulation mellan närliggande signaler när signalerna som skall fördröjas är digitala databitar eller pulser. Detta motsvarar åtgärden nämnd under punkt 1) ovan.

Vidare visas i US-A-5 003 561 en ytterligare metod för'mottagning av en binär digital signal vilken också kan innehålla fasskift eller jitter och med en medsänd klocksignal vilken kan.vilken som helst önskat fasläge i förhållande till den digitala signalen.och kan avvika något i frekvens från bitsekvensfrekvensen för den digitala signalen.

Ett exempel på återskapande av klockan enlig 2) visas t. ex. i US-A-4 535 459, med hjälp av två stycken bistabila D-vippor, och två exklusiva OR-grindar samt en styrd oscillator med variabel frekvens. Ett motsvarande system för ett NRZ-system visas i US-A- 5 117 135.

Ytterligare exempel på digital fasinriktning visas i US-A-4 821 296, vilken utnyttjar fördelen av den kända synkrona bithastig- heten för inkommande signaler och det faktum att dessa signaler är relativt rena, varvid data samplas vid två faser O° och l80° av den lokala klockan med antagandet att ett av dessa två sampel kommer att innehålla korrekt data. En liknande teknik visas i en motsvarande US-A-4 756 011 med sama uppfinnare där sampel tas vid fasvinklarna 0°, 90°, l80° och 270° för den lokala klockan.

Denna teknik bygger härvid pà utnyttjande av ett stort antal register för åstadkommande av fasinriktningen vid ett större system med många inkommande signaler.

I åtskilliga av dagens system används otaliga högfrekventa datasignaler både i systemet och för yttre kommunikation.

Utbredningsfördröjningar kan inte styras med den höga noggrann- heten som krävs för att klara sig utan synkronisering. I sådana system kräver de flesta signalerna synkronisering och i denna miljön uppvisar både metoderna 1) och 2) ovan nackdelar.

Metod 1) att sända både klocka och data dubblerar antalet 502 114 4 anslutningar för varje signal. Antalet anslutningar till en krets eller ett kort har under lång tid utgjort en begränsande faktor vid konstruktion. Dubblering av antalet anslutningar för ett litet antal signaler är vanligtvis acceptabelt, men att göra detta för majoriteten av signalerna är inte genomförbart.

Svängningskretsar eller PLL-anordningar för metod 2) kräver precisionstidstyrningskomponenter vilka också förbrukar de knappa tillgångarna av stift. Både metoderna 1) och 2) kräver ett dubbelportminne för varje signal.

Dessa svagheter övervinns med den föreliggande uppfinningen. Alla datasignaler kan fasinriktas med en gemensam klocksignal inom den lokala tidstyrningsdomänen och alltså krävs ingen dubbelport- minnes funktion .

Allmän redogörelse för uppfinningen För att bygga en fördröjningsledning med ett stort justeringsom- råde och stor bandbredd krävs kaskadkoppling av ett flertal för- dröjningselement som vardera bidrar med en del av den totala fördröjningen. Datasignalens vågform behöver återskapas i ett förstärkningssteg efter varje fördröjningssteg. För att minimera jitter och distorsion måste samtidigt antalet fördröjningssteg minimeras. Detta betyder att steget med justerbar fördröjning och steget för återskapande av vàgformen båda lämpligen är in- verterande så att de två tillsammans blir icke-inverterande.

Detta betyder att eventuell skillnad i fördröjning mellan positiva och negativa flanker kommer att ackumuleras i kedjan.

Sådan distorsion av vàgformen är mycket besvärande i en för- dröjningslåst slinga som denna. Det är viktigt att den utmatade vàgformen är en fördröjd kopia av ingångssignalen. Pulsdistorsion kommer vid de flesta funktionssituationer att leda till datakor- ruption. För att undvika detta, verkar fördröjningselementet i enlighet med uppfinningen som ett justerbart fördröjningselement för t.ex. positiva dataflanker och som ett vàgformsàterställande element för de negativa flankerna. Fördröjningselementet är inverterande. Detta betyder att det är möjligt att bygga en 502 114 5 kaskadkopplad kedja av ett jämnt antal identiska fördröjnings- element där udda element fördröjer t.ex. positiva flanker och återskapar negativa flanker. Element med jämt ordningsnummer gör exakt samma sak, men eftersom de opererar på inverterade data, blir effekten sedd utifrån den motsatta, fördröjning av negativa flanker och återskapande av positiva flanker. Därigenom kommer varje signalomslag på sin'väg genom fördröjningsledningen att er- hållas den krävda alterneringen mellan justerbar fördröjning och signalförbättring. Eftersom alla element är identiska och fungerar med samma typ av anordningar på samma typ av dataflank, kommer pulsdistorsionen att vara mycket liten för ett jämn antal element .

Den justerbara fördröjningen erhålls genom att styra flankhastig- heten för' en av flankerna med, ett förspänningsnätverk. Det efterföljande pulslängdsàterställningssteget kommer att tolka denna ramp som en låg nivå tills den når ingångströskeln. Då kopplar pulslängdsåterställningssteget snabbt om medan rampsigna- len fortfarande är nära áterställningsstegets tröskel. För att undvika överhörningseffekter och för att snabbt förbereda det föregående steget för den återskapande funktionen det skall ha för nästa dataflank har varje steg en återkopplingsväg som snabbt kopplar rampflanken till full logisk nivå så snart som trös- kelspänningen på mottagarsteget nås.

I de flesta system kan inte fasförhállandet mellan en gemensam klocka och individuella datasignaler garanteras att vara stabilt.

Alltså måste bitsynkroniserare vara i stånd att hantera fasdrift mellan klocka och data. Eftersom fördröjningsjusteringsomrádet för en fasinriktare är begränsat kommer* den låsta fördröj- ningsslingan att fastna i en felfunktion om fasdriften är sådan att en fördröjning utanför det användbara området krävs. För att säkerställa funktionen, används två fasinriktare i växelvis funktion. Fasinriktarna är gjorda så att de täcker en för- dröjningsjusteringsområde av åtminstone ett enhetsintervall. Om den aktiva fasinriktaren närmar sig sin änden av sitt för- dröjningsjusteringsområde som en följd av att följa data med ett 502 114 6 drivande fasförhállande till klockan aktiveras den vilande fasinriktaren och styrs att finna en jämvikt i àterkopplingss- lingan väl inom det fungerande fördröjningsjusteringsområdet.

Detta är en bit före eller efter i bitströmmen i förhållande till den aktiva fasinriktaren beroende av riktningen för fasdriften.

När denna nyss aktiverade fasinriktare finner låsning instruerar bitsynkroniseringsstyrlogiken logiken som mottar utgàngsdata från bitsynkroniseringen att förvänta data från den andra fasin- riktaren. Den informerar också den mottagande logiken vilken slags drift som uppträtt. Den mottagande logiken använder denna information för att korrekt hantera ingångsdata under över- kopplingsperioden. Om data löper fortare än klockan kommer den mottagande logiken att ta hand om data från båda fasinriktarna under överkopplingsperioden. Om data löper långsammare än klockan måste den mottagande logiken kompensera för att samma databit uppträder i pà varandra följande perioder vid växlingen. Genom att låta den ena fasinriktaren arbeta med en inverterad klock- signal kan det erforderliga arbetsområdet reduceras från 2 till 1 enhetsintervall .

Funktionsstyrningen för bitsynkroniserarens fasinriktare använder fasinriktarens fördröj ningsstyrspänning för övervakning av att arbetsområdet ej över- eller underskrids. Om fördröjnings- styrspänningen blir för hög eller för låg initieras en över- koppling. För att fastställa ändpunkterna för det användbara f ördrö j ningsfunktionsomràdet , j ämförs f ördrö j ningsspänningarna med referensspänningar. Adaptiva referensspänningsgeneratorer används eftersom den användbara fördröj ningsoperationsområdet för fasinriktningen beror av matningsspänning, kretsegenskaper och temperatur .

Kort sammanfattning av uppfinningen Ett första syfte i enlighet med den föreliggande uppfinningen är att tillhandahålla en bitsynkroniserare för tolkning av en vid en mottagare mottagen databitström i mottagarens egen tidsdomän.

Det är vidare ett andra syfte i enlighet med den föreliggande 502 114 7 uppfinningen att tillhandahålla en funktionsstyrning för en bitsynkroniserare för växelvis aktivering och avaktivering av en första respektive andra fasinriktare baserat på övervakning av en fördröjningsstyrspänning för den aktiva fasinriktaren.

Det är ett tredje syfte i enlighet med den föreliggande upp- finningen att tillhandahålla en fasinriktare för en bitsynkroni- serare vilken utan överföring av faskorrelerade klocksignaler tillgodoser att den överförda datasignalen är giltig vid de ögonblick när den avsökes av en isokron eller plesiokron klocksignal vilken ligger i mottagarens tidsdomän.

Ett ytterligare syfte i enlighet med den föreliggande upp- finningen är att tillhandahålla en differentiell fördröj ningslin- je för en fasinriktare, varvid fördröjningslinjen är uppbyggd av parvisa inverterande element där båda elementen har en styrbar fördröjning för positiva flanker och en pulsformsåterskapande funktion för negativa flanker, alternativt har en styrbar fördröjning för negativa flanker och en gnüsformåterskapande funktion för positiva flanker.

Ett ännu ytterligare syfte :i enlighet med den föreliggande uppfinningen är att tillhandahålla en adaptiv referensgenerator vilken styr en funktionsstyrning för växelvis aktivering och avaktivering av en första och en andra fasinriktare i en bitsynkroniserare för tolkning av en vid en mottagare mottagen databitström i mottagarens egen tidsdomän.

Figurbeskrivning Uppfinningen kommer att beskrivas i form av en föredragen belys- ande utföringsforuxmed hjälp av de bifogade ritningarna och vilka visar: Fig. 1 visar schematiskt ett fördröjningselement enligt känd teknik och motsvarande pulsdiagram, 502 114 Fig. 2 Fig. 3 Fig. 4 Fig. 5 Fig. 6 Fig. 7 Fig. 8 Fig 9a Fig. 9b 8 visar blockschemamässigt en fördröjningsledning i enlighet med den föreliggande uppfinningen, visar schematiskt en databitfördröjning med en åter- ställning av pulslängd, visar ett differentiellt fördröjningselement med ett par inverterande anordningar i kaskad i enlighet med uppfinningen, visar schematiskt tidsschema för pulsformer i ett differentiellt fördröjningselement enligt med fig. 4, visar i en belysande utföringsform ett kopplingsschema för en av de identiska inverterande anordningarna i ett differentiellt fördröjningselement i enlighet med den föreliggande uppfinningen, visar i blockschemamässigt en fasinriktande del i en bitsynkroniserare innefattande två fasinriktare i enlighet med den föreliggande uppfinningen, visar funktionsområden för en första och en andra fasinriktare i en bitsynkroniserare i enlighet med uppfinningen, visar med ett signalschema ett samband mellan en alarmsignal AL01 eller AHIl från PHAI och en resulte- rande ssignal INSYNC2 från PHA2 med påföljande över- koppling från Dl till D2 som utsignal fràn bitsyn- kroniseraren, och visar en förstorad detalj av signalschemat i fig. 9a just där omkopplingen mellan Dl och D2 sker beroende pà om data har lägre eller högre frekvens än klockan. 502 114 Belysande utföringsform För att fördröja en pulssignal med en godtycklig tid krävs allmänt att fördröjningen uppdelas i ett antal fasta eller variabla inkrementella individuella fördröjningar. Fig I visar ett fördröjningssteg enligt teknikens ståndpunkt vilket använder en RC-länk vars tidskonstant kan styras med en kontrollspänning CRTL. I mätpunkterna 1, 2 resp. 3 visas den genomlöpande pulsen.

Svårigheten med lösningen i enlighet med teknikens ståndpunkt består i att både den positiva och negativa flanken för en puls som skall fördröjas måste ges lika stor fördröjning. Med andra ord måste t. ex. pulsflankerna i mätpunkt 2 uppvisa exakt samma lutning så att vid triggtröskeln för' den efterföljande in- verteraren samma tidsavstånd erhålls mellan framkant och bakkant för den återbildade fördröjda pulsen i mätpunkt 3. Om inte detta sker kommer' pulsen under- genomlöpandet av' en sådan digital fördröjningslinje att steg för steg endera förkortas eller förlängas. Om pulsen förkortas är risken stor att den endera blir blir för kort för att kunna tolkas korrekt eller att den helt försvinner. Om pulsen förlängs kommer pulserna så småningom att flyta in i varandra varför databitsignalens informationsinnehåll blir förvanskat.

Fig. 2 visar en digital fördröjningslinje för användning i en fasinriktare för en bitsynkroniserare i enlighet med den föreliggande uppfinningen. En sådan fördröjningslinje byggs upp av ett antal differentiella fördröjningselement DDE, vilka i sin tur består av parvisa identiska inverterande anordningar med en justerbar tidsfördröjning för den positivt gående signalflanken, eller alternativt den negativt gående signalflanken.

I fig. 3 visas en med tre tidsdiagram 1, 2 och 3 schematisk en databitfördröjning med en återställning av pulslängden. Signalen a med en viss pulslängd i tidsdiagrammet 1 påföres ett fördröj- ningssteg med en första inverterande anordning vilken har en justerbar fördröjning DLY av i detta fall den påförda signalens positiva flank. I tidsdiagrammet 3 visas utsignalen från denna första inverterande anordning efter att den positiva flanken för 502 114 10 signalen a fördröjts med tiden DLY, samtidigt som pulsen inverte- rats till pulsformen b. Utsignalen från den första inverterande anordningen.gàr negativt som svar på den positiva ingångssignalen vid tl först efter tiden tz. Däremot gensvarar den inverterande anordningen nästan omedelbart på insignalens a negativa flank genom att gå positiv omedelbart vid tiden ta. Den inverterade pulsen b slutar med andra ord grundmässigt samtidigt med den negativt gående flanken för pulsen a eftersom den inverterande anordningen inte har någon påtaglig fördröjning för negativt gående flank. Med andra ord förkortas pulsen a samtidigt som att den fördröjs. För att bibehålla en korrekt pulslängd påförs pulsen b en ytterligare andra identisk inverterande anordning med samma justerbara fördröjning DLY för insignalens positiva flank.

Den andra inverterande anordningen kommer att slå om till hög utsignal omedelbart vid tiden ty medan när pulsen b går positivt vid tiden ta kommer nedgången av utsignalen från den andra in- verterande anordningen att ske först vid tiden t,, dvs efter en fördröjning DLY.

I fig. 4 visas blockschemamässigt ett fördröjningselement DDE i enlighet med den föreliggande uppfinningen med en första inverterande anordning INVl respektive andra inverterande anordning INV2. De inverterande anordningarna INVI och INV2 vilka är identiska har differentiella in- och utgångar samt åter- kopplingsingångar FB resp fâ. Vidare har varje inverterande anordning en ingång CTL för en styrspänning som i den föredragna utföringsformen fastställer fördröjningstiden för en negativt gående flank. Styrspänningen in på ingången CTL fastställer lutningen av den ramp som användes för att åstadkomma tidsför- dröjningen av i detta fallet den negativt gående flanken för den pulssignal som skall fördröjas, vilket mera detaljerat visas med hjälp av fig. 4.

I fig. 5 visas fem tidsdiagram varav l', 2', och 3' motsvarar logiska in- ochlutgàngssignaler för de inverterande anordningarna INVl och INV2 i fördröjningselementet i fig. 3, medan tids- diagrammen 2' och 3” för förtydligande visar en elektrisk signal 502 114 ll i vardera inverterande anordningen före nivååterställning.

Signalen l' visar en puls som går hög mellan tiderna tu och tu.

Den första inverterande anordningen avkänner signalen 1' och skapar en inverterad signal 2' vilken startar vid tu. Den första inverterande anordningen har en justerbar fördröjning för pulssignalens 1' negativa flank. Denna fördröjning skapas genom att vid tn när signalen 1' går negativ startas en ramp vilken när den når en visst tröskelvärde slår om till full logisk nivå vilket ger en fördröjning DLY = tu - tu för pulssignalens I bakkant. I den inverterande anordningen INVl återställs sedan nivån för denna flank och en signal 2' matas ut och påförs den andra inverterande anordningen INV2. På, motsvarande startar signalens 2' negativt gående första flank en ramp för den andra inverterande anordningen INV2 vilken vid motsvarande tröskel ger full logisk nivå för framkanten av signalen 3' vid tiden tm varvid DLY = tu - tu = tu - tu. I inverteraren INV2 återställs sedan nivån för denna flank och en signal 3' matas vidare ut från fördröj ningselementet DDE. Tröskelnivån för rampen ligger normalt vid 50% av differensen mellan det logiska värdet "O" och det logiska värdet för "l". Med spänningen in på anslutningen CTL ställs lutningen för rampen, dvs tidskonstanten för omslaget i den inverterande anordningen för den negativa flanken in. Genom återkopplingen från utgångarna Q resp. Ö på INV2 till ingången FB resp få på INVl erhålles att när tröskelnivån nås och utgången Q resp. Ö går hög kortsluts tidskonstanten för rampen på ingången av INVl., vilket även kommer att framgå i samband med diskussio- nen av fig. 6 som visar en explicit koppling för en inverterande anordning i enlighet med den föreliggande uppfinningen.

Fig. 6 visar i en föredragen belysande utföringsform ett kopp- lingsschema. för en inverterande anordning' med styrbar tids- konstant för den negativt gående pulsflanken och motsvarande blocken INV1 eller INV2 i ett fördröjningselement DDE i enlighet med den föreliggande uppfinningen. Den inverterande anordningen är uppbyggd med 13 transistorer och är ägnad att integreras som en enhet på en substratskiva av t. ex. kisel, varvid många sådana anordningar kan anordnas på samma substratskiva. Transistorerna 502 114 12 TI-1; utgörs av fälteffektstrukturer med P-kanal medan transis- torerna T, -Tu utgörs av fälteffektstrukturer med N-kanal samt transistorerna Tu och TB är två bipolära transistorer av NPN- typ. Anordningen har en differentiell ingång mellan IN och ïñ och en differentiell utgång mellan Q och Ö. Anslutningen IN är kopplad till grindelektroderna på transistorerna'L_och'L,medan anslutningen ïfi är kopplad till grindelektroderna på transis- torerna T4 och T,. Utgången Ö är inkopplad mellan transistorn T8 och emittern på den bipolära transistorn Tu och utgången Q är inkopplad mellan transistorn Tm och emittern på den bipolära transistorn TB. Vidare är grindelektroderna på transistorerna T, och Tß kopplade till återkopplingsingångarna FB resp få, medan grindelektroderna på transistorerna T, och TS är kopplade till ingången CTL för rampstyrspänningen.

De bipolära NPN-transistorerna utgör strömförstärkande steg med låg utimpedans. Fälteffekttransistorerna med P-kanal leder vid låg inspänning medan fälteffekttransistorerna med N-kanal leder vid hög inspänning. Transistorerna TU 1; och T4,Eg bildar därför ett inverterande steg vars omslag för en negativ spänningsflank styrs av en tidslänk som bildas genom kombination av strökapaci- tanser samt bas-emitterkapacitansen i den bipolära NPN-transis- torn Tu resp. Tu tillsammans med kanalresistansen i T; resp. TS vilken styrs genom spänningen som påläggs via ingången CTL.

Transistorerna T, resp. TG kommer när deras respektive grinde- lektroder läggs på en låg potential att kortsluta respektive parallella transistor T, och TS, vilket innebär att kanalresis- tansen som ger tidskonstanten i tidslänken kortsluts. Kretskopp- lingen enligt fig. 6 kommer alltså att i sin funktion motsvara den funktion som demonstrerats av tidsdiagrammen i fig. 5.

Genom den symmetriska uppbyggnaden av fördröjningselementet DDE med två inverterande anordningar INVl och INV2 i enlighet med fig. 4 rep. 6 är det enkelt möjligt att bygga upp en fördröj- ningslinje för en i princip godtycklig fördröjning i enlighet med fig. 2. Efter varje inkrementell fördröjning av den digitala signalen säkerställs att pulsbredden bibehålls samtidigt som att 502 114 13 en väldefinierad pulsform erhålls varför en mycket låg signaldis- tortion uppnås vid ett jämnt antal inverterande anordningar.

Genom att varje DDE är symmetriskt uppbyggd kan man enkelt från utgångarna Q resp. Ö på INV2 återkoppla till ingångarna FB resp -Éš på INV1 och från utgångarna Q resp. Ö på INV1 i ett för- dröjningselement DDE återkoppla dessa signaler till ingångarna FB resp FB. på INV2 i det föregående fördröjningselementet DDE.

Med andra ord bildas även principiellt ett fördröjningselement DDE' med de inverterande anordningarna INV2 och INV1 på detta sätt, varför denna återkoppling till föregående steg hela tiden erhålls i enlighet med uppfinningen. Samtliga ingångar CTL på de inverterande anordningarna i samtliga DDE som utgör fördröj nings- linjen kopplas tillsammans till en gemensam styrningsmatning som kommer att fastställa den inkrementella fördröjningen i varje DDE och därmed den totala fördröjningen i den sammansatta digitala fördröj ningslin j en.

Antalet fördröjningselement DDE i en sådan differentiell fördröjningslinje väljs så att den totalt erhållbara fördröj- ningen uppgår exempelvis till ett enhetsintervall för signalen som skall fördröjas och exempelvis med 10% för varje DDE även om det är teoretiskt skulle vara möjligt att med en DDE justera upp till nära 100% av pulslängden. Med hjälp av ett antal DDE byggs sålunda upp en fasinriktare vars fördröjning av en digital insignal enkelt styrs med en spänning.

En bitsynkroniserare uppbyggs genom att utnyttja två fasinriktare PHAl och PHA2, visade i fig 7, vilka inbegriper var sin differen- tiell fördröjningslinje i enlighet med uppfinningen. De två fasinriktarna ges något olika fasjusteringsområden varvid den första fasinriktaren PHAl har ett fasjusteringsområde från ett minimivärde till ett första maximivärde av åtminstone storleks- ordningen ett enhetsintervall, medan den andra fasinriktaren PHAZ har ett fasjusteringsområde från minimivärdet plus företrädesvis åtminstone ett halvt enhetsintervall till ett andra maximivärde och totalt motsvarade åtminstone ett enhetsintervall. Ett exempel på fasjusteringsområden för de båda fasinriktarna PHAl och PHA2 502 114 14 visas i fig. 8. För att minimera det erforderliga justeringsom- rådet för fasinriktarna, har här en inverterad klocksignal kopplats till fasinriktaren PHA2. Härav erhålls en förskjutning i dess arbetsområde med ett halvt bitintervall. Både PHA1 och PHA2 är konstruerade så att de kan arbeta även något över en övre alarmnivå AHI1 resp. AHI2, liksom något under en undre alarmnivå ALO1 rep. ALO2 varför en marginal erhålles för deras funktion.

Enligt fig. 8 är alltså marginalerna för PHAl och PHA2 +n och -n medan arbetsområdet är 2n i den belysande utföringsformen.

Med en funktionsstyrning, angiven med CONTR i fig. 7, styrs en växling så att en ena fasinriktare kommer att vara aktiv medan den andra fasinriktaren är inaktiv eller i viloläge. På detta sätt är det möjligt att säkerställa att den aktiva fasinriktaren kan arbeta väl inom sitt fasregleringsområde. Med hjälp av denna funktionsstyrning sker en styrning så den första fasinriktaren är aktiverad och den andra fasinriktaren är i viloläge, varvid den andra fasinriktaren i viloläge tar över fasinriktningen så snart som den första aktiva fasinriktaren löper risk att gå utanför sitt fördröjningsjusteringsområde som en följd av följning av ett varierande fasförhàllande mellan den plesiokrona lokala klockan och bitdataströmmen. Vidare tar den första fasin- riktaren i viloläge sedan över fasinriktningen så snart som den andra aktiva fasinriktaren löper risk att gå utanför sitt för- dröj ningsjusteringsområde. Detta sker enkelt genom att funktions- styrningen primärt övervakar en styrspänning som matas in på styringången CTL för den aktiva fasinriktarens differentiella fördröjningslinje.

I enlighet med utföringsformen visad i fig. 7 matas den digitala signalen D som skall fördröjas igenom båda fasinriktarna PHA1 och PHA2, vilka i sin tur lämnar signaler Dl respektive D2. Med hjälp av signalerna INSYNC, ALO och AHI från de båda fasinriktarna PHA avgör funktionsstyrningen CONTR vilken av signalerna Dl och D2 som skall användas, eller med andra ord vilken av fasinriktarna PHA1 och PHA2 som är den aktiva fasinriktaren. Båda fasinriktarna PHAl och PHA2 erhåller också för sin referens en klocksignal CL, 502 114 15 varvid i detta fall PHA2 erhåller denna klocka inverterad, dvs principiellt förskjuten med ett halvt tidsintervall, vilket ger den förskjutning i arbetsområde som visas i figur 8. Alarmsigna- lerna AHI för hög och ALO för låg, flaggar exempelvis för övre och undre gräns för fasjusteringsområdet. För att skapa signaler- na AHI, ALO, INSYNC som matas till funktionsstyrningen för att dess logik på i sig känt sätt skall kunna avgöra vilken av fasin- riktarna som arbetar gynnsammast matas vidare referenssignaler REFHl, REFNl, REFLl rep. REFHZ, REFNZ, REFLZ till respektive fasinriktare PHAl och PHA2.

Referenserna REFH ger höga gränsen för fasj usteringsområdet, REFN ger nominellt mittområde för fasjusteringsomràdet samt REFL ger låga gränsen för fasjusteringsområdet och skapas med hjälp av adaptiva referensspänningsgeneratorer vilka i enlighet med uppfinningen utnyttjar samma typ av fasinriktare innehållande differentiella fördröjningslinjer som är kopior av de som används i fasinriktarna PHAl och PHAZ i själva bitsynkroniseraren.

De adaptiva referensspänningsgeneratorerna använder alltså kopior av fasinriktarna för att alstra referensspänningar som definierar aktuellt användbart fördröjningsområde i bitsynkroniseraren.

Varje referensgenerator har också två fasinriktare där den ena har sin styrspänning tvingad så att fördröjningen är den minimalt uppnåeliga under rådande funktionsförhållanden. Den andra fasinriktaren har sin àterkopplingsslinga aktiverad, men i stället för fasinriktning mot en klocksignal justeras för- dröjningen så att fördröjningslinjens utmatningsdata fasinriktas mot data som kommer från fördröjningslinjen som är tvingad att arbeta vid minimal fördröjning. Samma datasignal med fast mönster inmatas till båda fördröjningslinjerna, men signalen, som går in i fördröjningslinjen som är tvingad till minimum fördröjning, fördröjs först i en serie av bistabila vippor och/eller mellan- lagringar. För den första referensgeneratorn som alstrar den lägre alarmnivån, är en enda mellanlagringsfördröjning lämplig som fördröjer det fasta datamönstret med en halv klockperiod.

Detta betyder att den andra fasinrikningsstyrspänningen kommer 502 114 16 att vara spänningen för vilken fördröjningen är ett halvt enhetsintervall från nivån där fasinriktarna upphör att vara justerbara nedåt. Denna spänningsnivå utmatas från referensspän- ningsgeneratorn som den låga fördröjningsalarmspänningen.

Bitsynkroniserare kan använda denna nivå som den undre för- dröjningsgränsen för fasinriktarna för bitsynkroniseringen. Ett halvt enhetsintervall ger tillräcklig fasdriftmarginal för den aktiva fasinriktaren medan den nyss aktiverade fasinriktaren söker upp sitt jämviktsläge.

Den övre alarmnivàn alstras i en andra referensspänningsgenerator som arbetar på samma sätt. Den enda skillnaden är att avvikelsen i tidsdomän mellan inmatningsmönstren till de två fasinriktarna för referensgeneratorn är t. ex. ett och ett halvt enhetsinter- vall i stället för ett halvt enhetsintervall. Bitsynkroniserarna kommer att använda denna referensspänning för att övervaka sina fasinriktare att inte arbeta med en alltför stor fördröjnings- nivå. Fördröjningslinjerna är som redan tidigare nämnts kon- struerade så att de kan opereras upp till fördröjningsnivåer som överstiger denna höga alarmnivå för att ge utrymme för visst överskjut under överlämningsproceduren, se även fig. 8. De adaptiva spänningsgeneratorerna är vidare väsentliga eftersom det användbarafördröjningsoperationsområdetförfasinriktningenäven förutom den inkommande datasignalens fasläge även naturligtvis beror av matningsspänning, kretsegenskaper och temperatur.

Fig 9a visar shematiskt ett tillstånd där PHAI är aktiv och signalen D1 från denna är den utmatade signalen från bitsynkroni- seraren. Vid en viss tidpunkt uppnås larmnivå AL0l eller AHII.

Styrningen CONTR styr PHA2 till mitten av dess arbetsområde med hjälp av REFN2. Efter en kort period finner PHA2 en stabilt läge och sätter därmed signalen INSYNC2 till 'sann' som indikation att PHA2 nu har låst in mot insignalen med en riktig fördröjning. När styrningen CONTR erhåller INSYNC2 indikerande korrekt fasjuste- ring av fasinriktaren kopplar styrningen CONTR över utsignalen från Dl till D2. I fig. 9b visas mera i detalj hur omkopplingen sker i förhållande till om data har en lägre eller högre frekvens 502 114 17 än klockan. CONTR informerar en mottagande logik (ej visad) vilken slags drift som uppträtt. Den mottagande logiken använder denna information för att korrekt hantera ingångsdata under~över- kopplingsperioden. Om data löper fortare än klockan kommer alltså den mottagande logiken att ta hand om data från båda fasin- riktarna under överkopplingsperioden. Om data löper långsammare än klockan måste den mottagande logiken kompensera för att t.ex. samma databit 39 uppträder i på varandra följande perioder vid växlingen. Motsvarande operation sker sedan gentemot PHAI om ett nytt läge uppstår så att larmnivån AL02 eller AHI2 uppnås, varvid PHAl synkar in och signalerar med INSYNC1 att växling kan ske tillbaka till D1.

Bitsynkroniserarna kan hantera datasignaler som är plesiokrona relativt den egna klockan genom att fasinjusterarens fördröj- ningskontrollpänning styrs så att fördröjningen ändras lika mycket som fasdriften mellan klocka och data. Utsignalen får därmed ett stabilt fasläge relativt klockan, dvs. den är synkroniserad. Eftersom fasinriktaren har ett ändligt arbetsom- råde skulle fasdrift kunna förorsaka felfunktion.genom att tvinga fasinriktaren ut ur det tillåtna arbetsområdet. I god tid innan detta riskerar att hända signalerar därför fasinriktaren till kontrollogiken med endera signalen AHI eller ALO att den närmar sig övre eller undre gränsen.av sitt arbetsområde. Kontrollogiken svarar med att aktivera den fasinriktare som hållits inaktiv. En inaktiv fasinriktare forceras till mitten av sitt arbetsområde med hjälp av referensspänningen REFN. Larmnivåerna AHI och ALO är vidare i enlighet med fig. 8 valda så att när den aktiva fasinriktaren arbetar i närheten av larmnivån har den inaktiva fasinriktaren. ett jämviktsläge för sin fördröjningsslinga i närheten av mitten av arbetsområdet. När den aktiva fasinriktaren passerar en alarmnivå aktiveras fasinriktaren som varit inaktiv.

Den söker då upp jämviktsläget i närheten av mittpunkten av arbetsområdet så att korrekt synkronisering erhålls. När denna fasinriktare nått jämviktsläget sätts dess flagga INSYNC till kontrollogiken lika med 'sann' varvid kontrollogiken därvid gensvarar med att växla aktiv fasinriktare. 502 114 18 Genom användning av digitala fördröjningslinjer uppbyggda med fördröj ningselement bestående av parvisa inverterande anordningar med en genom en pàförd spänningsnivå styrbar tidsfördröjning för den positivt gående signalflanken, eller alternativt den negativt gående signalflanken är det i enlighet med den föreliggande upp- finningen möjligt att konstruera en bitsynkroniserare som pà ett säkert sätt och utan signaldistorsion fasinriktar en inkommande bitdataström till den lokala isokrona tidsdomänen, för enkel tolkning och bearbetning.

Claims (7)

502 114 19 PATENTKRAV

1. Bitsynkroniserare för tolkning av en bitdataström med före- trädesvis hög datahastighet mottagen vid en mottagare i ett plesiokront kommunikationssystem, k ä n n e t e c k n a d av att innefatta en första fasinriktare (PHA1) och en andra fasinriktare (PHA2) där den första fasinriktaren.är aktiverad och den andra fasinriktaren är i viloläge, varvid den andra fasin- riktaren i viloläge tar över fasinriktningen så snart som den första aktiva fasinriktaren löper risk att gå utanför sitt för- dröjningsjusteringsområde som en följd av följning av ett varierande fasförhállande mellan den plesiokrona lokala klockan och bitdataströmmen, samt vidare att den första fasinriktaren i viloläge sedan tar över fasinriktningen så snart som den andra aktiva fasinriktaren löper risk att gå utanför sitt fördröjnings- justeringsomràde som en följd av följning av ett varierande fasförhállande mellan klocka och bitdataström.

2. Bitsynkroniserare enligt krav l, k ä n n e t e c k n a d av att växling mellan aktiv och icke aktiv första respektive andra fasinriktare sker på ett kontinuerligt sätt med hjälp av en funktionsstyrning vilken övervakar den aktiverade fasinrik- tarens arbetspunkt och kopplar om utmatningen från bitsynkro- niseraren mellan respektive utmatning (Dl, D2) från den första fasinriktaren (PHAI) respektive den andra fasinriktaren (PHA2).

3. Bitsynkroniserare enligt krav 2, k ä n n e t e c k n a d av att kontinuiteten vidare åstadkoms genom en arbetspunkts- förskjutning mellan de båda fasinriktarna med ett halvt lokalt enhetsintervall upp eller ned och genom växling mellan utmatning från den första eller den andra fasinriktaren och under växlings- perioden erhålls data från båda fasinriktarna varvid dessa data skiljer sig med endast ett halvt enhetsintervall. 502 114 20

4. Funktionsstyrning för en bitsynkroniserare enligt något av kraven 1 - 3, k ä n n e t e c k n a d av växelvis aktivering och avaktivering av en respektive första fasinriktare (PHAI) och en andra fasinriktare (PHA2) baserat pà övervakning av fördröjningsstyrspänningen för den aktiva fasin- riktaren.

5. Funktionsstyrning enligt krav 4, k ä n n e t e c k n a d av att den första fasinriktaren har ett fasjusteringsområde från ett minimivärde till ett första maximivärde av åtminstone storleksordningen ett enhetsintervall, medan den andra fasin- riktaren har ett fasjusteringsomràde frán minimivärdet plus företrädesvis åtminstone ett halvt enhetsintervall till ett andra maximivärde och totalt motsvarade åtminstone ett enhetsintervall.

6. Adaptiv referensgenerator vilken styr en funktionsstyrning för växelvis aktivering och avaktivering av två fasinriktare i en bitsynkroniserare enlig krav 1 - 3, k ä n n e t e c k n a d av att referensgeneratorn använder en första och en andra sekundär fasinriktare vilka i sin tur är kopior av de primära fasinriktarna som skall styras, varvid den första sekundära fasinriktaren arbetar vid den absoluta minimumfördröjningsnivàn och den andra sekundära fasinriktaren arbetar vid en fördröj- ningsnivá vilken styrs i en låst fördröjningsslinga att vara n halva klockperioder över den absoluta minimifördröjningsniván.

7. Adaptiv referensgenerator enligt krav 6, k ä n n e t e c k - n a d av att alstra.en referenssignal genom fasinriktning av utsignalen från den andra sekundära fasinriktaren mot utsignalen från den första ekundära fasinriktaren varvid dessa är föremål för två digitala signalmönster där det ena signalmönstret som inmatas till den första sekundära fasinriktaren är en fördröjd kopia av signalinmatningen pà den andra sekundära fasinriktaren och där denna fördröjning är n halva klockperioder där talet n är ett positivt heltal.